KR101935608B1 - 가변 저항체 및 이를 이용한 전자 소자들 - Google Patents
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Abstract
본 발명은 가변 저항체, 이를 이용한 전자 소자들에 관한 것이다. 본 발명의 일 실시예에 따르면, 제 1 전극 및 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이에 배치되고 상기 제 1 전극과 쇼트키 장벽을 형성하는 강유전체막; 상기 강유전체막과 상기 제 2 전극 사이에 배치되고, 상기 강유전체막과 접하여 전자 트랩층을 제공하며, 상기 제 2 전극과 오믹 콘택을 형성하는 하나 이상의 금속 산화막을 포함하는 가변 저항체가 제공될 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 가변 저항체 및 이를 이용한 다양한 전자 소자들에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍 가능한 비휘발성 메모리 소자인 플래시 메모리가 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리 소자로서 가역적으로 저항값이 변할 수 있는 가변 저항체를 이용한 비휘발성 메모리 소자가 주목을 받고 있다. 이들 비휘발성 메모리 소자는 상기 가변 저항체의 저항 값이라는 물리적 특성을 그 자체로 데이터 상태로서 이용할 수 있기 때문에, 셀 구성이 단순화되어, 메모리 소자의 미세화를 실현할 수 있다.
상기 가변 저항체를 이용한 비휘발성 메모리 소자는 고저항 상태에서 저저항 상태로 변화하는 셋 전압과 저저항 상태에서 고저항 상태로 변하는 리셋 전압이 동일한 극성에서 나타나는 단극성 스위칭 특성 또는 상기 셋 전압과 상기 리셋 전압이 서로 다른 극성에서 나타나는 양극성 스위칭 특성을 가질 수 있다. 일반적으로, 상기 양극성 스위칭 특성을 갖는 비휘발성 메모리 소자가 상기 단극성 스위칭 특성을 갖는 비휘발성 메모리 소자에 비하여, 안정된 저항성 스위칭 특성을 보이며, 상대적으로 저전류 구동이 가능하여, 에너지 소비 관점에서 양극성 스위칭 특성을 갖는 비휘발성 메모리 소자가 더 선호되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 상기 양극성 스위칭 특성을 가지면서도 양호한 동작 전압을 갖는 가변 저항체를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 가변 저항체를 이용한 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 이점을 갖는 퓨즈 구조체를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 전술한 이점을 갖는 논리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 제 1 전극 및 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이의 강유전체막; 상기 강유전체막과 상기 제 1 전극 및 상기 제 2 전극 중 어느 하나의 전극 사이에 배치되는 이중층을 포함하는 가변 저항체가 제공될 수 있다. 상기 이중층은 상기 강유전체막과 접하는 알루미늄 산화막 및 상기 어느 하나의 전극과 접하는 티타늄 산화막을 포함한다.
일부 실시예에서, 상기 강유전체막은 페로브스카이트계 무기 산화물을 포함할 수 있다. 상기 페로브스카이트계 무기 산화물은 PbZrxTi1 - xO3,을 포함할 수 있다.
일부 실시예에서, 상기 알루미늄 산화막은 화학양론적 Al2O3막을 포함할 수 있다. 또한, 상기 타이타늄 산화막은 산소 결핍의 TiOx막(x는 0보다는 크고 2보다 작음)을 포함할 수 있다.
상기 제 1 전극은 상기 강유전체막과 쇼트키 장벽을 형성하는 금속 재료로부터 선택될 수 있다. 일부 실시예에서, 상기 제 1 전극의 상기 금속 재료는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물, 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 상기 제 2 전극은 상기 티타늄 산화막과 오믹 콘택을 형성하는 금속 재료로부터 선택될 수 있다. 상기 제 2 전극의 상기 금속 재료는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물, 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 상기 티타늄 산화막의 두께는 상기 알루미늄 산화막의 두께보다 더 클 수 있다. 상기 티타늄 산화막의 두께는 5 nm 내지 25 nm 일 수 있다. 일부 실시예에서, 상기 티타늄 산화막의 두께는 18 nm 내지 22 nm 일 수도 있다.
일부 실시예에서, 상기 알루미늄 산화막의 두께는 2 nm 내지 5 nm일 수 있다. 상기 알루미늄 산화막의 두께는 2 nm 내지 3 nm 일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따르면, 제 1 전극 및 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이에 배치되고 상기 제 1 전극과 쇼트키 장벽을 형성하는 강유전체막; 상기 강유전체막과 상기 제 2 전극 사이에 배치되고, 상기 강유전체막과 접하여 전자 트랩층을 제공하며, 상기 제 2 전극과 오믹 콘택을 형성하는 하나 이상의 금속 산화막을 포함하는 가변 저항체가 제공될 수 있다.
일부 실시예에서, 상기 강유전체막은 PbZrxTi1 - xO3,을 포함할 수 있다. 또한, 상기 금속 산화막은 알루미늄이 도핑된 티타늄 산화막일 수 있다. 또한, 상기 티타늄 산화막은 산소 결핍의 TiOx막을 포함할 수 있다.
일부 실시예에서, 상기 알루미늄은 상기 강유전체막과 상기 티타늄 산화막 사이에 형성된 알루미늄 산화막으로부터 제공될 수 있다. 상기 금속 산화막의 두께는 18 nm 내지 22 nm 일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 배치되는 복수의 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 소자가 제공된다. 상기 복수의 메모리 셀들의 각각은, 제 1 배선층; 적어도 하나 이상의 스위칭 소자 및 상기 스위칭 소자에 연결되는 제 1 항 기재의 상기 가변 저항체를 포함하며, 일 단이 상기 제 1 배선에 전기적으로 연결되는 메모리 셀; 및 상기 제 1 배선과 교차하는 방향으로 배열되고, 상기 메모리 셀의 타단과 전기적으로 연결되는 제 2 배선층을 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 상기 가변 저항체를 퓨즈 또는 안티 퓨즈로서 사용하는 퓨즈 구조체가 제공될 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 상기 가변 저항체를 온/오프 스위칭 소자로서 사용하는 논리 소자가 제공될 수 있다.
본 발명의 실시예들에 따르면, 전극들 사이에 강유전체막과 함께 이중층을 사용하여 비대칭 구조의 정보 기록막 구조를 형성함으로써, 양극성 저항 스위칭 특성을 가지면서도, 우수한 전류의 on/off 비와 on 전류를 갖는 가변 저항체가 제공될 수 있다.
또한, 본 발명의 일부 실시예에 따르면, 상기 이중층이 상기 강유전체막과 접하는 알루미늄 산화막 및 상기 어느 하나의 전극과 접하는 티타늄 산화막을 갖는 경우, 상기 티타늄 산화막의 두께가 18 nm 내지 22 nm 일 때, 상기 가변 저항체가 양극성 저항 스위칭 특성과 함께, 정류 특성을 가짐으로써 내구성이 우수하면서도 크로스포인트 구조의 비휘발성 메모리 소자가 제공될 수 있다.
또한, 본 발명의 또 다른 실시예에 따르면, 전술한 이점을 갖는 퓨즈 및 안티퓨즈와 같은 퓨즈 구조 및 논리 회로가 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 복수의 메모리 셀들을 도시하는 단면도이며, 도 1b는 도 1a에 도시된 복수의 메모리 셀들의 등가 회로도이다.
도 2a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 복수의 메모리 셀들을 도시하는 단면도이며, 도 2b는 도 2a에 도시된 복수의 메모리 셀들의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 가변 저항체를 도시하는 단면도이다.
도 4a 내지 도 4f는 각각 본 발명의 실시예에 따른 실험예 1 내지 6에 대한 전류-전압 특성을 나타내는 그래프들이다.
도 5a 내지 도 5f는 각각 표 1의 실시예 1 내지 6의 기록 및 읽기 동작을 설명하기 위한 전류-전압 특성들을 나타내는 그래프이다.
도 6a 내지 도 6d는 표 1의 실시예 3의 기록 전압 변화에 따른 전류-전압 특성을 나타내는 그래프이다.
도 7a 내지 도 7e는 각각 표 1의 실시예 1 내지 6의 캐패시턴스-전압(C-V) 특성 및 tanδ 값을 나타내는 그래프들이며, 도 7f 및 도 7g는 실시예 3 및 6의 주파수 변화에 따른 C·tanδ 값을 나타내는 그래프들이다.
도 2a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 복수의 메모리 셀들을 도시하는 단면도이며, 도 2b는 도 2a에 도시된 복수의 메모리 셀들의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 가변 저항체를 도시하는 단면도이다.
도 4a 내지 도 4f는 각각 본 발명의 실시예에 따른 실험예 1 내지 6에 대한 전류-전압 특성을 나타내는 그래프들이다.
도 5a 내지 도 5f는 각각 표 1의 실시예 1 내지 6의 기록 및 읽기 동작을 설명하기 위한 전류-전압 특성들을 나타내는 그래프이다.
도 6a 내지 도 6d는 표 1의 실시예 3의 기록 전압 변화에 따른 전류-전압 특성을 나타내는 그래프이다.
도 7a 내지 도 7e는 각각 표 1의 실시예 1 내지 6의 캐패시턴스-전압(C-V) 특성 및 tanδ 값을 나타내는 그래프들이며, 도 7f 및 도 7g는 실시예 3 및 6의 주파수 변화에 따른 C·tanδ 값을 나타내는 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)의 복수의 메모리 셀들(MC1, MC2; MC)을 도시하는 단면도이며, 도 1b는 도 1a에 도시된 복수의 메모리 셀들(MC)의 등가 회로도이다.
도 1a 및 도 1b를 참조하면, 일 실시예에 따른 메모리 셀(MC1, MC2; MC)은 정보 저장을 위한 가변 저항체(Rw) 및 셀 선택을 위한 트랜지스터(TR)를 포함할 수 있다. 가변 저항체(Rw)의 일단은 비트 라인(BLn)에 연결되고, 타단은 트랜지스터(TR)의 제 1 소오스/드레인(S/D1)에 연결될 수 있다. 트랜지스터(TR)의 제 2 소오스/드레인(S/D2)은 접지(GND)되거나 기준 전압에 연결되고, 트랜지스터(TR)의 게이트(G)는 활성화 신호를 수신하기 위해 워드 라인(WLn)에 연결될 수 있다.
기판(10)은 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)와 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층일 수 있다. 또한, 상기 기저 구조체 및 반도체는 실리콘계 재료에 한정되지 않으며, 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, ZnS, ZnSe, 및 CdSe과 같은 Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, ZnO, MgO, MO2와 같은 산화물 반도체 재료, 탄소 나노 결정과 같은 나노 스케일 재료 또는 이들의 복합 재료를 포함할 수 있다.
다른 실시예에서, 기판(10)은 플렉시블 메모리 소자를 구현하기 위해 가요성을 가질 수 있으며, 이 경우, 기판(10)은 수지계 재료로 형성될 수 있다. 상기 수지계 재료는, 예를 들면, 각종 셀룰로오스계 수지; 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)과 같은 폴리에스테르 수지; 폴리에틸렌 수지; 염화 폴리비닐 수지; 폴리카보네이트(PC); 폴리에테리 술폰(PES); 폴리에테르 에테르케톤(PEEK); 및 황화 폴리페닐렌(PPS) 중 어느 하나 또는 이들의 조합일 수 있다. 이들 재료들은 예시적일 뿐, 본 발명이 이에 제한되는 것은 아니다.
트랜지스터(TR)는 기판(10) 내 얕은 트렌치 분리막(shallow trench isolation; STI)과 같은 소자 분리막(field isolation region; 11)에 의해 정의된 액티브 영역에 형성될 수 있다. 트랜지스터(TR)는 상기 액티브 영역 상에 형성된 게이트 절연막(Gox) 및 게이트 전극(GE)으로 이루어진 게이트(G) 및 게이트(G)에 의해 서로 이격된 소오스/드레인들(S/D1, S/D2)을 갖는 전계효과 트랜지스터(FET)일 수 있다.
기판(10)이 전술한 투명 수지계 재료인 경우, 트랜지스터(TR)는, 박막 트랜지스터(thin film transistor; TFT)일 수 있으며, 이들 트랜지스터는 스테거드(staggered) 또는 리버스스테거드(reverse staggered)와 같은 전극 구성을 가질 수 있으며, 이는 예시적이며, 다른 변형 실시예들에 관하여는 공지 기술이 참작될 수 있다.
이들 트랜지스터(TR)에 있어서, 그 채널의 형태(예를 들면, 평면, 트랜치형 등) 또는 불순물 영역(S/D1, S/D2)의 형상 및 불순물 농도는, 집적도의 증가에 따른 단채널 효과 및 누설 전류와 같은 특성 개선을 위해 적절히 선택될 수 있다. 또한, 상기 스위칭 소자는, 비파괴적 읽기 동작(non destructive read mode)이 가능한 2 이상의 결합된 트랜지스터들로 구현되거나, 상기 전계효과 트랜지스터를 대체하여 정보 저장막(SE)에 엑세스할 수 있는 그래핀(grapheme) 또는 나노 현상을 이용한 나노 스위칭 소자일 수도 있다. 또는, 집적도의 향상을 위해 선택 소자로서, 바이폴라 트랜지스터와 같은 수직형 소자가 적용될 수도 있다.
가변 저항체(Rw)는 순차적으로 제 1 전극(BE), 정보 저장막(SE) 및 제 2 전극(TE)이 될 막들을 형성한 후, 적합한 포토리소그래피 공정과 식각 공정에 의해 패터닝을 하여 형성될 수 있다. 이들 막들은 연속적으로 한번에 식각되거나, 하지층을 패터닝한 이후에, 상부층을 성막하고 패터닝할 수도 있다. 제 1 전극(BE)은 애노드 전극일 수 있으며, 제 2 전극(TE)은 캐소드 전극일 수 있다. 또는, 그 반대일 수도 있으며, 이들 전극(TE, BE)에 관하여는 도 3a 내지 도 3b를 참조하여 후술하도록 한다.
이후, 가변 저항체(Rw) 상에 이들을 전기적으로 연결하기 위한 배선(BLn), 예를 들면, 비트 라인을 형성하여, 비휘발성 메모리 소자(100)가 완성될 수 있다. 기판(10) 상에 형성된 도전성 부재들, 즉, 트랜지스터(TR), 가변 저항체(Rw) 및 배선들(GND, BLn, WLn) 그리고 이들 사이의 연결을 위한 콘택 패드들(20) 및 비아 플러그들(30, 40)은 하나 이상의 절연막들(ID1, ID2, ID3)에 의해 전기적으로 절연될 수 있다. 도시하지는 않았지만, 제 2 전극(TE)은 단일 금속층으로 배선(BLn)과 일체로 형성될 수도 있다.
도 1a는 셀 어레이 영역(cell array area)에 대하여만 개시하고 있으며, 메모리 셀 어레이 영역에 인접하는 주변 영역(peripheral area)을 구성하는 회로 요소들, 예를 들면, 고전압 트랜지스터 및 저전압 트랜지스터들, 및 이들의 전기적 연결을 위한 배선에 관하여는 공지의 기술이 참작될 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)의 복수의 메모리 셀들(MC1, MC2; MC)을 도시하는 단면도이며, 도 2b는 도 2a에 도시된 복수의 메모리 셀들(MC)의 등가 회로도이다. 비휘발성 메모리 소자(200)는 셀 선택 소자로서 다이오드(DI)를 갖는 점을 제외하고는 도 1a 및 도 1b의 비휘발성 메모리 소자(100)와 유사하다. 따라서, 이들 도면들의 구성 요소들 중 도 1a 및 도 1b에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 메모리 셀(MC1, MC2; MC)은 가변 저항체(Rw) 및 셀 선택을 위한 다이오드(DI)를 포함할 수 있다. 가변 저항체(Rw)의 일단은 비트 라인(BLn)에 연결되고, 타단은 다이오드(DI)의 애노드에 연결될 수 있다. 다이오드(DI)의 캐소드는 워드 라인(WLn)에 연결될 수 있다.
기판(10) 상에 형성된 워드 라인(WLn)은 알루미늄, 구리, 이의 합금 또는 전도성 금속 산화물과 같은 금속을 포함하는 금속 배선 패턴층, 또는 n형 또는 p형 불순물 원소들을 포함하는 고농도 불순물층일 수 있다. 상기 금속 패턴 배선층은 기판(10) 상에 적합한 금속막을 형성하고 포토리소그래피 및 식각 공정에 의해 형성되거나, 다마신(damacine) 또는 듀얼 다마신 공정에 의해 형성될 수 있다. 상기 고농도 불순물층은, 기판(10)의 메모리 셀 어레이 영역의 활성 영역에 n형 또는 p형 불순물을 주입하여 형성될 수 있다.
이후, 워드 라인(WLn) 상에 실리콘 산화물 또는 실리콘 질화물과 같은 제 1 층간 절연막(ID1)을 형성하고, 다이오드(DI)를 형성하기 위한 홀들을 정의한다. 상기 홀들에 의해 워드 라인(WLn)의 일부 표면이 노출될 수 있다. 후속하여, 상기 홀들 내에 다이오드용 반도체층이 매립될 수 있다. 워드 라인(WLn)이 상기 고농도 불순물층인 경우, 상기 다이오드용 반도체층은 노출된 상기 고농도 불순물층 상에서 선택적 에피택시얼 성장법(SEG) 또는 고상 에피택시법(SPE)에 의해 형성될 수 있다.
다른 실시예에서, 워드 라인(WLn)이 금속 배선 패턴층인 경우, 상기 홀들 내에 폴리실리콘층을 매립함으로써, 상기 다이오드용 반도체층이 얻어질 수 있다. 상기 다이오드용 반도체층의 증착 동안에, 인시츄로, 또는 증착 이후에 이온주입을 수행하여, 상기 반도체층 내에 불순물 영역(P, N)을 형성할 수 있으며, 이후 적합한 열처리를 수행하여 다이오드층(DI)을 활성화할 수 있다.
도 2a에 도시된 다이오드(DI)는 pn 접합 다이오드이지만, 이는 예시적일 뿐 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 다이오드(DI)는, 워드 라인(WLn)과 비트 라인(BLn)의 전위 차에 따른 셀 선택성을 얻을 수 있다면 그 극성은 반전될 수 있으며, 양방향 정류 특성을 갖는 다이오드가 적용될 수 있다. 상기 양방향 정류 특성을 갖는 다이오드로는, 제너 다이오드, 진성(intrinsic) 반도체층이 결합된 p-i-n(p type semiconductor-intrinsic semiconductor- p type semiconductor) 접합 다이오드, 금속층과의 접합을 통한 pim(p type semiconductor-intrinsic semiconductor-metal) 구조의 다이오드, 산화물 반도체 다이오드가 있을 수 있으며, 이들은 예시적일 뿐, 본 발명이 이에 제한되는 것은 아니다.
가변 저항체(Rw)는, 도 1a에 도시된 가변 저항체(Rw)와 달리, 정보 저장막(SE)이 제 2 층간 절연막(ID2) 내에 매립되는 구성을 갖는다. 이를 위하여, 제 2 층간 절연막(ID2)의 형성 후, 제 2 층간 절연막(ID2) 내에 홀들을 정의하고, 상기 홀들 내에 정보 저장막(SE)이 채워지도록 제 2 층간 절연막(ID2) 상에 정보 저장막(SE)을 형성한다. 이후, 제 2 층간 절연막(ID2)의 표면이 노출될 때까지 평탄화 공정을 수행하여, 제 2 층간 절연막(ID2)의 상기 홀들 내에 매립된 정보 저장막(SE)이 형성될 수 있다. 다른 실시예서는, 정보 저장막(SE)의 일부를 리세스하여, 상기 홀들 내에 후술하는 제 2 전극(TE)의 적어도 일부가 매립될 수 있는 영역을 형성할 수도 있다.
이후, 제 2 전극(TE) 및 비트 라인(BLn)을 형성하며, 이들 사이의 절연은 제 3 층간 절연막(ID3) 및 제 4 층간 절연막(ID4)에 의해 달성될 수 있다. 다른 실시예에서, 제 2 전극(TE)과 비트 라인(BLn)은 동일 금속층으로 단일 구조로 제공될 수 있으며, 구리 또는 백금과 같이 난식각성 금속층으로 구현하는 경우, 다마신 또는 듀얼 다마신 공정에 의해 이를 형성될 수 있다.
전술한 실시예들에서, 비트 라인(BLn)은 복수의 비트 라인들 중 어느 하나이고, 워드 라인(WLn)은 복수의 워드 라인들 중 어느 하나일 수 있다. 이들 워드 라인들과 비트 라인들은 2 차원적 평면 구조뿐만 아니라 공간 내에서 3차원적 배열을 가질 수도 있다. 비트 라인(BLn)과 워드 라인들(WLn)은 서로 직교하는 다수의 스트라이프 패턴을 가지며, 이들 패턴들이 교차하는 격자점마다 메모리 셀(MCn1, MCn2)이 각각 배치되어, 메모리 셀들(MC)은 크로스 포인트(cross point) 어레이 구조를 형성할 수 있다.
비트 라인(BLn)과 워드 라인(WLn)의 선택에 의해 임의의 메모리 셀이 어드레싱될 수 있으며, 워드 라인과 비트 라인 사이에 소정의 신호를 인가하여, 메모리 셀을 프로그래밍하고, 비트 라인(BLn)을 통하여 전류값을 측정함으로써 해당 메모리 셀의 가변 저항체(Rw)의 저항값에 따른 정보가 판독될 수 있다.
도 3은 본 발명의 일 실시예에 따른 가변 저항체(Rw)를 도시하는 단면도이다.
도 3을 참조하면, 가변 저항체(Rw)는 제 1 전극(TE) 및 제 2 전극(BE), 그리고, 이들 전극들(TE, BE) 사이의 정보 저장막(SE)를 포함할 수 있다. 정보 저장막(SE)은 강유전체막(FL)과 이중층(DE)을 포함할 수 있다. 이중층(DE)은 알루미늄 산화막(AL)과 티타늄 산화막(TL)을 포함할 수 있다.
일부 실시예에서, 제 1 전극(TE)과 제 2 전극(BE)은 도 3에 도시된 바와 같이, 기판에 수직한 방향으로 적층될 수 있으며, 상부 전극 및 하부 전극으로 각각 지칭될 수 있다. 그러나, 이러한 구성은 예시적이며, 전극들(TE, BE)은 상기 기판에 대해 수평으로 정렬되거나 다른 각도로 정렬될 수도 있다.
도 3에 도시된 바와 같이, 제 1 전극(TE)이 강유전체막(FL)과 접하는 경우, 제 1 전극(TE)은 강유전체막(FL)과 쇼트키 장벽을 형성하는 금속 재료로부터 선택될 수 있다. 예를 들면, 제 1 전극(TE)용 금속 재료는, 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물, 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 유사하게, 제 2 전극(BE)은 후술하는 바와 같이 TiOx와 접하는 경우, 오믹 콘택을 형성하는 금속 재료로부터 선택될 수 있다. 예를 들면, 제 2 전극(BE)용 금속 재료는, 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물, 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합일 수 있다.
강유전체막(FL)은 페로브스카이트(perovskite) 재료와 같은 무기 산화물일 수 있다. 예를 들면, 상기 무기 산화물은, PbZrxTi1 - xO3, Ba1 - xSrTiO3 및 BaTiO3, SrBi2Ta2O9, KxWO3 및 Bi4Ti3O12. 일 수 있다. 바람직하게는, PbZrxTi1-xO3일 수 있다. 이들 실시예에서, 상기 무기 산화물은 반드시 화학양론적일 필요는 없으며, 예를 들면, 전자의 트랩이 가능한 산소 베이컨시들(vacancies)에 의한 전기 전도성을 가질 수 있도록 산소 결핍 조성비를 가질 수도 있다.
이중층(DE)은 제 1 및 제 2 전극과 강유전체막(FL) 사이에서 비대칭적으로 제공된다. 예를 들면, 도 3에 도시된 바와 같이, 강유전체막(FL)과 제 1 전극(TE) 사이에 선택적으로 배치될 수 있다. 이 경우, 이중층(DE)의 알루미늄 산화막(AL)은 강유전체막(FL)과 접하고, 티타늄 산화막(TL)은 제 1 전극(TE)과 접할 수 있다. 그러나, 이는 예시적이며, 이중층(DE)은 강유전체막(FL)과 제 2 전극(BE) 사이에 배치될 수 있으며, 이 경우, 이중층(DE)의 알루미늄 산화막(AL)은 강유전체막(FL)과 접하고 티타늄 산화막(TL)은 제 2 전극(BE)과 접할 수 있다.
일부 실시예에서, 알루미늄 산화막(AL)은 Al2O3의 화학양론을 만족할 수 있다. 알루미늄 산화막(AL)의 두께는 약 2 nm 내지 약 5 nm 일 수 있다. 바람직하게는, 알루미늄 산화막(AL)의 두께는 약 2 nm 내지 약 3 nm 일 수 있다. 알루미늄 산화막(AL)은 강유전체막(FL)과의 계면에 많은 외래의 결합들(extrinsic defects)을 제공하며, 상기 결함들은 전하들의 에너지 트랩 사이트들을 제공한다. 상기 에너지 트랩 사이트들에는 전하들이 트랩될 수 있으며, 제 1 및 제 2 전극들(TE, BE) 사이에 인가되는 바이어스에 의해 상기 에너지 트랩 사이트들의 에너지 장벽들은 극복될 수 있으며, 그 결과, 가변 저항성 도전 특성이 나타날 수 있으며, 가변 저항체 전체에 인가되는 전압에 대한 트랩 사이트의 전압 분배에 따라 상기 티타늄 산화막의 가변 저항 특성이 나타날 수 있다. 이러한 특성과 이점에 관하여는 후술하는 도면들을 참조하여 상세히 개시될 것이다.
이중층(DE)의 또 다른 막인 티타늄 산화막(TL)은 TiO2의 화학양론을 만족하거나 산소 결핍 조성을 가질 수도 있다. 티타늄 산화막(TL)의 두께는 알루미늄 산화막(AL)의 두께보다 더 두꺼울 수 있다. 일부 실시예에서, 티타늄 산화막(TL)의 두께는 5 nm 내지 25 nm 일 수 있다. 일부 실시예에서, 티타늄 산화막(TL)의 두께는 18 nm 내지 22 nm일 수 있다.
티타늄 산화막(TL)이 산소 결핍 조성을 갖는 경우, n 형 반도체 거동을 하게 되며, 알루미늄 산화막(AL)으로부터 확산되는 알루미늄(Al)이 티타늄 산화막(TL)에 도핑될 수 있다. 티타늄 산화막(TL)의 두께가 알루미늄 산화막(TL)의 두께에 비하여 충분히 큰 경우, 티타늄 산화막(TL)의 강유전체막(FL)쪽 일부분의 n 형 반도체 특성이 약화된다. 그에 따라, 티타늄 산화막(TL) 내에 상기 알루미늄 도핑에 의한 전도대(conduction band)의 연속적인 불균일이 나타날 수 있다. 이러한 불균일은 강유전체막(FL)과 티타늄 산화막(TL)의 전도 장벽 사이의 에너지 차이를 실질적으로 제거하여, 온 전류를 향상시키는 이점이 있다.
강유전체막(FL)과 이중층(DE)을 포함하는 정보 저장막(SE)은 제 1 및 제 2 전극들(TE, BE) 사이에 인가되는 신호에 따라 고저항(high resistance state; HRS)과 저저항(low resistance state; LRS) 사이에서 가역적인 저항 스위칭 효과를 가지며, 이들 저항 상태에 각각 논리 값 "1"과 "0"을 할당함으로써 2 비트의 비휘발성 메모리 동작을 얻을 수 있다. 상기 논리 값들에 대응하는 각 전기 저항값은 제 1 전극(TE)과 제 2 전극(BE) 사이에 독출 전압을 인가하고, 이때 흐르는 전류를 감지함으로써 저장된 정보를 독출할 수 있다. 이러한 독출 방식은 메모리 셀에 저장된 정보를 비파괴적으로 독출할 수 있는 이점을 갖는다.
또한, 가변 저항체(Rw)의 고저항 상태를 회로의 off 상태로 하고, 저저항 상태를 on 상태로 가변적으로 스위칭시킬 수 있으므로, 이를 퓨즈 또는 안티퓨즈로 사용하거나, 논리 소자의 게이트로 사용할 수도 있다.
이하에서는 실시예를 들어, 본 발명에 관하여 더욱 상세하게 설명할 것이다. 하기의 개시 사항은 단지 설명을 목적으로 하는 것일 뿐 본 발명이 이에 제한되는 것으로 해석되어서는 아니 된다.
실시예
1
도 3에 도시된 바와 같은 가변 저항체를 제조하였다. 상기 가변 저항체의 제 1 및 2 전극은 모두 백금이다. 절연막이 형성된 실리콘 기판 상에, 전자빔 증발법에 의해 제 1 전극으로서 백금 전극을 형성하였으며, 상기 백금 전극 상에 강유전체막으로서 PbZrxTi1 - xO3막(이하에서는, PZT막이라 함)을 형성하였다. 상기 PZT막은 졸-겔 방법에 의해 합성되었으며, 약 150 nm 두께로 형성하였다. 그러나, 이는 예시적이며, 상기 PZT막은 상기 졸겔 방법과 같은 액상 형성법 이외에도 화학기상증착, 스퍼터링, 전자빔 융발법과 같은 기상증착법에 의해서도 형성될 수 있다.
상기 PZT막 상에 알루미늄 산화막을 형성하였다. 상기 알루미늄 산화막은 Al 전구체로서 TMA(Trimethylalluminum) 화합물과 산화제로서 산소 가스를 사용하여 플라즈마 강화 원자층 증착법(PEALD)에 의해 형성되었다. 상기 알루미늄 산화막은 화학양론적인 Al2O3막이며, 실시예마다 약 2 nm 및 약 3 nm의 두께로 형성되었다. 그러나, 이러한 알루미늄 산화막의 두께는 예시적이며, 약 2 nm 및 3 nm 를 포함하는 2 nm 내지 5 nm일 수 있다. 상기 알루미늄 산화막에 대하여 열처리가 더 수행될 수도 있다.
상기 알루미늄 산화막 상에 플라즈마 강화 원자층 증착법에 의해 산소 결핍 조성을 갖는 티타늄 산화막(TiOx막)을 형성하였다. 상기 티타늄 산화막은, Ti 전구체로서 TTIP(titanium tetraisopropoxide)과 산화제로서 산소 가스를 사용하여 원자층 증착법에 의해 형성되었다. 상기 티타늄 산화막은 실시예마다 약 5 nm, 약 10 nm, 및 약 20 nm의 두께를 갖도록 증착되었다. 그러나, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 상기 티타늄 산화막은 약 5 nm, 약 10 nm, 및 약 20 nm를 포함하는 5 nm 내지 25 nm의 두께로 형성될 수 있다.
전술한 실시예와 같이, 상기 알루미늄 산화막의 두께는 상기 티타늄 산화막의 두께에 비하여 작은 것이 바람직하다. 상기 알루미늄 산화막은 강유전체, PZT막과의 계면에서, 트랩 사이트를 만들 수 있으며, 알루미늄 산화막과 상기 티타늄 산화막 사이에서 혼합층을 제공하여, 알루미늄이 상기 티타늄 산화막에 도핑된 효과를 얻을 수 있게 된다. 그 결과, 상기 강유전체막과 상기 알루미늄 산화막 사이에서 에너지 밴드의 전도대의 장벽이 실질적으로 감소되어, 동작 전류가 향상될 수 있다.
이후, 상기 티타늄 산화막 상에, 제 1 전극과 마찬가지로 전자 빔 증발법에 의해 제 2 전극인 백금 전극을 형성하였다. 제조된 실시예들에 따른 샘플은 아래 표 1과 같이 총 6개이다.
| 실험예 | Al2O3막의 두께 | TiOx막의 두께 |
| 1 | 2 nm | 5 nm |
| 2 | 2 nm | 10 nm |
| 3 | 2 nm | 20 nm |
| 4 | 3 nm | 5 nm |
| 5 | 3 nm | 10 nm |
| 6 | 3 nm | 20 nm |
도 4a 내지 도 4f는 각각 본 발명의 실시예에 따른 실험예 1 내지 6에 대한 전류-전압 특성을 나타내는 그래프들이다. 전류-전압 특성의 평가는 제 2 전극측을 접지하고, 제 1 전극에 바이어스 전압(Va)을 인가하여 수행되었다. 전류-전압 특성 평가에 앞서, 실험예 1-6에 대한 포밍 프로세서를 수행하였으며, 최초 저항 상태는 고저항 상태(HRS) 이다. 바이어스 전압은 0 V → 10 V 으로 2회, 그리고 0 V → -10 V 로 2회 스윕하여 평가하였다.
도 4a 내지 도 4f를 참조하면, 실험예 1-6 은 모두 양극성 저항성 스위칭 특성을 나타낸다. 구체적으로, 양극성에서 고저항 상태(HRS)에서 저저항 상태(LRS)로 스위칭되는 Vset 전압을 갖고, 음극성에서는 저저항 상태(LRS)에서 고저항 상태(HRS)로 스위칭되는 Vreset의 전압을 갖는다.
티타늄 산화막(TiOx막)의 두께가 5 nm 및 10 nm 인 실험예 1, 2, 4 및 5(각각, 도 4a, 4b, 4d 및 4e)에서, 저저항 상태(LRS)의 저항값과 고저항 상태(HRS)의 저항값의 비는 약 102 내지 103 정도이다. 그러나, 상기 티타늄 산화막의 두께가 증가할수록 상기 저항값의 비는 증가하며, 티타늄 산화막의 두께가 20 nm 인 실험예 3 및 6의 저항값의 비는 105 정도로 향상된다.
또한, 티타늄 산화막(TiOx막)의 두께가 20 nm 인 실험예 3, 6에 관한 도 4c 및 도 4f를 참조하면, 그래프의 음의 전압 영역에서 다이오드의 정류 스위칭 특성이 양극성 저항성 스위칭 특성과 함께 나타난다. 본 발명의 일 실시예에 따른 이러한 다이오드 정류 스위칭 특성에 의하면, 가변 저항 메모리 소자의 제조시 트랜지스터 또는 양방향 다이오드와 같은 선택 소자를 생략할 수 있으며, 이로써 양극성 저항성 스위칭 재료를 이용한 크로스포인트 구조의 가변 저항 메모리 소자를 얻을 수 있다. 이러한 거동은 20 nm를 포함하는 18 nm 내지 22 nm의 두께를 갖는 티타늄 산화막으로부터 얻어질 수 있다.
도 5a 내지 도 5f는 각각 표 1의 실시예 1 내지 6의 기록 및 읽기 동작을 설명하기 위한 전류-전압 특성들을 나타내는 그래프이다. 그래프들에서, -10 V, +10 V, +12 V는 예시적인 기록 전압이며, - 3V는 예시적인 독출 전압이다.
도 5a 내지 도 5f를 참조하면, 전술한 바와 같이, 이들 실시예들에서는 높은 양극성 DC 스윕에 의해 저저항 상태가 기록될 수 있으며, 높은 음극성 DC 스윕에 의해 고저항 상태가 기록되는 전형적인 양극성 저항 변화 스위칭 특성을 나타낸다. 또한, -1 V 내지 -3 V와 같은 낮은 음전압에 의해 정보 저장막의 저항 상태가 독출될 수 있음을 알 수 있다.
주목할만한 것으로서, 도 5c의 실시예 3 및 도 5f의 실시예 6을 참조하면, 전류의 on/off 비는 105 정도로 높으며, 온 전류는 10 내지 100 A/cm2에 이른다. 실시예 3 내지 6의 경우, 20 nm의 두께를 갖는 티타늄 산화막에 관한 것이지만, 20 nm 를 포함하는 18 nm 내지 22 nm 에서 우수한 전류의 on/off 비와 온 전류를 얻을 수 있다.
도 6a 내지 도 6d는 표 1의 실시예 3의 기록 전압 변화에 따른 전류-전압 특성을 나타내는 그래프이다.
도 6a 내지 도 6d를 참조하면, 기록 전압이 12 V, 10V, 8 V 및 6 V로 감소될수록, 저항비가 달라지면서 전류의 on/off 비가 감소하는 것을 확인할 수 있다. 따라서, -3 V와 같은 낮은 전압에서 우수한 on/off 비를 얻기 위해서는 높은 기록 전압이 요구될 수 있다. 일부 실시예에서, 상기 기록 전압은 10 V 및 12 V를 포함하는 9 V 내지 14 V일 수 있다.
도 7a 내지 도 7e는 각각 표 1의 실시예 1 내지 6의 캐패시턴스-전압(C-V) 특성 및 tanδ 값을 나타내는 그래프들이며, 정보 기록막에 0.05 V의 진폭과 100 kHz의 주파수를 갖는 AC 전압 신호를 인가하여 C-V 특성을 평가하였다. 또한, 도 7f 및 도 7g는 각각 실시예 3 및 6의 주파수 변화에 따른 C·tanδ 값을 나타내는 그래프들이다.
도 7a 내지 도 7e를 참조하면, 실시예들의 C-V 특성은 전형적인 강유전체막의 나비 모양 특성을 나타낸다. 본 발명의 실시예들의 저항 스위칭 메커니즘은 정보 기록막의 강유전체의 스위칭 특성과 강하게 관련될 수 있다. 티타늄 산화막의 두께가 20 nm인 도 7c를 참조하면, 일반적인 강유전체의 분극에 의한 스위칭의 경우, 양의 전압으로 기록했을 때는 저저항 상태로, 그리고 음의 전압으로 기록했을 때에는 고저항 상태가 되지만, 본 발명의 C-V 특성은 이와 반대의 거동을 나타내며, 이러한 강유전체의 스위칭 특성은 종래의 스위칭 거동에서 관찰되지 않은 전하 트랩 또는 누설 전류 메카니즘에 의한 것으로 추측된다.
또한, 이들 그래프에서, tanδ 값은 임피던스의 허수 부분의 값에 대한 실수 부분의 비로서, 1/ωRC 이다. 상기 tanδ 값은 유전율(permittivity)에 대한 전도율(conductivity)의 비에 강하게 의존한다. tanδ 곡선을 참조하면, 양극성에서 음극성으로의 스윕시 큰 피크를 가짐을 알 수 있다. 이것은 정보 기록막의 저항 스위칭 특성이 누설 전류 메커니즘에 의존하는 것을 의미한다. 이와 달리, 음극성에서 양극성으로의 스윕시, 상대적으로 작은 피크만이 관찰된다. 이러한 작은 피크는 티타늄 산화막과 백금 전극의 계면 사이에 대한 백금 전극과 상기 PZT막 사이의 더 큰 쇼트키 장벽 때문인 것으로 여겨진다.
더욱 구체적으로, 실시예 3(A2T20) 및 6(A3T20)의 주파수 변화에 따른 C·tanδ 값을 나타내는 그래프들인 7f 및 도 7g를 참조하면, 교류 전압 하에서 누설 전류에 의해 전하가 이동함을 알 수 있으며, 주파수가 감소될수록 C·tanδ는 점차 증가하므로, 최적 두께를 갖는 실시예 3 및 6의 경우, 전하 장벽이 낮아지고, 그에 따라 누설 전류도 증가함을 알 수 있다. 통상적으로 강유전체 스위칭 특성에 의존하는 경우는 주파수가 커질수록 C·tanδ은 작아지지만, 본 발명의 실시예에 따른 가변 저항체는 누설 전류 메커니즘에 의한 가변 저항 스위칭 특성을 갖는다.
전술한 본 발명의 실시예들에 따르면, 강유전체막과 함께 이중층을 사용하여 제 1 전극과 제 2 전극 사이에 비대칭 구조의 정보 기록막 구조를 형성함으로써, 바이폴라 저항 스위칭 특성을 가지면서도, 우수한 전류의 on/off 비와 on 전류를 갖는 비휘발성 메모리 소자가 얻어질 수 있다.
본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 비휘발성 메모리 소자는 단일 메모리 소자로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 비휘발성 메모리 소자가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 비휘발성 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
다른 실시에서, 상기 가변 저항체는 퓨즈 또는 안티 퓨즈와 같은 퓨즈 구조나 이를 이용한 FPGA와 같은 논리 소자의 온/오프 스위칭 소자로서 응용될 수도 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (23)
- 제 1 전극 및 제 2 전극;
상기 제 1 전극과 상기 제 2 전극 사이의 강유전체막;
상기 강유전체막과 상기 제 1 전극 및 상기 제 2 전극 중 어느 하나의 전극 사이에 배치되는 이중층을 포함하며,
상기 이중층은 상기 강유전체막과 접하여 전자 트랩층을 제공하는 알루미늄 산화막 및 상기 어느 하나의 전극과 접하는 티타늄 산화막을 포함하는 가변 저항체. - 제 1 항에 있어서,
상기 강유전체막은 페로브스카이트계 무기 산화물을 포함하는 것을 특징으로 하는 가변 저항체. - 제 2 항에 있어서,
상기 페로브스카이트계 무기 산화물은 PbZrxTi1 - xO3,을 포함하는 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 알루미늄 산화막은 화학양론적 Al2O3막을 포함하는 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 티타늄 산화막은 산소 결핍의 TiOx막을 포함하는 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 제 1 전극은 상기 강유전체막과 쇼트키 장벽을 형성하는 금속 재료로부터 선택되는 것을 특징으로 하는 가변 저항체. - 제 6 항에 있어서,
상기 제 1 전극의 상기 금속 재료는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물, 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 제 2 전극은 상기 티타늄 산화막과 오믹 콘택을 형성하는 금속 재료로부터 선택되는 것을 특징으로 하는 가변 저항체. - 제 8 항에 있어서,
상기 제 2 전극의 상기 금속 재료는 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 이들 금속의 도전성 질화물, 이들 금속의 도전성 산화물 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 티타늄 산화막의 두께는 상기 알루미늄 산화막의 두께보다 더 큰 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 티타늄 산화막의 두께는 5 nm 내지 25 nm 인 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 티타늄 산화막의 두께는 18 nm 내지 22 nm 인 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 알루미늄 산화막의 두께는 2 nm 내지 5 nm 인 것을 특징으로 하는 가변 저항체. - 제 1 항에 있어서,
상기 알루미늄 산화막의 두께는 2 nm 내지 3 nm 인 것을 특징으로 하는 가변 저항체. - 제 1 전극 및 제 2 전극;
상기 제 1 전극과 상기 제 2 전극 사이에 배치되고 상기 제 1 전극과 쇼트키 장벽을 형성하는 강유전체막;
상기 강유전체막과 상기 제 2 전극 사이에 배치되고, 상기 강유전체막과 접하여 전자 트랩층을 제공하며, 상기 제 2 전극과 오믹 콘택을 형성하는 하나 이상의 금속 산화막을 포함하는 가변 저항체. - 제 15 항에 있어서,
상기 강유전체막은 PbZrxTi1-xO3,을 포함하는 것을 특징으로 하는 가변 저항체. - 제 15 항에 있어서,
상기 금속 산화막은 알루미늄이 도핑된 티타늄 산화막인 것을 특징으로 하는 가변 저항체. - 제 17 항에 있어서,
상기 티타늄 산화막은 산소 결핍의 TiOx막을 포함하는 것을 특징으로 하는 가변 저항체. - 제 17 항에 있어서,
상기 알루미늄은 상기 강유전체막과 상기 티타늄 산화막 사이에 형성된 알루미늄 산화막으로부터 제공되는 것을 특징으로 하는 가변 저항체. - 제 15 항에 있어서,
상기 금속 산화막의 두께는 18 nm 내지 22 nm 인 것을 특징으로 하는 가변 저항체. - 기판 상에 배치되는 복수의 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 소자로서,
상기 복수의 메모리 셀들의 각각은,
제 1 배선층; 적어도 하나 이상의 스위칭 소자 및 상기 스위칭 소자에 연결되는 제 1 항 기재의 상기 가변 저항체를 포함하며, 일 단이 상기 제 1 배선에 전기적으로 연결되는 메모리 셀; 및 상기 제 1 배선과 교차하는 방향으로 배열되고, 상기 메모리 셀의 타단과 전기적으로 연결되는 제 2 배선층을 포함하는 비휘발성 메모리 소자. - 제 1 항 기재의 상기 가변 저항체를 퓨즈 또는 안티 퓨즈로서 사용하는 퓨즈 구조체.
- 제 1 항 기재의 상기 가변 저항체를 온/오프 스위칭 소자로서 사용하는 논리 소자.
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