JP2008016681A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2008016681A JP2008016681A JP2006187150A JP2006187150A JP2008016681A JP 2008016681 A JP2008016681 A JP 2008016681A JP 2006187150 A JP2006187150 A JP 2006187150A JP 2006187150 A JP2006187150 A JP 2006187150A JP 2008016681 A JP2008016681 A JP 2008016681A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- oxide film
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 34
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 19
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 34
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 230000004888 barrier function Effects 0.000 description 30
- 230000006870 function Effects 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 150000004645 aluminates Chemical class 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001151 other effect Effects 0.000 description 2
- -1 Hafnium aluminate Chemical class 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Abstract
【課題】データ保持特性を向上させる。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１上にトンネル絶縁膜１４を介して設けられた浮遊ゲート電極１５と、浮遊ゲート電極１５上に設けられたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に設けられた制御ゲート電極２２とを含むメモリセルトランジスタＣＴを具備し、ゲート間絶縁膜１６は、第１のシリコン酸化膜１７、ハフニウムが添加された第１のアルミニウム酸化膜１８、第２のアルミニウム酸化膜１９、ハフニウムが添加された第３のアルミニウム酸化膜２０、及び第２のシリコン酸化膜２１が順に積層された積層膜である。
【選択図】 図３
【解決手段】不揮発性半導体記憶装置は、半導体基板１１上にトンネル絶縁膜１４を介して設けられた浮遊ゲート電極１５と、浮遊ゲート電極１５上に設けられたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に設けられた制御ゲート電極２２とを含むメモリセルトランジスタＣＴを具備し、ゲート間絶縁膜１６は、第１のシリコン酸化膜１７、ハフニウムが添加された第１のアルミニウム酸化膜１８、第２のアルミニウム酸化膜１９、ハフニウムが添加された第３のアルミニウム酸化膜２０、及び第２のシリコン酸化膜２１が順に積層された積層膜である。
【選択図】 図３
Description
本発明は、不揮発性半導体記憶装置に係り、特に浮遊ゲート電極と制御ゲート電極との間に設けられたゲート間絶縁膜を有するメモリセルトランジスタを備えた不揮発性半導体記憶装置に関する。
従来、半導体メモリとしては例えばデータの書き込み及び消去を電気的に行う、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。さらに、ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。
ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して電荷蓄積を目的とする浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極が積層形成されたスタックゲート構造を有している。
浮遊ゲート電極と制御ゲート電極との間に挟まれたゲート間絶縁膜は、例えば酸化膜及び窒化膜により構成される。このようなゲート間絶縁膜では、実効酸化膜厚（ＥＯＴ：Effective Oxide Thickness）が厚くなってしまう。そこで、酸化膜及び高誘電体膜を使用することにより、ＥＯＴの削減が可能となる。
しかし、高誘電体膜として例えばアルミニウム酸化膜（ＡｌＯｘ膜）を使用した場合、Poole-Frenkel効果による低電界印加時のリーク電流が問題となる。このリーク電流が発生することで、メモリセルトランジスタの浮遊ゲート電極に蓄積された電荷が、ゲート間絶縁膜を介して放出される。浮遊ゲート電極から電荷が放出することで、“ΔＶｔ＝∫Ｑｄｔ／Ｃcg-fg”からなる関係式で表されるメモリセルトランジスタの閾値電圧が時間の経過と伴に変動してしまう。この閾値変動により、メモリセルトランジスタに書き込んだデータが保持されないという問題が発生する。なお、Ｖはメモリセルトランジスタの閾値電圧、Ｑは浮遊ゲート電極の電荷量、Ｃcg-fgは制御ゲート電極−浮遊ゲート電極間の容量、ｔは時間をそれぞれ表している。
また、この種の関連技術として、界面特性を改善し、かつＥＯＴを薄くした半導体素子の多層誘電体構造物が開示されている。（特許文献１参照）。
特開２００５−２１７４０９号公報
本発明は、浮遊ゲート電極及び制御ゲート電極間の容量を大きくすることができ、かつデータ保持特性を向上させることが可能な不揮発性半導体記憶装置を提供する。
本発明の第１の視点に係る不揮発性半導体記憶装置は、半導体基板上にトンネル絶縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲート電極とを含むメモリセルトランジスタを具備し、前記ゲート間絶縁膜は、第１のシリコン酸化膜、ハフニウムが添加された第１のアルミニウム酸化膜、第２のアルミニウム酸化膜、ハフニウムが添加された第３のアルミニウム酸化膜、及び第２のシリコン酸化膜が順に積層された積層膜である。
本発明の第２の視点に係る不揮発性半導体記憶装置は、半導体基板上にトンネル絶縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲート電極とを含むメモリセルトランジスタを具備し、前記ゲート間絶縁膜は、第１のシリコン窒化膜、ハフニウムが添加された第１のアルミニウム酸化膜、第２のアルミニウム酸化膜、ハフニウムが添加された第３のアルミニウム酸化膜、及び第２のシリコン窒化膜が順に積層された積層膜である。
本発明によれば、浮遊ゲート電極及び制御ゲート電極間の容量を大きくすることができ、かつデータ保持特性を向上させることが可能な不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図である。１つのユニットは、直列に接続された複数のメモリセルトランジスタＣＴ（典型的には、８個のメモリセルトランジスタＣＴ）からなるメモリセル列と、一対の選択ゲートトランジスタＳＴ１，ＳＴ２とにより構成されている。選択ゲートトランジスタＳＴ１は、メモリセル列の一端（ドレイン側）に直列に接続されている。選択ゲートトランジスタＳＴ２は、メモリセル列の他端（ソース側）に直列に接続されている。
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図である。１つのユニットは、直列に接続された複数のメモリセルトランジスタＣＴ（典型的には、８個のメモリセルトランジスタＣＴ）からなるメモリセル列と、一対の選択ゲートトランジスタＳＴ１，ＳＴ２とにより構成されている。選択ゲートトランジスタＳＴ１は、メモリセル列の一端（ドレイン側）に直列に接続されている。選択ゲートトランジスタＳＴ２は、メモリセル列の他端（ソース側）に直列に接続されている。
メモリセルトランジスタＣＴの制御ゲート端子には、行方向に延在するワード線ＷＬが接続されている。選択ゲートトランジスタＳＴ１のゲート端子には、行方向に延在する選択ゲート線ＳＧＤが接続されている。選択ゲートトランジスタＳＴ１のドレイン端子には、列方向に延在するビット線ＢＬが接続されている。選択ゲートトランジスタＳＴ２のゲート端子には、行方向に延在する選択ゲート線ＳＧＳが接続されている。選択ゲートトランジスタＳＴ２のソース端子には、行方向に延在するソース線ＳＬが接続されている。
選択ゲート線ＳＧＤ，ＳＧＳは、選択ゲートトランジスタＳＴ１，ＳＴ２のオン／オフを制御するために設けられている。選択ゲートトランジスタＳＴ１，ＳＴ２は、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルトランジスタＣＴに所定の電位を供給するためのゲートとして機能する。このユニットが行列状に複数個配置されてメモリセルアレイＣＡが構成されている。
図２は、ＮＡＮＤ型フラッシュメモリの平面図である。制御ゲート電極ＣＧとビット線ＢＬとの交差領域には、メモリセルトランジスタＣＴが設けられている。制御ゲート電極ＣＧは、図１に示したワード線ＷＬに対応する。
選択ゲート線ＳＧＤとビット線ＢＬとの交差領域には、選択ゲートトランジスタＳＴ１が設けられている。選択ゲート線ＳＧＳとビット線ＢＬとの交差領域には、選択ゲートトランジスタＳＴ２が設けられている。選択ゲートトランジスタＳＴ１のドレイン領域は、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。選択ゲートトランジスタＳＴ２のソース領域は、ソース線コンタクトＳＣを介してソース線ＳＬに接続されている。
図３は、メモリセルトランジスタＣＴを説明する断面図であり、図２に示したＩＩＩ−ＩＩＩ線に沿った断面図である。なお、図３において、ビット線ＢＬと、メモリセルトランジスタＣＴ及びビット線間に設けられた層間絶縁層とは、図示を省略している。
Ｐ型導電性の基板１１は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板としては、例えばＳｉ（シリコン）が用いられる。
基板１１内には、ソース領域１２及びドレイン領域１３が設けられている。ソース領域１２及びドレイン領域１３はそれぞれ、シリコン内に高濃度のｎ＋型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を導入して形成されたｎ＋型拡散領域により構成される。隣接するメモリセルトランジスタＣＴは、ソース領域１２／ドレイン領域１３を共有することで直列に接続される。
ソース領域１２及びドレイン領域１３間のチャネル領域上には、トンネル絶縁膜１４が設けられている。トンネル絶縁膜１４としては、例えばシリコン酸化膜が用いられる。トンネル絶縁膜１４上には、浮遊ゲート電極（ＦＧ）１５が設けられている。浮遊ゲート電極１５としては、例えば多結晶シリコンが用いられる。浮遊ゲート電極１５は、ビット線ＢＬとワード線ＷＬとの交差領域に選択的に設けられ、各メモリセルトランジスタＣＴに対応して設けられている。また、浮遊ゲート電極１５はそれぞれ、電気的に分離されている。
浮遊ゲート電極１５上には、ゲート間絶縁膜１６が設けられている。ゲート間絶縁膜１６上には、制御ゲート電極２２（ＣＧ）が設けられている。制御ゲート電極２２としては、例えば多結晶シリコンが用いられる。
ゲート間絶縁膜１６は、シリコン酸化膜（ＳｉＯ２膜）１７、ハフニウム・アルミネート膜（ＨｆＡｌｘＯｙ膜）１８、アルミニウム酸化膜（ＡｌＯｘ膜）１９、ハフニウム・アルミネート膜（ＨｆＡｌｘＯｙ膜）２０、シリコン酸化膜（ＳｉＯ２膜）２１が順に積層された積層膜である。すなわち、ゲート間絶縁膜１６は、シリコン酸化膜１７とシリコン酸化膜２１との間に、高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）を備えている。なお、ＨｆＡｌｘＯｙ膜１８，２０は、ハフニウムが添加されたアルミニウム酸化膜である。
このように構成されたメモリセルトランジスタＣＴでは、浮遊ゲート電極１５に電荷が注入され、或いは浮遊ゲート電極１５に蓄積された電荷が引き抜かれることで、メモリセルトランジスタＣＴの閾値電圧が変化する。具体的には、メモリセルトランジスタＣＴのチャネル領域と制御ゲート電極２２との間の電位差を変化させることで、チャネル領域と制御ゲート電極２２との間に双方向の高電界を印加する。そして、この双方向の高電界により、浮遊ゲート電極１５に電荷を注入し、或いは浮遊ゲート電極１５に蓄積された電荷を引き抜く。このようにして、メモリセルトランジスタＣＴのデータを書き換えることができる。
ところで、ＣＧ−ＦＧ間の容量Ｃ２と、ＦＧ−基板間の容量Ｃ１とのカップリング比は、“Ｃ２／（Ｃ１＋Ｃ２）”で表される。微細化された半導体記憶装置では、浮遊ゲート電極１５と制御ゲート電極２２との対向面積が小さくなる。しかし、メモリとして正常に機能させるためには、ＣＧ−ＦＧ間の容量Ｃ２は一定値以上を確保する必要がある。
カップリング比を向上させるためには、ＣＧ−ＦＧ間の絶縁膜として、シリコン酸化膜より誘電率が高い高誘電体膜を用いることが考えられる。一般に、高誘電体膜を流れるリーク電流の電界依存性は、選択する高誘電体材料の電子に対するエネルギー障壁の高さ（バリアハイト）と誘電率とによって決まる。
誘電率が高ければ実効酸化膜厚（ＥＯＴ：effective oxide thickness）を一定にした場合に物理的な膜厚が厚くなるため、リーク電流は減少する。しかし一方で、バリアハイトが小さくなることにより、室温においても電子の熱励起成分により、フェルミ準位より高い準位から電子がトンネルする確率やバリアを超えて絶縁膜中に電子が放出される確率が高くなり、リーク電流が増大する。
本実施形態のゲート間絶縁膜１６は、カップリング比を向上させるために高誘電体膜を備えつつ、リーク電流を効果的に抑制することが可能な膜構造を有している。図４は、ゲート間絶縁膜１６のエネルギー準位図である。
シリコン酸化膜１７は、浮遊ゲート電極１５から高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）へ電子が流れるのを防ぐための電子バリアとして機能する。また、シリコン酸化膜１７は、高誘電体膜から浮遊ゲート電極１５へ電子が流れるのを防ぐための電子バリアとして機能する。
同様に、シリコン酸化膜２１は、制御ゲート電極２２から高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）へ電子が流れるのを防ぐための電子バリアとして機能する。また、シリコン酸化膜２１は、高誘電体膜から制御ゲート電極２２へ電子が流れるのを防ぐための電子バリアとして機能する。
シリコン酸化膜１７，２１は、多結晶シリコンからなる浮遊ゲート電極１５及び制御ゲート電極２２や高誘電体膜に比べて、電子に対するエネルギー障壁が高い。よって、シリコン酸化膜１７，２１を浮遊ゲート電極１５及び制御ゲート電極２２の界面にそれぞれ配置する。これにより、浮遊ゲート電極１５から制御ゲート電極２２へのリーク電流、及び制御ゲート電極２２から浮遊ゲート電極１５へのリーク電流を低減することができる。
ＨｆＡｌｘＯｙ膜１８，２０は、多くのトラップ準位を有する。浮遊ゲート電極１５に注入された電子は、低電界が印加されることにより、浮遊ゲート電極１５から放出される。ＨｆＡｌｘＯｙ膜１８，２０は、低電界により放出された電子をトラップ準位に捕獲する。電子がＨｆＡｌｘＯｙ膜１８，２０に捕獲されると、このＨｆＡｌｘＯｙ膜１８，２０の電子に対するエネルギー障壁が高くなる。これにより、低電界での電流リークを抑制することができる。
また、ＨｆＡｌｘＯｙ膜１８，２０に捕獲された電子は、時間の経過や熱励起により、トラップ準位から放出される。ＨｆＡｌｘＯｙ膜１８，２０から電子が放出されると、メモリセルトランジスタＣＴの閾値電圧が変動してしまう。これは、制御ゲート電極２２から見ると、ＨｆＡｌｘＯｙ膜１８，２０に捕獲された電子は浮遊ゲート電極１５に蓄積された電子と同等である。このため、この捕獲された電子がＨｆＡｌｘＯｙ膜１８，２０から放出されると、浮遊ゲート電極１５から電子が減少したのと同等になるからである。
この影響を抑制するために、ＨｆＡｌｘＯｙ膜１８，２０の膜厚をそれぞれ１ｎｍ以下に設定することにより、トラップ準位の絶対量を減らす。これにより、ＨｆＡｌｘＯｙ膜１８，２０に捕獲／放出される電子の数が減少するため、メモリセルトランジスタＣＴの閾値電圧の変動を抑制することができる。
さらに、高誘電体膜の膜厚を厚くして耐圧を向上させ、かつトラップ準位の少ない膜を使用する目的で、ＨｆＡｌｘＯｙ膜１８とＨｆＡｌｘＯｙ膜２０との間に、ハフニウム（Ｈｆ）が添加されていないアルミニウム酸化膜１９を挿入する。これにより、ゲート間絶縁膜１６の耐圧を向上させることができる。
以上詳述したように第１の実施形態によれば、高誘電体膜を備えたゲート間絶縁膜１６内を用いているため、ＣＧ−ＦＧ間の容量を大きくすることができる。これにより、メモリセルトランジスタＣＴのカップリング比を向上させることができる。
また、カップリング比が向上するため、メモリセルトランジスタＣＴの素子特性を向上させることができる。具体的には、メモリセルトランジスタＣＴのデータ保持特性を向上させることができる。
また、ゲート間絶縁膜１６の電子バリア構造によってリーク電流を効果的に抑制することが可能となる。
また、ＨｆＡｌｘＯｙ膜１８，２０の膜厚を制御することで、ＨｆＡｌｘＯｙ膜１８，２０に捕獲／放出される電子の数を減少させることができる。これにより、メモリセルトランジスタＣＴの閾値電圧の変動を抑制することができる。
さらに、ＨｆＡｌｘＯｙ膜１８とＨｆＡｌｘＯｙ膜２０との間に、ハフニウム（Ｈｆ）が添加されていないアルミニウム酸化膜１９を挿入している。これにより、ゲート間絶縁膜１６の耐圧を向上させることができる。
（第２の実施形態）
上記第１の実施形態では、高誘電体膜のためのエネルギー障壁としてシリコン酸化膜のみを使用しているため、ＥＯＴが厚くなってしまう。そこで、第２の実施形態では、エネルギー障壁として、シリコン酸化膜とシリコン窒化膜とを併用するようにしている。
上記第１の実施形態では、高誘電体膜のためのエネルギー障壁としてシリコン酸化膜のみを使用しているため、ＥＯＴが厚くなってしまう。そこで、第２の実施形態では、エネルギー障壁として、シリコン酸化膜とシリコン窒化膜とを併用するようにしている。
図５は、本発明の第２の実施形態に係るメモリセルトランジスタＣＴを説明する断面図である。ゲート間絶縁膜１６は、シリコン窒化膜（ＳｉＮ）２３、シリコン酸化膜（ＳｉＯ２膜）１７、ハフニウム・アルミネート膜（ＨｆＡｌｘＯｙ膜）１８、アルミニウム酸化膜（ＡｌＯｘ膜）１９、ハフニウム・アルミネート膜（ＨｆＡｌｘＯｙ膜）２０、シリコン酸化膜（ＳｉＯ２膜）２１、シリコン窒化膜（ＳｉＮ）２４が順に積層された積層膜である。
シリコン酸化膜１７は、浮遊ゲート電極１５から高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）へ電子が流れるのを防ぐための電子バリアとして機能する。また、シリコン酸化膜１７は、高誘電体膜から浮遊ゲート電極１５へ電子が流れるのを防ぐための電子バリアとして機能する。
シリコン窒化膜２３及びシリコン酸化膜１７は、浮遊ゲート電極１５から高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）へ電子が流れるのを防ぐための電子バリアとして機能する。また、シリコン窒化膜２３及びシリコン酸化膜１７は、高誘電体膜から浮遊ゲート電極１５へ電子が流れるのを防ぐための電子バリアとして機能する。
同様に、シリコン窒化膜２４及びシリコン酸化膜２１は、制御ゲート電極２２から高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）へ電子が流れるのを防ぐための電子バリアとして機能する。また、シリコン窒化膜２４及びシリコン酸化膜２１は、高誘電体膜から制御ゲート電極２２へ電子が流れるのを防ぐための電子バリアとして機能する。
シリコン酸化膜の誘電率は３．９程度、シリコン窒化膜の誘電率は７．５程度であり、シリコン窒化膜はシリコン酸化膜に対して倍程度に誘電率が高い。このため、カップリング比を減少させずに、ゲート間絶縁膜１６のＥＯＴを薄く形成することが可能となる。
なお、多結晶シリコンからなる浮遊ゲート電極１５及び制御ゲート電極２２の界面に酸化膜が形成されると、その製造工程或いはメモリセルトランジスタＣＴ全面に保護膜としての酸化膜を形成する工程により、浮遊ゲート電極１５及び制御ゲート電極２２のエッジが酸化して丸くなってしまう。すると、浮遊ゲート電極１５と制御ゲート電極２２との対向面積が減少するため、ＣＧ−ＦＧ間の容量が減少してしまう。
本実施形態では、浮遊ゲート電極１５及び制御ゲート電極２２の界面にそれぞれシリコン窒化膜２３，２４を配置しているため、浮遊ゲート電極１５及び制御ゲート電極２２のエッジが酸化して丸くなるのを抑制することができる。これにより、ＣＧ−ＦＧ間の容量が減少するのを抑制することができる。
また、ＨｆＡｌｘＯｙ膜１８，２０の膜厚はそれぞれ、１ｎｍ以下に設定される。これにより、トラップ準位の絶対量を減らすことで、メモリセルトランジスタＣＴの閾値電圧の変動を抑制する。
第２の実施形態では、上記第１の実施形態に比べて、ＥＯＴを薄くすることができる。さらに、ゲート間絶縁膜１６の誘電率を高くすることができるため、カップリング比を向上させることができる。その他の効果は、第１の実施形態と同じである。
（第３の実施形態）
上記第２の実施形態では、高誘電体膜のためのエネルギー障壁としてシリコン酸化膜及びシリコン窒化膜を使用しているため、ＥＯＴをさらに薄くするには限界がある。また、ＥＯＴを薄くするには、シリコン酸化膜及びシリコン窒化膜の物理膜厚を薄くする必要があるために、耐圧を十分に得ることができなくなる可能性がある。そこで、第３の実施形態では、シリコン酸化膜を用いずに、エネルギー障壁としてシリコン窒化膜を用いるようにしている。
上記第２の実施形態では、高誘電体膜のためのエネルギー障壁としてシリコン酸化膜及びシリコン窒化膜を使用しているため、ＥＯＴをさらに薄くするには限界がある。また、ＥＯＴを薄くするには、シリコン酸化膜及びシリコン窒化膜の物理膜厚を薄くする必要があるために、耐圧を十分に得ることができなくなる可能性がある。そこで、第３の実施形態では、シリコン酸化膜を用いずに、エネルギー障壁としてシリコン窒化膜を用いるようにしている。
図６は、本発明の第３の実施形態に係るメモリセルトランジスタＣＴを説明する断面図である。ゲート間絶縁膜１６は、シリコン窒化膜（ＳｉＮ）２３、ハフニウム・アルミネート膜（ＨｆＡｌｘＯｙ膜）１８、アルミニウム酸化膜（ＡｌＯｘ膜）１９、ハフニウム・アルミネート膜（ＨｆＡｌｘＯｙ膜）２０、シリコン窒化膜（ＳｉＮ）２４が順に積層された積層膜である。すなわち、シリコン窒化膜２３上に直接、高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）を形成する。
シリコン窒化膜２３は、浮遊ゲート電極１５から高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）へ電子が流れるのを防ぐための電子バリアとして機能する。また、シリコン窒化膜２３は、高誘電体膜から浮遊ゲート電極１５へ電子が流れるのを防ぐための電子バリアとして機能する。
同様に、シリコン窒化膜２４は、制御ゲート電極２２から高誘電体膜（ＨｆＡｌｘＯｙ膜１８、アルミニウム酸化膜１９、ＨｆＡｌｘＯｙ膜２０の積層膜）へ電子が流れるのを防ぐための電子バリアとして機能する。また、シリコン窒化膜２４は、高誘電体膜から制御ゲート電極２２へ電子が流れるのを防ぐための電子バリアとして機能する。
シリコン窒化膜２３，２４は、多結晶シリコンからなる浮遊ゲート電極１５及び制御ゲート電極２２や高誘電体膜に比べて、電子に対するエネルギー障壁が高い。よって、シリコン窒化膜２３，２４を浮遊ゲート電極１５及び制御ゲート電極２２の界面にそれぞれ配置する。これにより、浮遊ゲート電極１５から制御ゲート電極２２へのリーク電流、及び制御ゲート電極２２から浮遊ゲート電極１５へのリーク電流を低減することができる。
アルミニウム酸化膜１９は、物理膜厚を厚くして耐圧を向上させる目的で、膜厚が３ｎｍ以上に設定される。
浮遊ゲート電極１５上にゲート間絶縁膜１６を形成する場合、浮遊ゲート電極１５の側面上にもゲート間絶縁膜１６が形成される。最小加工寸法の微細化に起因したメモリセルトランジスタＣＴの微細化に伴い、隣接する２つのメモリセルトランジスタＣＴの浮遊ゲート電極１５間の距離は、より小さくなる。ゲート間絶縁膜１６に含まれるアルミニウム酸化膜１９の物理膜厚があまり厚くなり過ぎると、この浮遊ゲート電極１５間がゲート間絶縁膜１６でほぼ埋まってしまう。これにより、浮遊ゲート電極１５間に制御ゲート電極２２としての多結晶シリコンが埋め込まれる余裕がなくなってしまう。このような理由から、アルミニウム酸化膜１９は、膜厚が１５ｎｍ以下に設定される。
ＨｆＡｌｘＯｙ膜１８，２０の膜厚はそれぞれ、１ｎｍ以下に設定される。これにより、トラップ準位の絶対量を減らすことで、メモリセルトランジスタＣＴの閾値電圧の変動を抑制する。
以上詳述したように第３の実施形態によれば、誘電率が高いシリコン窒化膜のみを高誘電体膜のための電子バリアとして用いることにより、ＥＯＴを薄くしつつ、十分な耐圧を有するゲート間絶縁膜１６を形成することができる。
さらに、シリコン酸化膜より誘電率が大きいシリコン窒化膜を用いているため、メモリセルトランジスタＣＴのカップリング比を向上させることができる。その他の効果は、上記第１の実施形態と同じである。
（第４の実施形態）
上記第３の実施形態では、高誘電体膜のためのエネルギー障壁としてシリコン窒化膜を使用している。よって、制御ゲート電極２２として多結晶シリコンを用いる場合、多結晶シリコンとの仕事関数差が小さくなる。そこで、第４の実施形態では、リーク電流をより低減させるために、制御ゲート電極２２の導電性材料として、シリコン窒化膜との仕事関数差が大きい材料を用いるようにしている。
上記第３の実施形態では、高誘電体膜のためのエネルギー障壁としてシリコン窒化膜を使用している。よって、制御ゲート電極２２として多結晶シリコンを用いる場合、多結晶シリコンとの仕事関数差が小さくなる。そこで、第４の実施形態では、リーク電流をより低減させるために、制御ゲート電極２２の導電性材料として、シリコン窒化膜との仕事関数差が大きい材料を用いるようにしている。
図７は、本発明の第４の実施形態に係るメモリセルトランジスタＣＴを説明する断面図である。トンネル絶縁膜１４上には、浮遊ゲート電極１５が設けられている。浮遊ゲート電極１５としては、例えば多結晶シリコンが用いられる。浮遊ゲート電極１５上には、ゲート間絶縁膜１６が設けられている。ゲート間絶縁膜１６の構成は、例えば上記第３の実施形態と同じである。ゲート間絶縁膜１６上には、制御ゲート電極２５が設けられている。
ここで、制御ゲート電極２５としては、高誘電体膜のためのエネルギー障壁として用いられるシリコン窒化膜２４との仕事関数差が大きい材料が選択される。この仕事関数差が大きければ大きいほど、リーク電流を低減することができる。制御ゲート電極２５としての導電性材料としては、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯｘ）、及びタンタル（Ｔａ）等があげられる。
このように構成されたメモリセルトランジスタＣＴでは、制御ゲート電極２５とシリコン窒化膜２４との仕事関数差が大きい。このため、シリコン窒化膜２４は、制御ゲート電極２５に比べてエネルギー障壁が高くなる。これにより、リーク電流を低減することができる。
また、制御ゲート電極２５としてルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯｘ）、及びタンタル（Ｔａ）等を用いているため、制御ゲート電極２５の空乏化を防ぐことが可能となる。これにより、制御ゲート電極２５の電流密度を向上させることができる。
なお、第４の実施形態では、ゲート間絶縁膜１６として上記第３の実施形態で示したゲート間絶縁膜１６を一例として説明している。しかし、第４の実施形態を上記第第１及び第２の実施形態に適用することも可能である。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
ＣＡ…メモリセルアレイ、ＣＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択ゲートトランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＣＧ…制御ゲート電極、ＢＣ…ビット線コンタクト、ＳＣ…ソース線コンタクト、１１…基板、１２…ソース領域、１３…ドレイン領域、１４…トンネル絶縁膜、１５…浮遊ゲート電極、１６…ゲート間絶縁膜、１７，２１…シリコン酸化膜（ＳｉＯ２膜）、１８，２０…ハフニウム・アルミネート膜（ＨｆＡｌｘＯｙ膜）、１９…アルミニウム酸化膜（ＡｌＯｘ膜）、２２，２５…制御ゲート電極、２３，２４…シリコン窒化膜（ＳｉＮ膜）。
Claims (5)
- 半導体基板上にトンネル絶縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲート電極とを含むメモリセルトランジスタを具備し、
前記ゲート間絶縁膜は、第１のシリコン酸化膜、ハフニウムが添加された第１のアルミニウム酸化膜、第２のアルミニウム酸化膜、ハフニウムが添加された第３のアルミニウム酸化膜、及び第２のシリコン酸化膜が順に積層された積層膜であることを特徴とする不揮発性半導体記憶装置。 - 前記ゲート間絶縁膜は、前記浮遊ゲート電極及び前記制御ゲート電極との界面にそれぞれ設けられた第１及び第２のシリコン窒化膜を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 半導体基板上にトンネル絶縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲート電極とを含むメモリセルトランジスタを具備し、
前記ゲート間絶縁膜は、第１のシリコン窒化膜、ハフニウムが添加された第１のアルミニウム酸化膜、第２のアルミニウム酸化膜、ハフニウムが添加された第３のアルミニウム酸化膜、及び第２のシリコン窒化膜が順に積層された積層膜であることを特徴とする不揮発性半導体記憶装置。 - 前記制御ゲート電極の材料は、ルテニウム、酸化ルテニウム及びタンタルからなるグループから選択されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記第１及び第３のアルミニウム酸化膜の膜厚は、１ｎｍ以下であることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006187150A JP2008016681A (ja) | 2006-07-06 | 2006-07-06 | 不揮発性半導体記憶装置 |
| KR1020070050349A KR100866685B1 (ko) | 2006-07-06 | 2007-05-23 | 비휘발성 메모리 소자 |
| US11/772,417 US7465984B2 (en) | 2006-07-06 | 2007-07-02 | Nonvolatile memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006187150A JP2008016681A (ja) | 2006-07-06 | 2006-07-06 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008016681A true JP2008016681A (ja) | 2008-01-24 |
Family
ID=39073409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006187150A Pending JP2008016681A (ja) | 2006-07-06 | 2006-07-06 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7465984B2 (ja) |
| JP (1) | JP2008016681A (ja) |
| KR (1) | KR100866685B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013133739A (ja) * | 2011-12-26 | 2013-07-08 | Mikuni Corp | スロットルバルブ装置 |
| US8847246B2 (en) | 2010-05-28 | 2014-09-30 | Samsung Display Co., Ltd. | Organic light emitting diode display |
| US9478670B2 (en) | 2012-09-05 | 2016-10-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
| KR101935608B1 (ko) | 2012-04-02 | 2019-01-04 | 서울대학교산학협력단 | 가변 저항체 및 이를 이용한 전자 소자들 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4445534B2 (ja) * | 2007-08-28 | 2010-04-07 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP2009130120A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 半導体装置 |
| KR100945935B1 (ko) | 2008-04-07 | 2010-03-05 | 주식회사 하이닉스반도체 | 불휘발성 메모리소자의 제조방법 |
| JP5472894B2 (ja) * | 2008-09-25 | 2014-04-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2013197191A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4237561B2 (ja) * | 2003-07-04 | 2009-03-11 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR100552690B1 (ko) * | 2003-09-26 | 2006-02-20 | 삼성전자주식회사 | 균일한 두께의 터널링막을 갖는 ｍｔｊ층을 포함하는 자기램 및 그 제조방법 |
| JP4722501B2 (ja) | 2004-01-29 | 2011-07-13 | 三星電子株式会社 | 半導体素子の多層誘電体構造物、半導体及びその製造方法 |
| JP2005311300A (ja) * | 2004-03-26 | 2005-11-04 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100621628B1 (ko) * | 2004-05-31 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 기억 셀 및 그 형성 방법 |
| US7521316B2 (en) * | 2004-09-09 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of forming gate structures for semiconductor devices |
| KR100593749B1 (ko) * | 2004-10-29 | 2006-06-28 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자 |
-
2006
- 2006-07-06 JP JP2006187150A patent/JP2008016681A/ja active Pending
-
2007
- 2007-05-23 KR KR1020070050349A patent/KR100866685B1/ko not_active IP Right Cessation
- 2007-07-02 US US11/772,417 patent/US7465984B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8847246B2 (en) | 2010-05-28 | 2014-09-30 | Samsung Display Co., Ltd. | Organic light emitting diode display |
| JP2013133739A (ja) * | 2011-12-26 | 2013-07-08 | Mikuni Corp | スロットルバルブ装置 |
| KR101935608B1 (ko) | 2012-04-02 | 2019-01-04 | 서울대학교산학협력단 | 가변 저항체 및 이를 이용한 전자 소자들 |
| US9478670B2 (en) | 2012-09-05 | 2016-10-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080121978A1 (en) | 2008-05-29 |
| KR20080005064A (ko) | 2008-01-10 |
| KR100866685B1 (ko) | 2008-11-04 |
| US7465984B2 (en) | 2008-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5459999B2 (ja) | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 | |
| JP5537130B2 (ja) | 半導体記憶装置 | |
| JP5491741B2 (ja) | 半導体記憶装置 | |
| KR101323860B1 (ko) | 반도체 기억장치 | |
| JP2008016681A (ja) | 不揮発性半導体記憶装置 | |
| JP5039116B2 (ja) | 半導体記憶装置 | |
| US8049267B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2007317874A (ja) | 不揮発性半導体記憶装置 | |
| US7692233B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2009054942A (ja) | 不揮発性半導体記憶装置 | |
| JP2015002195A (ja) | 半導体記憶装置 | |
| US8369152B2 (en) | Semiconductor memory device including charge accumulation layer | |
| US9224874B2 (en) | Semiconductor storage device | |
| JP2010147410A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20140264531A1 (en) | Nonvolatile semiconductor memory | |
| US20170077111A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP2009289950A (ja) | 半導体記憶装置 | |
| JP4810330B2 (ja) | 半導体記憶装置 | |
| US20080093643A1 (en) | Non-volatile memory device and fabrication method | |
| US8569847B2 (en) | Nonvolatile semiconductor memory device | |
| JP2010050285A (ja) | 半導体記憶装置 | |
| JP5132330B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2006210700A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20100327341A1 (en) | Nonvolatile semiconductor memory device having charge storage layers and manufacturing method thereof | |
| US9761597B2 (en) | Nonvolatile semiconductor storage device, and method of manufacturing the same nonvolatile semiconductor storage device |