KR101323860B1 - 반도체 기억장치 - Google Patents

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KR101323860B1
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루-핑 치앙
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윈본드 일렉트로닉스 코포레이션
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Abstract

반도체 기억장치는 메모리 어레이, 행 선택회로 및 비트 선 선택회로를 포함한다. 상기 메모리 어레이는 복수개의 셀 유닛으로 구성되고, 각 셀 유닛은 직렬로 접속된 메모리 셀들을 지닌다. 행 선택회로는 상기 셀 유닛들의 행방향에서 메모리 셀들을 선택하고, 비트 선 선택회로는 상기 셀 유닛들에 연결된 홀수 비트 선과 짝수 비트 선으로부터 하나의 비트 선을 선택한다. 상기 비트 선 선택회로는 짝수 혹은 홀수 비트 선을 센서 회로에 선택적으로 연결하기 위한 선택 트랜지스터들을 포함하는 제1선택부와, 짝수 혹은 홀수 비트 선을, 바이어스를 공급하는 전압원에 선택적으로 연결하기 위한 바이어스 트랜지스터들을 포함하는 제2선택부를 포함하며, 상기 바이어스 트랜지스터들과 상기 메모리 셀들은 공통 웰 내에 형성된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICES}
관련 출원에 대한 교차 참조
본 출원은 일본 특허 출원 제2011-154453호(출원일: 2011년 7월 13일)의 우선권의 이득을 주장하며, 이 기초 출원의 전문은 참조로 본 명세서에 포함된다.
발명의 기술분야
본 발명은 반도체 기억장치에 관한 것으로, 특히, NAND 플래시 메모리 장치의 비트 선 선택회로에 관한 것이다.
플래시 메모리는, 디지털 카메라, 스마트 폰 등의 전자기기에 널리 이용될 수 있는 저장 장치로서 역할한다. 플래시 메모리의 소형화, 고용량화, 고속 액세스화 및 저소비 전력화의 요구는 증가되고 있다.
NAND형 플래시 메모리는, 복수의 NAND 게이트 스트링(gate string)을 행방향(row direction)으로 접속한 메모리 어레이에 의해 형성된다. NAND 게이트 스트링은, 행방향으로 연결된 복수개의 메모리 셀과 해당 NAND 게이트 스트링의 양 단부에 연결된 선택 트랜지스터에 의해 형성된다. NAND 게이트 스트링의 일단부는 하나의 선택 트랜지스터에 의해서 비트 선에 연결되고, NAND 게이트 스트링의 타단부는 다른 선택 트랜지스터에 의해서 소스 선에 연결된다. 데이터의 판독 및 프로그래밍은 NAND 게이트 스트링에 연결된 비트 선에 의해 수행된다. 예를 들어, 플래시 메모리는 데이터 프로그래밍 속도를 향상시킬 수 있다.
도 1은 종래의 플래시 메모리의 비트 선 선택회로를 도시하고 있다. 비트 선 선택회로는 짝수 비트 선(BLe)과 홀수 비트 선(BLo)의 1쌍으로 구성되어 있다. 비트 선 선택회로(300)는, 짝수 비트 선(BLe) 또는 홀수 비트 선(BLo)을 센서 회로에 연결(혹은 접속)하기 위한 선택 트랜지스터(BLC)를 구비한 제1선택부(310)와, 짝수 비트 선(BLe) 및 홀수 비트 선(BLo)에 바이어스(VPRE)를 인가하기 위한 바이어스 트랜지스터(BIASe), (BIASo)와, 짝수 비트 선(BLe) 및 홀수 비트 선(BLo)을 제1선택부(310)에 연결하기 위한 선택 트랜지스터(BLSe), (BLSo)를 구비한 제2선택부(320)를 포함한다. 데이터를 프로그래밍할 때 비트 선에 바이어스를 프레-차지(pre-charge)하거나, 또는 데이터를 소거할 때 셀 웰(cell well)에 소거 전압을 프레-차지하기 위하여, 제2선택부(320)의 바이어스 트랜지스터(BIASe), (BIASo) 및 선택 트랜지스터(BLSe), (BLSo)는, 게이트 산화막이 두껍고 게이트 길이가 긴 고전압(HV)의 트랜지스터이다.
도 2는 K. Fukuda 등의 비트 선 선택회로를 도시한 것으로, 여기에서는, 비트 선 선택회로(300A)의 제2선택부(320A)가 저전압(LV)의 트랜지스터에 의해 구성되어 있다. 제1선택부(310)와 제2선택부(320A) 사이에는 고전압(HV) 트랜지스터에 의해 형성된 중계부(330)가 배치되어 있다. 트랜지스터(BIASe), (BIASo), (BLSe), (BLSo)의 게이트 산화막의 두께는 통상의 두께이고, 게이트 길이는 보다 짧으며, 게이트 산화막은 셀 웰 내에 배치된다. 중계부(330)의 트랜지스터(BLS)는, 셀 웰의 외측에 배치되어, 제1선택부(310)의 선택 트랜지스터(BLC)로부터 제2선택부(320A)의 저전압(LV) 트랜지스터를 차단할 때 이용된다. 데이터를 소거할 때, 제2선택부(320A)의 트랜지스터들의 게이트들은 플로팅(floating)되고, 소거 전압은 게이트와 셀 웰 사이의 용량 결합에 의해 증가되므로, 게이트의 전위는 LV 트랜지스터들의 게이트 산화막들의 브레이크다운(breakdown)을 방지한다. 제2선택부(320A)의 LV 트랜지스터가 보다 작은 레이아웃(layout) 면적을 차지하기 때문에, 메모리의 소형화가 달성된다.
반도체 기억장치는, 전기적으로 소거가능하고 프로그래밍 가능한 읽기 전용 메모리 셀(electrically erasable and programmable read only memory cell)들이 직렬로 접속되어 이루어진 셀 유닛을 복수개 포함하여 구성된 메모리 어레이; 상기 셀 유닛의 행방향에서 메모리 셀을 선택하는 행 선택회로; 및 상기 셀 유닛에 연결된 홀수 비트 선과 짝수 비트 선으로부터 비트 선을 선택하는 비트 선 선택회로를 포함하되, 상기 비트 선 선택회로는, 짝수 비트 선 또는 홀수 비트 선을 센서 회로에 선택적으로 연결하기 위한 선택 트랜지스터들을 포함하는 제1선택부; 및 짝수 비트 선 또는 홀수 비트 선을, 바이어스를 공급하는 전압원에 선택적으로 연결하기 위한 바이어스 트랜지스터들을 포함하는 제2선택부를 포함하며, 상기 바이어스 트랜지스터들과 상기 메모리 셀들은 공통 웰 내에 형성되는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 후속의 상세한 설명 및 실시예를 읽으면 본 발명을 더욱 잘 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 플래시 메모리의 비트 선 선택회로의 개략적 블록도;
도 2는 종래 기술에 따른 플래시 메모리의 다른 비트 선 선택회로의 개략적 블록도;
도 3은 본 발명의 일 실시형태에 따른 플래시 메모리의 개략적 블록도;
도 4는 NAND 게이트 스트링의 회로의 개략적 구성도;
도 5는 본 발명의 일 실시형태의 비트 선 선택회로의 개략적 블록도;
도 6은 본 발명의 일 실시형태에 따른 비트 선 선택회로의 레이아웃의 개략도;
도 7은 도 6에 도시된 선 7-7을 따른 단면도;
도 8은 도 6에 도시된 선 8-8을 따른 단면도;
도 9는 도 6에 도시된 선 9-9를 따른 단면도;
도 10은 도 6에 도시된 선 10-10을 따른 단면도;
도 11은 도 6에 도시된 선 11-11을 따른 단면도.
도 3은 본 발명의 일 실시형태에 따른 플래시 메모리의 개략적 블록도를 도시하고 있다. 이 실시형태에 있어서, 플래시 메모리(10)는 행렬로 배열된 복수개의 메모리 셀을 지니는 메모리 어레이(100)와, 외부 입/출력(I/O) 단자로부터 입/출력 데이터를 저장하는 입/출력 버퍼(110)와, 입/출력버퍼(110)로부터의 어드레스 데이터를 수신하는 어드레스 레지스터(120)와, 입/출력 데이터를 저장하는 데이터 레지스터(130)와, 입/출력버퍼(110)로부터의 명령(command) 데이터 및 외부 제어 신호에 따라서 제어 신호(C1), (C2), (C3)를 제공하는 제어기(140)와, 어드레스 레지스터(120)로부터의 열(column) 어드레스 정보(Ax)의 디코딩(decoding) 결과에 따라서 블록 및 워드 선을 선택하는 워드 선 선택회로(150)와, 워드 선 선택회로(150)에 의해 선택된 페이지로부터 판독된 데이터를 저장하거나, 선택된 페이지에 기록된 데이터를 저장하는 페이지 버퍼(page buffer)/센서 회로(160)와, 어드레스 레지스터(120)로부터의 행 어드레스 정보(Ay)의 디코딩 결과에 따라서 페이지 버퍼 내에 저장된 행 데이터를 선택하는 행 선택회로(170)와, 데이터의 판독, 프로그래밍 및 소거를 위하여 필요한 전압(즉, 프로그래밍 전압(Vpgm), 패스 전압(passing voltage)(Vpass), 판독 전압(Vread) 및 소거 전압(Vers))을 생성하는 내부전압 발생회로(180)를 포함해서 구성된다. 본 명세서에 있어서, 행 및 열이란 용어는 설명의 편의상 채용된 것으로 서로 호환가능하다.
메모리 어레이(100)는 행 방향으로 m개의 메모리 블록(BLK(1), BLK(2), ..., BLK(m))을 지닌다. 도 4는 본 발명의 일 실시형태에 따른 메모리 블록 내에 형성된 NAND 게이트 스트링의 회로도를 도시하고 있다. 메모리 블록은 복수개의 NAND 게이트 스트링(또는 셀 유닛(NU)")을 지니되, 해당 셀 유닛(NU)들은 열 방향으로 배치되고 각 셀 유닛(NU)은 직렬로 접속된 복수개의 메모리 셀을 포함한다. 열 방향으로 배열된 셀 유닛(NU)은 하나의 메모리 블록을 형성한다.
도 4의 실시형태에서, 각 셀 유닛(NU)은 직렬로 접속된 32개의 메모리 셀(MCi)(이 실시형태에서는 i=0, 1, ..., 31) 및 메모리 셀의 양 단부에 전기적으로 연결된 선택 트랜지스터(TR1), (TR2)를 포함한다. 선택 트랜지스터(TR1)의 드레인은 비트 선(GBL)에 연결되고, 선택 트랜지스터(TR2)의 소스는 공통 소스 선(SL)에 연결된다.
전형적으로, 메모리 셀은 N형 확산 영역의 소스 및 드레인과, 해당 소스와 드레인 사이의 채널 상에 형성된 산화막, 상기 산화막 상에 형성된, 전하가 축적되는 플로팅 게이트, 및 상기 플로팅 게이트 상에 유전체막에 의해 형성된 제어 게이트를 포함하는 MOS 구조이다. 일반적으로, 플로팅 케이트 상에 전하가 축적되어 있지 않을 경우(이는 데이터 "1"이 기록되어 있는 것을 의미함), 역치는 음의 값이며, 메모리 셀은 일정하게 온(ON) 상태이다. 전하가 플로팅 게이트 상에 축적된 경우(이는 데이터 "0"이 기록된 것을 의미함), 역치는 양의 값이며, 메모리 셀은 일정하게 오프(OFF) 상태이다.
메모리 셀(MCi)의 제어 게이트는 대응하는 워드 선(WLi)에 각각 연결되어 있다. 선택 트랜지스터(TR1), (TR2)의 게이트는 각각 워드 선(WL)들에 대해서 병렬인 대응하는 게이트 선택 라인(SGD), (SGS)에 전기적으로 연결된다. 워드 선 선택 회로(150)가 열 어드레스(Ax)에 따라서 메모리 블록을 선택할 경우, 선택 트랜지스터(TR1), (TR2)는 선택된 블록의 게이트 선택 라인(SGD), (SGS)에 의해 선택적으로 온 상태로 전환된다.
셀 유닛(NU)들에 연결된 비트 선(GBL0), (GBL1), (GBL2), ... , (GBLn)은 비트 선 선택 회로(200)를 개재해서 페이지 버퍼/센서 회로(160)에 전기적으로 접속된다. 비트 선 선택 회로는 데이터를 판독 및 프로그래밍할 경우 짝수 비트 선 혹은 홀수 비트 선을 선택하고, 선택된 짝수 비트 선 혹은 홀수 비트 선은 페이지 버퍼/센서 회로(160)에 연결된다. 페이지 버퍼/센서 회로(160)는 1쌍의 짝수 비트 선과 홀수 비트 선을 구비한다. 짝수 비트 선과 홀수 비트 선이 각각 하나의 페이지를 형성하면, 페이지 버퍼/센서 회로(160)는 이 페이지를 검출하기 위한 센서 회로를 포함한다. 페이지 버퍼/센서 회로(160)가 데이터를 판독 중일 경우, 페이지 버퍼/센서 회로(160)는 짝수 비트 선 혹은 홀수 비트 선의 전위를 검출한다. 페이지 버퍼/센서 회로(160)가 데이터를 프로그래밍할 경우, 페이지 버퍼/센서 회로(160)는 짝수 비트 선 혹은 홀수 비트 선의 데이터를 저장한다.
또, 비트 선 선택 회로의 상세를 본 발명의 일 실시형태에 따라서 이하에 설명한다. 도 5는 본 발명의 일 실시형태에 따른 비트 선 선택 회로의 일부를 도시하고 있다. 도 5는 단지 1쌍의 짝수 비트 선(GBL_e)과 홀수 비트 선(GBL_o)을 도시하고 있다. 사실상, 비트 선 선택 회로는 비트 선(GBL_0) 내지 (GBL_n)을 선택하기 위한 비트 선 회로를 포함하는 것에 유의해야 한다. 또, 단지 하나의 블록이 도 5에 도시되어 있다.
비트 선 선택 회로(200)는 짝수 비트 선(GBL_e) 및 홀수 비트 선(GBL_o)을 페이지 버퍼/센서 회로(160)에 결합하는 제1선택부(210) 및 짝수 비트 선(GBL_e) 및 홀수 비트 선(GBL_o)에 미리 결정된 바이어스를 인가하는 제2선택부(220)를 포함한다.
제1선택부(210)는 짝수 비트 선(GBL_e)에 연결된 짝수 선택 트랜지스터(SEL_e) 및 홀수 비트 선(GBL_o)에 연결된 홀수 선택 트랜지스터(SEL_o)와, 짝수 선택 트랜지스터(SEL_e) 및 홀수 선택 트랜지스터(SEL_o)의 공통 노드(N1)와 센서 회로 사이에 연결된 비트 선 선택 트랜지스터(BLS)를 포함한다. 제1선택부(210)를 형성하는 트랜지스터(SEL_e), (GBL_o), (BLS)는 페이지 버퍼/센서 회로(160)의 주변 회로의 P-웰 내에 형성된 N형 MOS 트랜지스터이다. 제1선택부(210)를 형성하는 트랜지스터(SEL_e), (GBL_o), (BLS)는 고 전압 하에서 동작가능한 HV 트랜지스터이다.
제어기(140)로부터의 제어 신호가 짝수 선택 트랜지스터(SEL_e), 홀수 선택 트랜지스터(SEL_o) 및 비트 선 선택 트랜지스터(BLS)의 게이트에 인가되어, 데이터를 판독하고, 프로그래밍하고 소거할 때 트랜지스터(SEL_e), (GBL_o), (BLS)를 선택적으로 온 상태로 전환한다. 예를 들어, 선택된 페이지를 판독할 때, 짝수 비트 선(GBL_e)이 선택되고 홀수 비트 선(GBL_o)이 선택되지 않은 경우, 짝수 선택 트랜지스터(SEL_e)와 비트 선 선택 트랜지스터(BLS)가 온 상태이고, 홀수 선택 트랜지스터(SEL_o)는 오프 상태이다. 홀수 비트 선(GBL_o)이 선택되고 짝수 비트 선(GBL_e)이 선택되지 않은 경우, 홀수 선택 트랜지스터(SEL_o)와 비트 선 선택 트랜지스터(BLS)는 온 상태이고, 짝수 선택 트랜지스터(SEL_e)는 오프 상태이다. 따라서, 짝수 비트 선(GBL_e)과 홀수 비트 선(GBL_o)은 센서 회로에 의해 공통으로 사용될 수 있다.
제2선택부(220)는 짝수 비트 선(GBL_e)과 가상 전극(VPRE) 사이에 연결된 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 비트 선(GBL_o)과 가상 전극(VPRE) 사이에 연결된 홀수 바이어스 트랜지스터(YSEL_o)들을 포함한다. 짝수 바이어스 트랜지스터(YSEL_e)들과 홀수 바이어스 트랜지스터(YSEL_o)들은 메모리 셀들 혹은 메모리 블록들의 P-웰 내에 형성된 N형 MOS 트랜지스터들이다. 제2선택부(220)를 형성하는 트랜지스터들은 제1선택부(210)를 형성하는 트랜지스터들과는 상이하다. 제2선택부(220)를 형성하는 트랜지스터들은 저 전압 하에서 동작할 수 있는 LV 트랜지스터들이다. 따라서, 제2선택부(220)를 형성하는 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 게이트 산화막(Gox)들은 메모리 셀들의 것과 동일하다. 짝수 바이어스 트랜지스터(YSEL_e)들, 홀수 바이어스 트랜지스터(YSEL_o)들 및 메모리 셀들은 동일한 방식으로 형성된다.
제어기(140)로부터의 제어 신호들은 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 게이트들에 인가되고, 트랜지스터(YSEL_e), (YSEL_o)는 데이터를 판독하고 프로그래밍하고 소거할 때 선택적으로 온 상태로 전환된다. 또한, 내부 전압 발생 회로(180)에 대응하는 바이어스 혹은 프레-차지 전압은 제어기(140)의 제어 신호들에 따라서 가상 전극(VPRE)에 제공된다. 예를 들어, 페이지를 판독할 때, 짝수 비트 선(GBL_e)이 선택되고, 홀수 비트 선(GBL_o)이 선택되지 않은 경우, 짝수 바이어스 트랜지스터(YSEL_e)는 오프 상태이고 홀수 바이어스 트랜지스터(YSEL_o)는 온 상태이며, 차폐 전위는 가상 전극(VPRE)에 제공된다. 짝수 비트 선(GBL_e)이 선택되지 않고 홀수 비트 선(GBL_o)이 선택된 경우, 짝수 바이어스 트랜지스터(YSEL_e)는 온 상태이고 홀수 바이어스 트랜지스터(YSEL_o)는 오프 상태이며, 차폐 전위는 짝수 비트 선(GBL_e)에 제공된다. 예를 들어, 차폐 전위는 접지 전위이다. 프로그래밍의 금지 전압은, 데이터를 프로그래밍할 때 가상 전극(VPRE)에 제공되며, 이때, 비선택된 비트 선의 메모리 셀의 채널은 프로그래밍 금지 전압으로 바이어스되거나 프레-차지된다.
본 발명의 상기 실시형태의 특성은, 메모리 어레이 혹은 메모리 블록 내에 형성된 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 타이밍이 상기 형성된 메모리 셀들의 타이밍과 동일하다는 점이다. 또한, 제1선택부(210)를 형성하는 트랜지스터들과 비교해서, 상기 바이어스 트랜지스터들은 보다 얇은 게이트 산화막들 및 보다 긴 채널 길이를 지니는 LV 트랜지스터들에 의해 형성된다. 따라서, 본 실시형태의 비트 선 선택 회로(200)의 레이아웃 면적은 도 1에 도시된 비트 선 선택 회로(300)의 것보다 작다.
또, 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 각각에 대한 레이아웃 면적이 보다 작기 때문에, 각 바이어스 트랜지스터의 구동 능력이 작아진다. 그 결함을 보충하기 위하여, 짝수 바이어스 트랜지스터(YSEL_e)들과 홀수 바이어스 트랜지스터(YSEL_o)들이 병렬로 연결되어 있다. 사실상, 트랜지스터(YSEL_e), (YSEL_o)의 채널 폭은 이와 같이 해서 증가될 수 있다. 따라서, 도 2에 도시된 비트 선 선택 회로(300A)와 비교해서, 비트 선 선택 회로(200)는 비트 선 상의 바이어스를 신속하게 충전 혹은 방전할 수 있다.
또한, 비트 선 선택 회로(200)의 제2선택부(220)의 레이아웃의 상세를 본 발명의 실시형태에 따라서 이하에 설명한다. 도 6은 메모리 어레이의 제2선택부(220)의 레이아웃을 도시하고 있다. 도 7 및 도 8은 선 7-7 및 선 8-8을 따른 단면도를 도시하고 있다. 도 9 및 도 10은 선 9-9 및 선 10-10을 따른 단면도를 도시하고 있다. 도 11은 선 11-11을 따른 단면도를 도시하고 있다.
바람직한 상태에서는, 메모리 어레이(100)가 N-웰 내에 형성된 P-웰 혹은 N형 반도체 기판 내에 형성된다. 블록 단위로 데이터를 소거하기 위하여, 각 메모리 블록은 각 P-웰 내에 형성된다. 제2선택부(220)를 형성하는 트랜지스터들과, 메모리 블록(P-웰 내)을 형성하는 메모리 셀들은 동시에 형성된다. 제2선택부(220)와 단일의 메모리 블록은 인접하여 형성된다. 그러나, 제2선택부(220)와 메모리 블록들은 인접하여 형성될 수 있다.
도 6은 비트 선(GBL0) 내지 (GBL3)의 레이아웃을 도시하고 있다. 제2선택부(220)에서는, 병렬로 연결되는 짝수 바이어스 트랜지스터(YSEL_e)들과 홀수 바이어스 트랜지스터(YSEL_o)들을 구성하기 위하여, 제2선택부(220)가 1쌍의 가상 전극(VPRE)과, 해당 가상 전극(VPRE)들에 연결된 1쌍의 짝수 바이어스 트랜지스터(YSEL_e) 및 1쌍의 홀수 바이어스 트랜지스터(YSEL_o)로 구성된다.
P-웰 내에는, 열 방향으로 얕은 트렌치 분리부(shallow trench isolation: STI)들이 연장되어 있다. 따라서, 분리된 P형 활성 영역들은 STI들에 의해 규정될 수 있다. 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 게이트 전극은 폴리실리콘층에 의해 형성되고, 이들 전극은 활성 영역 내에 N-확산 영역들을 형성한다. N-확산 영역들은 마스크로서 역할하는 폴리실리콘층을 이용해서 활성 영역 내에 형성된다. N-확산 영역들은 짝수 트랜지스터들 및 홀수 트랜지스터들의 소스들과 드레인들을 형성한다. 또한, 불순물 농도가 높은 N+ 접촉부는 가상 전극(VPRE)에 접속된 N-확산 영역 내에 형성된다.
도 7에 도시된 바와 같이, 가상 전극(VPRE)은 텅스텐 플러그 혹은 텅스텐 레일의 금속 전극(M1)에 의해 형성된다. 이 금속 전극은 활성 영역과 직교하는 행 방향으로 연장된다. 상기 금속 전극 및 N+ 접촉부는 오믹 접촉(ohmic contact) 상태에 있다.
비트 선(GBL0) 내지 (GBL3)은 절연막(MLO)을 가로질러 가상 전극(VPRE) 위쪽에 또한 가상 전극(VPRE)과 직교하는 방향에 형성된다. 비트 선(GBL0) 내지 (GBL3)의 연장 방향은 메모리 블록 1, 2, ... 및 m의 배열 방향이다. 비트 선(GBL0) 내지 (GBL3) 사이의 간격은 활성 영역들 간의 간격과 대략 동일하며, 해당 비트 선들은 알루미늄 혹은 알루미늄 합금의 금속 전극(M2)에 의해 형성된다. 도 11에 도시된 바와 같이, 금속 전극(M2)은 텅스텐 접촉부(CT) 저항기에 의해 셀 유닛(NU)의 선택 트랜지스터(TR1)의 드레인에 연결된다.
가상 전극(VPRE)은 짝수 바이어스 트랜지스터(YSEL_e)와 홀수 바이어스 트랜지스터(YSEL_o) 사이에 배치된다. 도 6에 도시된 바와 같이, 2개의 홀수 바이어스 트랜지스터(YSEL_o)가 인접하여 배치되고, 2개의 짝수 바이어스 트랜지스터(YSEL_e)가 분리되어 배치된다. 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 게이트 전극은 활성 영역들의 게이트 산화막(Gox)들 상에 형성된 폴리실리콘층에 의해 형성된다. 폴리실리콘층(poly1)은 활성 영역들과 직교하고 행 방향으로 연장된다. 셀 유닛(NU)의 메모리 셀을 형성하는 폴리실리콘층(Poly) 및 플로팅 게이트는 동시에 형성될 수 있다.
도 9 및 도 10에 도시된 바와 같이, 짝수 비트 선(GBL0), (GBL2)은 텅스텐 접촉부(CT) 저항기들에 의해 짝수 바이어스 트랜지스터(YSEL_e)들의 N+ 확산 영역(소스)들에 접속된다. 홀수 비트 선(GBL1), (GBL3)은 홀수 바이어스 트랜지스터(YSEL_o)들의 N+ 확산 영역(소스)들에 접속된다. 따라서, 병렬로 접속되는 복수개의 트랜지스터(YSEL_e), (YSEL_o)가 가상 전극(VPRE), 짝수 비트 선들 및 홀수 비트 선들 사이에 형성된다
도 11은 셀 유닛(NU)의 단면을 도시하고 있다. 선택 트랜지스터(TR1), (TR2)의 게이트 전극(SGD), (SGS)은 두 폴리실리콘층을 함께 적층함으로써 형성된다. 또한, 메모리 셀(MC0) 내지 (MC31)은 게이트 산화막(Gox)의 제1폴리실리콘층(Poly1) 상에 형성된 플로팅 게이트, 유전체 층 및 해당 유전체 층의 제2폴리실리콘층(Poly2) 상에 형성된 제어 게이트에 의해 형성된다. 예를 들어, 유전체 층은 실리콘 산화막들 사이에 실리콘 질화물 층을 배치함으로써 형성된 ONO 구조이고, 제2폴리실리콘층(Poly2)은 워드 선을 형성한다. 선택 트랜지스터(TR1), (TR2)를 형성하는 게이트 전극들은 제1폴리실리콘층(Poly1)과 제2폴리실리콘층(Poly2)을 전기적으로 연결하고, 제1폴리실리콘층(Poly1)으로부터 형성된다.
짝수 비트 선이 선택된 비트 선이고 홀수 비트 선이 비선택된 비트선일 때의 상태가 있다. 데이터를 판독할 때, 비트 선 선택 트랜지스터(BLS)와 짝수 선택 트랜지스터(SEL_e)가 온 상태이고, 짝수 바이어스 트랜지스터(YSEL_e)들이 오프 상태이며, 선택된 비트 선이 센서 회로에 연결된다. 동시에, 홀수 선택 트랜지스터(SEL_o)는 오프 상태이고 홀수 바이어스 트랜지스터(YSEL_o)들이 온 상태이며, 차폐 전위가 가상 전극(VPRE)에 따라서 비선택된 비트 선에 인가된다.
데이터를 프로그래밍할 때, 비트 선 선택 트랜지스터(BLS), 짝수 선택 트랜지스터(SEL_e), 홀수 선택 트랜지스터(SEL_o) 및 짝수 바이어스 트랜지스터(YSEL_e)들이 오프 상태이고, 홀수 바이어스 트랜지스터(YSEL_o)들이 온 상태이다. 금지 전압이 가상 전극(VPRE)에 따라서 비선택된 비트 선에 인가되고, 비선택된 비트 선의 셀 유닛의 메모리 셀의 채널이 금지된 기록 전압으로 프레-차지된다. 이어서, 비트 선 선택 트랜지스터(BLS)와 짝수 선택 트랜지스터(SEL_e)가 온 상태이고, 선택된 비트 선이 센서 회로에 연결된다. 기록된 데이터 "0" 혹은 "1"에 대응하는 전압이 선택된 비트 선에 인가된다. 또한, 홀수 바이어스 트랜지스터(YSEL_o)들과 선택 트랜지스터(TR1), (TR2)는 오프 상태이다. 비선택된 비트 선이 플로팅되므로, 제어 게이트와 채널 간의 결합에 의해서 플로팅 게이트에 전하는 기록될 수 없다.
데이터를 소거할 때, 비트 선 선택 트랜지스터(BLS), 짝수 선택 트랜지스터(SEL_e)와 홀수 선택 트랜지스터(SEL_o)가 오프 상태이고, 짝수 바이어스 트랜지스터(YSEL_e)들과 홀수 바이어스 트랜지스터(YSEL_o)들이 온 상태이다. 선택된 비트 선과 비선택된 비트 선은 가상 전극(VPRE)에 따라서 소거 전압(20V)으로 프레-차지된다. 이어서, 선택 트랜지스터(TR1), (TR2)의 게이트가 플로팅되고, 선택된 메모리 블록의 제어 게이트는 0V로 배치되고, 소거 전압(20V)이 P-웰에 인가된다.
제2선택부(220)의 활성 영역들은 셀 유닛(NU)들의 활성 영역들의 연장부이다. 짝수 바이어스 트랜지스터(YSEL_e)들과 홀수 바이어스 트랜지스터(YSEL_o)들은 메모리 트랜지스터들을 형성하는 과정과 마찬가지 방식으로 형성될 수 있다. 제2선택부(220)를 형성하는 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 게이트 산화막(Gox)들의 두께는 메모리 유닛을 형성하는 게이트 산화막(Gox)들의 두께와 동일하다. 제2선택부(220)를 형성하는 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 게이트 산화막(Gox)들의 두께는 제1선택부(210)의 짝수 선택 트랜지스터(SEL_e) 및 홀수 선택 트랜지스터(SEL_o)의 게이트 산화막(Gox)들의 두께보다 얇고, 제2선택부(220)를 형성하는 짝수 바이어스 트랜지스터(YSEL_e)들 및 홀수 바이어스 트랜지스터(YSEL_o)들의 게이트 산화막(Gox)들의 채널 길이는 제1선택부(210)의 짝수 선택 트랜지스터(SEL_e) 및 홀수 선택 트랜지스터(SEL_o)의 게이트 산화막(Gox)들의 채널 길이보다 짧다. 따라서, 비트 선 선택 회로의 레이아웃 면적은 플래시 메모리의 크기를 저감시키도록 감소될 수 있다.
본 발명의 바람직한 실시형태에서, 제2선택부(220)는 메모리 블록들의 선택된 메모리 블록 내에 형성될 수 있거나, 혹은 선택된 메모리 블록에 인접하게 형성된다. 예를 들어, 도 3에 도시된 바와 같이, 제2선택부(220)는 메모리 어레이(100)의 페이지 버퍼/센서 회로(160)에 인접한 메모리 블록(BLK(0)) 내에 형성되거나, 혹은 메모리 블록(BLK(0))에 인접하여 형성된다.
또, 메모리 블록의 값 m이 2 이상일 경우(즉, 메모리 블록의 개수가 3 이상인 경우, 제2선택부(220)는 메모리 블록들의 중앙에 혹은 해당 중앙에 인접하여 형성될 수 있다. 예를 들어, m=2일 때, 제2선택부는 m=1인 메모리 블록 내에 형성되거나, 혹은 m=1인 메모리 블록에 인접하여 형성된다. m=3일 때, 제2선택부가 m=1 혹은 m=2인 메모리 블록 내에 형성되거나, 혹은 m=1 혹은 m=2인 메모리 블록에 인접하여 형성된다.
본 발명은 바람직한 실시형태의 관점에서 예로서 설명했지만, 본 발명은 이들로 한정되는 것이 아님을 이해할 필요가 있다. 따라서, 본 발명의 범위는 이하의 특허청구범위 및 그들의 등가물에 의해 규정되고 보호되어야 한다.

Claims (12)

  1. 전기적으로 소거가능하고 프로그래밍 가능한 읽기 전용 메모리 셀(EEPROM: electrically erasable and programmable read only memory cell)들이 직렬로 접속되어 이루어진 셀 유닛을 복수개 포함하여 구성된 메모리 어레이;
    상기 셀 유닛의 행방향에서 메모리 셀을 선택하는 행 선택회로; 및
    상기 셀 유닛에 연결된 홀수 비트 선과 짝수 비트 선으로부터 비트 선을 선택하는 비트 선 선택회로를 포함하되,
    상기 비트 선 선택회로는,
    짝수 비트 선 또는 홀수 비트 선을 센서 회로에 선택적으로 연결하기 위한 선택 트랜지스터들을 포함하는 제1선택부; 및
    짝수 비트 선 또는 홀수 비트 선을, 바이어스(bias)를 공급하는 전압원에 선택적으로 연결하기 위한 바이어스 트랜지스터들을 포함하는 제2선택부를 포함하며,
    상기 바이어스 트랜지스터들과 상기 메모리 셀들은 공통 웰(well) 내에 형성되고,
    상기 바이어스 트랜지스터들은 짝수 비트 선과 상기 전압원 사이에 연결된 짝수 바이어스 트랜지스터들과, 홀수 비트 선과 상기 전압원 사이에 연결된 홀수 바이어스 트랜지스터들을 포함하고, 상기 짝수 바이어스 트랜지스터들 및 홀수 바이어스 트랜지스터들은 각각 병렬 연결된 복수개의 트랜지스터를 포함하며,
    상기 전압원은 반도체의 웰 내에 열 방향으로 연장된 스트립(strip)을 포함하고, 상기 짝수 바이어스 트랜지스터들의 게이트 전극들은, 상기 전압원의 한 측면 상에 배치되며, 상기 홀수 바이어스 트랜지스터들의 게이트 전극들은 상기 전압원의 다른 측면에 배치되고, 상기 전압원은 상기 짝수 바이어스 트랜지스터들 및 상기 홀수 바이어스 트랜지스터들의 확산 영역들에 전기적으로 연결되며, 상기 짝수 비트 선 및 홀수 비트 선은 상기 전압원과 직교하여 행 방향으로 연장되는 스트립을 포함하고, 상기 짝수 비트 선은 상기 짝수 바이어스 트랜지스터들의 확산 영역들에 연결되고, 상기 홀수 비트 선은 상기 홀수 바이어스 트랜지스터들의 확산 영역들에 연결되는 것인, 반도체 기억장치.
  2. 삭제
  3. 제1항에 있어서, 상기 짝수 바이어스 트랜지스터들 및 홀수 바이어스 트랜지스터들의 게이트 절연막들의 막 두께는, 상기 메모리 셀들을 형성하는 트랜지스터들의 게이트 절연막의 두께와 동일한 것인 반도체 기억장치.
  4. 제1항에 있어서, 상기 짝수 바이어스 트랜지스터들 및 홀수 바이어스 트랜지스터들은 짝수 비트 선 및 홀수 비트 선 중 비선택된 비트 선에 바이어스를 인가하는 것인 반도체 기억장치.
  5. 삭제
  6. 제4항에 있어서, 1쌍의 전압원이 배치되는 경우, 1쌍의 짝수 바이어스 트랜지스터의 게이트 전극들은 분리되어 배치되는 것인 반도체 기억장치.
  7. 제1항에 있어서, 1쌍의 전압원이 배치되는 경우, 해당 1쌍의 전압원 사이에 1쌍의 홀수 바이어스 트랜지스터의 게이트 전극들이 배치되는 것인 반도체 기억장치.
  8. 제1항에 있어서, 상기 제2선택부는, 상기 메모리 어레이의 1개의 메모리 블록 내에 형성되거나 혹은 해당 메모리 블록에 인접하여 형성되고, 상기 메모리 블록은 열 방향에 배치된 복수개의 셀 유닛으로 구성되는 것인 반도체 기억장치.
  9. 제1항에 있어서, 상기 메모리 어레이 내에 복수개의 메모리 블록이 형성되는 경우, 상기 제2선택부는 상기 메모리 블록들 내에 혹은 상기 메모리 블록들에 인접하여 형성되는 것인 반도체 기억장치.
  10. 제1항에 있어서, 상기 짝수 바이어스 트랜지스터들 및 홀수 바이어스 트랜지스터들의 게이트 산화막들의 두께는 상기 선택 트랜지스터의 게이트 산화막들의 두께보다 얇은 것인 반도체 기억장치.
  11. 제1항에 있어서, 상기 짝수 바이어스 트랜지스터들 및 홀수 바이어스 트랜지스터들의 게이트 길이는 상기 선택 트랜지스터들의 게이트 길이보다 짧은 것인 반도체 기억장치.
  12. 제1항에 있어서, 상기 전압원은 판독, 프로그래밍 및 소거에 따라서 바이어스를 제공하는 것인 반도체 기억장치.
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