JP5377131B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、例えばＮＡＮＤ型フラッシュメモリに係わり、チップサイズの小型化が可能な半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリは、ロウ及びカラムに配置された複数のメモリセルのうち、ロウに並んだ半数のセルに対して書き込み、又は読み出し動作が行なわれる。すなわち、カラムに配置された複数のセルは偶数番目のビット線ＢＬｅ、又は奇数番目のビット線ＢＬｏに接続される。データの書き込み、又は読み出し時、一対のビット線ＢＬｅ、ＢＬｏの一方は、一対の第１のビット線選択トランジスタによりセンスアンプＳＡに接続される。これら第１のビット線選択トランジスタのゲート電極には信号ＢＬＳｅ又はＢＬＳｏが供給される。さらに、一対のビット線ＢＬｅ、ＢＬｏのうち、非選択ビット線には、一定のＢＬ電圧が供給される。このため、ビット線ＢＬｅ、ＢＬｏには一対の第２のビット線選択トランジスタが接続されている。これら第２のビット線選択トランジスタのゲート電極には、信号ＢＩＡＳｅ又はＢＩＡＳｏが供給され、この信号ＢＩＡＳｅ又はＢＩＡＳｏにより第２のビット線選択トランジスタの一方が選択される。
ところで、上記第１、第２のビット線選択トランジスタは、Ｐ型基板（Ｐｓｕｂ）上に配置されている。また、メモリセルアレイは、Ｐｓｕｂ内に形成されたＮ型のウェル領域（ＮＷＥＬＬ）の中にメモリセル用のＰ型ウェル領域（ＣＰＷＥＬＬ）を形成し、このＣＰＷＥＬＬ内に設けられている。
ＮＡＮＤ型フラッシュメモリは、消去時に、Ｐｓｕｂ＝０Ｖ、ＮＷＥＬＬ＝ＣＰＷＥＬＬ＝Ｖｅｒａ（消去電圧：例えば２０Ｖ）設定され、消去したいブロックに含まれる複数のワード線ＷＬが０Ｖに設定される。ＣＰＷＥＬＬをＶｅｒａに設定すると、セルソース線ＣＥＬＳＲＣやビット線がフォワードバイアスになるため、これらセルソース線ＣＥＬＳＲＣやビット線も同様にＶｅｒａとなる。第１、第２のビット線選択トランジスタはＰｓｕｂ（０Ｖ）上に設けられているため、ビット線がＶｅｒａとなった場合、第１、第２のビット線選択トランジスタにもＶｅｒａが印加される。このため、第１、第２のビット線選択トランジスタを高耐圧トランジスタにより構成する必要がある。しかし、高耐圧トランジスタはチャネル長や拡散層のサイズが大きいため、チップサイズが大きくなるという問題がある。
また、微細化が進むに従い、ビット線などの配線のピッチが狭まる。２本のビット線ＢＬｅ、ＢＬｏの一方を選択してセンスアンプビット線ＳＡＢＬに接続し、このビット線ＳＡＢＬがセンスアンプに接続される。センスアンプは低耐圧トランジスタで構成されているため、ＳＡＢＬの電圧は、Ｖｄｄ（２．５Ｖ）以下にする必要がある。第１、第２のビット線選択トランジスタは、その構成上、Ｖｅｒａが印加されるとビット線と、Ｖｄｄ以下の電圧が印加されるビット線ＳＡＢＬとが近接する配線構造が生じる。このような配線構造の場合、素子の微細化が進むに従い、配線間の耐圧を保持することが困難となる。
そこで、ＣＰＷＥＬＬ内に第１、第２のビット線選択トランジスタを配置する技術が開示されている（例えば特許文献１参照）。この構成の場合、第１、第２のビット線選択トランジスタがＣＰＷＥＬＬに形成されているため、第１、第２のビット線選択トランジスタを低耐圧化することが可能である。しかし、この場合、第１のビット線選択トランジスタは、メモリセルアレイに対してセンスアンプ側に配置され、第２のビット線選択トランジスタは、メモリセルアレイに対して、センスアンプと反対側に配置されている。このため、第２のビット線選択トランジスタを駆動するための電源を生成する電圧生成回路もメモリセルアレイに対して、センスアンプと反対側に配置しなければならない。一般に、電源パッドはセンスアンプ側に配置されているため、電源パッドと電圧生成回路とを接続する配線が長くなり、チップサイズが大きくなるという問題が発生する。
ここで、ＮＡＮＤ型フラッシュメモリの読み出し動作を簡単に説明する。一対のビット線ＢＬｅ、ＢＬｏのうち、ＢＬｅを選択ビット線とした場合、このビット線を選択する第１のビット線選択トランジスタのゲート電極に供給される信号ＢＬＳｅがハイレベルとされ、信号ＢＬＳｏがローレベルとされる。このため、ＢＬｅが第１のビット線選択トランジスタを介してセンスアンプに接続される。また、信号ＢＩＡＳｏがハイレベルとされ、信号ＢＩＡＳｅがローレベルとされることにより、第２のビット線選択トランジスタにより、非選択ビット線ＢＬｏに電位ＢＬＣＲＬが設定される。ＢＬｅとＢＬｏは並行に配置されているため、ＢＬｅが選択された場合、隣接するＢＬｏは電位ＢＬＣＲＬに設定され、ＢＬｏはＢＬｅのシールドとしての役割を果たす。すなわち、選択されたＢＬｅはセルの閾値電圧によってセル電流が流れるため、ＢＬｅの電位が振幅する。ＢＬｅの電位変化が他の選択ＢＬｅに影響を与えないため、ＢＬｏによってシールドすることにより、読み出しマージンを向上している。
また、ＢＬｅにセル電流が流れると、それはＣＥＬＳＲＣに流れ込む。ＢＬｅにセル電流が流れることにより、ＢＬｅの電位は下がる。その容量カップリングをうけて、シールドとしてのＢＬｏの電位も下がる。ＢＬｏの電位はＢＬＣＲＬであるため、電源パッドからＢＬＣＲＬを生成する電圧生成回路が遠い場合、電源パッドと電圧生成回路間の配線抵抗が大きくなり、必要な電位のＢＬＣＲＬを生成できなくなる。このため、シールド効果が低下し、読み出しマージンが低下するという問題がある。
特開平８−４６１５９号公報
本発明は、チップサイズの増大を抑制でき、且つ読み出しマージンの低下を防止することが可能な半導体記憶装置を提供しようとするものである。
本発明の半導体記憶装置の態様は、第１導電型の複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のビット線のうち選択されたビット線とセンスアンプとを接続する第１導電型の複数の第１のビット線選択トランジスタと、前記複数のビット線のうち非選択ビット線に電位を供給する第１導電型の複数の第２のビット線選択トランジスタと、基板内に形成された第１導電型の第１のウェルと、前記第１のウェル内に形成された第２導電型の第２のウェルとを具備し、前記複数のメモリセル、及び前記複数の第１、第２のビット線選択トランジスタは、前記第２のウェル内に形成され、前記複数の第１、第２のビット線選択トランジスタは前記複数のビット線の前記複数のメモリセルより前記センスアンプ側に配置されることを特徴とする。
本発明は、チップサイズの増大を抑制でき、且つ読み出しマージンの低下を防止することが可能な半導体記憶装置を提供する。
第１の実施形態を示す要部の回路図。 第１の実施形態の消去時の動作を示す波形図。 第２の実施形態を示す要部の回路図。 第３の実施形態を示す要部の回路図。 第４の実施形態を示す要部の回路図。 第５の実施形態を示す要部の回路図。 第６の実施形態を示す要部の回路図。 図８（ａ）は、ビット線ＢＬｅ、ＢＬｏと第１のビット線選択トランジスタ１４ｅ、１４ｏの関係を示すパターン平面図、図８（ｂ）は、ビット線とビット線選択トランジスタとの関係を示す回路図、図８（ｃ）は、各配線とコンタクトの関係を示す図。 各実施形態に適用されるパターンレイアウトを示すものであり、図９（ａ）は、ビット線ＢＬｅ、ＢＬｏと第１のビット線選択トランジスタ１４ｅ、１４ｏの関係を示すパターン平面図、図９（ｂ）は、ビット線とビット線選択トランジスタとの関係を示す回路図、図９（ｃ）は、各配線とコンタクトの関係を示す図。
以下、本発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態を示している。尚、説明の便宜上、各実施形態は、一対のビット線ＢＬｅ、ＢＬｏに関する構成のみを示している。
図１において、Ｐ型基板（Ｐｓｕｂ）１１内にＮ型のウェル領域（ＮＷＥＬＬ）１２が形成されている。このＮＷＥＬＬ１２内にメモリセル用のＰ型ウェル領域（ＣＰＷＥＬＬ）１３が形成されている。このＣＰＷＥＬＬ１３内にメモリセルアレイＭＣＡ、ビット線ＢＬｅ、ＢＬｏ、第１のビット線選択トランジスタ１４ｅ、１４ｏ、第２のビット線選択トランジスタ１５ｅ、１５ｏが配置されている。メモリセルアレイＭＣＡは、複数のＮＡＮＤストリングにより構成されている。各ＮＡＮＤストリングは複数のメモリセルＭＣと選択トランジスタＳＧＤ、ＳＧＳにより構成されている。各ＮＡＮＤストリングの選択トランジスタＳＧＳはセルソース線ＣＥＬＳＲＣに接続され、各ＮＡＮＤストリングの選択トランジスタＳＧＤは、ビット線ＢＬｅ又はＢＬｏに接続されている。
第１のビット線選択トランジスタ１４ｅの一端はＢＬｅに接続され、第１のビット線選択トランジスタ１４ｏの一端はＢＬｏに接続されている。これら第１のビット線選択トランジスタ１４ｅ、１４ｏの他端は、ノードＢＬＩに接続され、このノードＢＬＩはトランジスタ１６、及びセンスアンプビット線ＳＡＢＬを介してセンスアンプ１７に接続されている。トランジスタ１６のゲート電極には信号ＢＬＳＨが供給される。
また、第２のビット線選択トランジスタ１５ｅの一端はＢＬｅに接続され、第２のビット線選択トランジスタ１５ｏの一端はＢＬｏに接続されている。これら第２のビット線選択トランジスタ１５ｅ、１５ｏの他端は、ノードＢＬＣＲＬに接続され、このノードＢＬＣＲＬはトランジスタ１８を介して電圧生成回路１９に接続されている。トランジスタ１８のゲート電極には信号ＢＬＣＲＬＧが供給されている。電圧生成回路１９は配線２０を介して電源パッド２１に接続されている。この電源パッド２１はメモリセルアレイＭＣＡに対してセンスアンプ１７側に配置されている。
第１のビット線選択トランジスタ１４ｏ、１４ｅ、第２のビット線選択トランジスタ１５ｏ、１５ｅのゲート電極は、それぞれトランジスタ２２，２３，２４，２５の一端に接続されている。これらトランジスタ２２，２３，２４，２５の他端には信号ＢＬＳＩｏ、ＢＬＳＩｅ、ＢＩＡＳＩｏ、ＢＩＡＳＩｅがそれぞれ供給され、ゲート電極には信号ＢＧが供給されている。
第１のビット線選択トランジスタ１４ｅ、１４ｏ、及び第２のビット線選択トランジスタ１５ｅ、１５ｏは、ＣＰＷＥＬＬ１３内に形成されている。このため、これらトランジスタは、後述するように低耐圧トランジスタにより構成されている。
一方、トランジスタ１６、１８、２２〜２５は、基板１１内に形成されている。このため、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏより耐圧の高い高耐圧トランジスタにより構成されている。基板１１内に形成された電圧生成回路１９は低耐圧トランジスタにより構成されている。このため、電圧生成回路１９は高耐圧トランジスタ１８により保護されている。
図１は、一対のビット線ＢＬｅ、ＢＬｏのみ示しているが、ビット線の数に拘わらず、トランジスタ２２〜２５の数は変わらない。このため、トランジスタ２２〜２５を高耐圧トランジスタにより構成してもチップサイズに与える影響は少ない。
図２は、消去時の動作を示している。図２に示すように、先ず、信号ＢＩＡＳＩｅ／ｏ（図２において、ＢＩＡＳＩｅ、ＢＩＡＳＩｏをＢＩＡＳＩｅ／ｏと記す、他の信号やビット線も同様に記す）、信号ＢＬＳＩｅ／ｏが、例えばＶｓｇ（４Ｖ）に設定され、信号ＢＧが、例えばＶｓｇ（４Ｖ）に設定される。このため、第２のビット線選択トランジスタ１５ｅ、１５ｏのゲート電極に供給される信号ＢＩＡＳｅ／ｏや、第１のビット線選択トランジスタ１４ｅ、１４ｏのゲート電極に供給される信号ＢＬＳｅ／ｏは、Ｖｓｇ−Ｖｔｈｈ（Ｖｔｈｈ：高耐圧トランジスタの閾値電圧）の電圧に充電され、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏはフローティング状態になる。
その後、ＣＰＷＥＬＬ１３が消去電圧Ｖｅｒａ（例えば２０Ｖ）に充電される。これにより、フォワードバイアスとなるビット線ＢＬｅ／ｏやＣＥＬＳＲＣ、ノードＢＬＩがＶｅｒａまで充電される。また、第２のビット線選択トランジスタ１５ｅ、１５ｏのゲート電極に供給される信号ＢＩＡＳｅ／ｏや、第１のビット線選択トランジスタ１４ｅ、１４ｏのゲート電極に供給される信号ＢＬＳｅ／ｏは、ＣＰＷＥＬＬ１３とゲート容量とのカップリングによって、Ｖｓｇ−Ｖｔｈ＋Ｖｅｒａまで上昇する。これにより、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、ゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓ、基板・ソース間電圧Ｖｂｓがともに高電圧とはならない。このため、消去時において、これらトランジスタにストレスはかからない。
消去電圧Ｖｅｒａが印加された後、Ｖｅｒａが放電される。すなわち、ＣＰＷＥＬＬ１３やＮＷＥＬＬ１２、ＣＥＬＳＲＣの電位が放電される。ビット線ＢＬｅ／ｏは、ＣＥＬＳＲＣやＣＰＷＥＬＬ１３との容量カップリングで放電されていく。Ｖｓｇ−Ｖｔｈｈ（Ｖｔｈｈ：高耐圧トランジスタの閾値電圧）＞Ｖｔｈｌ（Ｖｔｈｌ：低耐圧トランジスタの閾値電圧）であることを条件として、第１のビット線選択トランジスタ１４ｅ、１４ｏ、第２のビット線選択トランジスタ１５ｅ、１５ｏは、オン状態である。このため、ノードＢＬＩ、ＢＬＣＲＬは、ビット線ＢＬｅ／ｏと等しい電位となる。したがって、ノードＢＬＩ、ＢＬＣＲＬは、ビット線ＢＬｅ／ｏと同様に放電されていく。ビット線ＢＬｅ／ｏは、容量カップリングにより放電されるため、完全に電荷が放電されない可能性がある。このため、ＣＰＷＥＬＬ１３の電位を検知し、電位が例えばＶｄｄ（２．５Ｖ）程度となったら、信号ＢＬＳｅ／ｏ、ＢＩＡＳｅ／ｏ、ＢＬＳＨがＶｄｄに設定され、センスアンプ１７側からも放電される。
上記第１の実施形態によれば、消去時に、ＣＰＷＥＬＬ１３に消去電圧Ｖｅｒａが供給された場合、ＮＷＥＬＬ１２、ＣＥＬＳＲＣ、ビット線ＢＬｅ、ＢＬｏ、及びノードＢＬＣＲＬ、ＢＬＩが消去電圧Ｖｅｒａとなる。しかし、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、ＣＰＷＥＬＬ１３上に配置されているため、これらトランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓ、基板・ソース間電圧Ｖｂｓには、ともに高電圧が印加されない。したがって、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏを低耐圧トランジスタで形成できる。このため、チップサイズを縮小することが可能となる。
また、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏに接続されるＢＬｅ、ＢＬｏや、ノードＢＬＩは、消去時に全て消去電圧Ｖｅｒａになる。このため、配線間やコンタクトと配線間に電位差が生じない。このため、微細化が進んだ場合においても、配線間やコンタクトと配線間の耐圧が低下することがない。
さらに、第１のビット線選択トランジスタ１４ｅ、１４ｏ、及び第２のビット線選択トランジスタ１５ｅ、１５ｏは、共にメモリセルアレイＭＣＡに対してセンスアンプ１７側に配置されている。このため、第２のビット線選択トランジスタ１５ｅ、１５ｏに非選択ビット線の電位ＢＬＣＲＬを供給する電圧生成回路１９を電源パッド２１に近接して配置することができる。したがって、配線２０を短縮でき、配線抵抗の増加を抑制できる。よって電圧生成回路１９は、電位ＢＬＣＲＬを確実に生成することができ、非選択ビット線のシールド効果を確保できる。したがって、読み出しマージンの低下を防止できる。
（第２の実施形態）
図３は、第２の実施形態を示している。図３において、図１と同一部分には同一符号を付す。第１の実施形態において、非選択ビット線の電位は電圧生成回路１９により生成された。電圧生成回路１９は、低耐圧トランジスタで構成されているため、高耐圧トランジスタ１８により保護する必要がある。電圧生成回路１９により生成された電圧は、読み出し時に非選択ビット線に供給され、シールド電源となる。このため、高耐圧トランジスタ１８のオン抵抗を下げるため、このトランジスタのサイズを大きくする必要がある。しかし、これはチップサイズの増大を招く。
そこで、第２の実施形態は、図３に示すように、ノードＢＬＣＲＬとセルソース線ＣＥＬＳＲＣとを配線３１により接続し、電圧生成回路１９やトランジスタ１８を省略可能としている。
上記構成において、例えば信号ＢＬＳｅがハイレベル、信号ＢＬＳｏがローレベルとされて第１のビット線選択トランジスタ１４ｅがオン状態とされ、第１のビット線選択トランジスタ１４ｏがオフ状態とされた場合、ビット線ＢＬｅが選択され、ビット線ＢＬｏが非選択とされる。このとき、信号ＢＩＡＳＩｅがローレベル、信号ＢＩＡＳＩｏがハイレベルとされ、第２のビット線選択トランジスタ１５ｅがオフ状態、第２のビット線選択トランジスタ１５ｏがオン状態とされる。この状態において、ビット線ＢＬｅに接続されたメモリセルからデータ読み出された場合、セルソース線ＣＥＬＳＲＣにセル電流が流れる。セル電流が流れると、ビット線ＢＬｅの電位は下がる。ビット線ＢＬｅとＢＬｏは隣接しているため、容量カップリングの影響を受け、ビット線ＢＬｏも電位が下がってしまう。一方、セルソース線ＣＥＬＳＲＣにはセル電流が流れ込むため電位が上がる。セルソース線ＣＥＬＳＲＣの電位上昇分を非選択ビット線ＢＬｏに供給することで、ビット線ＢＬｏの電位ドロップ分を補うことができる。具体的には、セル電流は配線３１、第２のビット線選択トランジスタ１５ｏを介して非選択ビット線ＢＬｏに供給される。このようにして、ビット線ＢＬｏによりシールド効果が生じる。
上記第２の実施形態によれば、セルソース線ＣＥＬＳＲＣと第２のビット線選択トランジスタ１５ｅ、１５ｏの接続ノードＢＬＣＲＬとを配線３１により接続し、セルソース線ＣＥＬＳＲＣに流れる電流を配線及びオン状態の第２のビット線選択トランジスタを介して非選択ビット線に供給している。このため、電圧生成回路や保護用の高耐圧トランジスタを設ける必要がないため、チップサイズの増大を防止して、読み出しマージンを確保することができる。
（第３の実施形態）
図４は、第３の実施形態を示している。第３の実施形態において、第１の実施形態と同一部分には同一符号を付している。
第１の実施形態は、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏをメモリセルアレイＭＣＡに対してセンスアンプ１７側のビット線ＢＬｅ、ＢＬｏの端部に配置した。
これに対して、第３の実施形態は、メモリセルアレイＭＣＡを、メモリセルアレイＭＣＡ１、ＭＣＡ２の２つに分離し、第１のビット線選択トランジスタ１４ｅ、１４ｏをメモリセルアレイＭＣＡ２に対してセンスアンプ１７側のビット線ＢＬｅ、ＢＬｏの端部に配置し、第２のビット線選択トランジスタ１５ｅ、１５ｏをメモリセルアレイＭＣＡ１とＭＡＣ２の間で、ビット線ＢＬｅ、ＢＬｏの長手方向中央部に配置している。第２のビット線選択トランジスタ１５ｅ、１５ｏのノードＢＬＣＲＬは、保護トランジスタ１８を介して電圧生成回路１９に接続されている。
上記第３の実施形態によれば、第２のビット線選択トランジスタ１５ｅ、１５ｏをメモリセルアレイＭＣＡ１とＭＡＣ２の間で、ビット線ＢＬｅ、ＢＬｏの長手方向中央部に配置し、電圧生成回路１９により生成された電圧を非選択ビット線の長手方向中央部に供給している。ビット線ＢＬｅ、ＢＬｏは、メモリセルアレイＭＣＡの容量増加に伴い長くなる傾向にあり、ビット線ＢＬｅ、ＢＬｏの時定数が大きくなる傾向にある。このため、ビット線ＢＬｅ、ＢＬｏの端部に電圧を供給した場合、ビット線ＢＬｅ、ＢＬｏ全体への電圧供給に時間がかかる。しかし、第３の実施形態のように、ビット線ＢＬｅ、ＢＬｏの長手方向中央部に電圧を供給することにより、相対的に時定数を小さくすることができ、ビット線Ｌｅ、ＢＬｏ全体への電圧供給に要する時間を短縮することができる。したがって、非選択ビット線に高速に電圧を供給できるため、シールド効果を向上することができ、読み出しマージンを向上することが可能である。
（第４の実施形態）
図５は、第４の実施形態を示している。第４の実施形態は、第３の実施形態と第２の実施形態を組み合わせたものであり、第２、第３の実施形態と同一部分には同一符号を付している。
図５に示すように、第１のビット線選択トランジスタ１４ｅ、１４ｏは、メモリセルアレイＭＣＡ２に対してセンスアンプ１７側のビット線ＢＬｅ、ＢＬｏの端部に配置され、第２のビット線選択トランジスタ１５ｅ、１５ｏは、メモリセルアレイＭＣＡ１とＭＡＣ２の間で、ビット線ＢＬｅ、ＢＬｏの長手方向中央部に配置されている。メモリセルアレイＭＣＡ１のセルソース線ＣＥＬＳＲＣ１と第２のビット線選択トランジスタ１５ｅ、１５ｏの接続ノードＢＬＣＲＬとの間に配線３１−１が接続され、メモリセルアレイＭＣＡ２のセルソース線ＣＥＬＳＲＣ２と第２のビット線選択トランジスタ１５ｅ、１５ｏの接続ノードＢＬＣＲＬとの間に配線３１−２が接続されている。非選択ビット線への電位供給は、これら配線３１−１、３１−２を用いて行われる。
上記第４の実施形態によれば、ビット線Ｌｅ、ＢＬｏ全体への電圧供給に要する時間を短縮することがで、非選択ビット線に高速に電圧を供給できるため、シールド効果を向上することができ、読み出しマージンを向上することが可能である。しかも、電圧生成回路及び保護トランジスタが不要であるため、チップサイズの増大も防止することができる。
（第５の実施形態）
図６は、第５の実施形態を示している。第５の実施形態は第１の実施形態を変形したものである。すなわち、第１の実施形態において、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、メモリセルアレイＭＣＡと共にＣＰＷＥＬＬ１３内に形成されている。しかし、ＣＰＷＥＬＬ１３の不純物濃度は、ＮＡＮＤストリングを構成するメモリセルＭＣや選択トランジスタＳＧＤ、ＳＧＳのために最適化されている。このため、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏに対して最適な不純物濃度ではない。
そこで、第５の実施形態は、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏをＣＰＷＥＬＬ１３とは別のＰ型ウェル領域ＰＷＥＬＬ４１内に形成している。すなわち、このＰＷＥＬＬ４１は、ＮＷＥＬＬ１２内にＣＰＷＥＬＬ１３と分離して形成されている。このＰＷＥＬＬ４１の不純物濃度は、ＣＰＷＥＬＬ１３とは異なり、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏに対して最適化されている。このため、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏの閾値電圧や電流駆動能力等の特性を最適化できる。
消去時において、ＰＷＥＬＬ４１には、ＣＰＷＥＬＬ１３と同様に消去電圧Ｖｅｒａが印加される。具体的には、図２に示す動作と同様であり、ＰＷＥＬＬ４１には、図２に示すＣＰＷＥＬＬと同様の電圧が供給される。このため、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、低耐圧トランジスタにより構成することができ、配線間等の耐圧低下も生じない。
尚、第５の実施形態と第２の実施形態を組合せることにより、電圧生成回路１９、及び保護トランジスタ１８を省略することが可能であり、チップサイズの増大を防止することができる。
上記第５の実施形態によれば、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏをＣＰＷＥＬＬ１３とは別のＰＷＥＬＬ４１内に形成している。このため、ＰＷＥＬＬ４１の不純物濃度を第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏに対して最適化することが可能であり、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏの特性を向上することができる。しかも、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏを低耐圧トランジスタにより構成することができるため、チップサイズの増大も防止することが可能である。
（第６の実施形態）
図７は、第６の実施形態を示している。第６の実施形態は、第５の実施形態と第３の実施形態を組み合わせたものである。すなわち、図７に示すように、ＣＰＷＥＬＬ１３は、ＣＰＷＥＬＬ１３−１、１３−２に分割され、ＰＷＥＬＬ４１は、ＰＷＥＬＬ４１−１、４１−２に分割されている。メモリセルアレイＭＣＡ１、ＭＣＡ２は、それぞれ別々のＣＰＷＥＬＬ１３−１、１３−２に形成され、第１のビット線選択トランジスタ１４ｅ、１４ｏは、ＰＷＥＬＬ４１−１内に形成され、第２のビット線選択トランジスタ１５ｅ、１５ｏは、ＰＷＥＬＬ４１−２内に形成されている。ＰＷＥＬＬ４１−１、４１−２の不純物濃度は、ＣＰＷＥＬＬ１３−１、１３−２と異なり、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏに対して最適化されている。このため、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏの閾値電圧や電流駆動能力等の特性を最適化できる。
消去時、ＣＰＷＥＬＬ１３−１，１３−２、及びＰＷＥＬＬ４１−１、ＰＷＥＬＬ４１−２に消去電圧Ｖｅｒａが供給される。このため、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、低耐圧トランジスタにより構成することができ、配線間等の耐圧低下も生じない。
上記第６の実施形態によれば、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏを、ＣＰＷＥＬＬ１３−１，１３−２とは別のＰＷＥＬＬ４１−１、ＰＷＥＬＬ４１−２内に形成している。このため、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏの閾値電圧や電流駆動能力等の特性を最適化できる。
しかも、ビット線ＢＬｅ、ＢＬｏの長手方向中央部に電圧を供給することにより、ビット線Ｌｅ、ＢＬｏ全体への電圧供給に要する時間を短縮することができる。したがって、非選択ビット線に高速に電圧を供給できるため、シールド効果を向上することができ、読み出しマージンを向上することが可能である。
尚、第６の実施形態に第４の実施形態を組み合わせることも可能である。この場合、電圧生成回路１９、及び保護トランジスタ１８を省略することが可能であり、チップサイズの増大を防止することができる。
（パターンレイアウト）
図８（ａ）は、ビット線ＢＬｅ、ＢＬｏと第１のビット線選択トランジスタ１４ｅ、１４ｏを示すパターン平面図、図８（ｂ）は、ビット線ＢＬｅ、ＢＬｏと第１のビット線選択トランジスタ１４ｅ、１４ｏとの関係を示す回路図、図８（ｃ）は、各配線とコンタクトの関係を示す図である。
上述したように、ビット線ＢＬｅ、ＢＬｏは、第１のビット線選択トランジスタ１４ｅ、１４ｏにより選択され、センスアンプ１７に接続されたビット線ＳＡＢＬに接続される。図８（ａ）（ｂ）（ｃ）に示すように、ビット線ＢＬｅ、ＢＬｏは、金属配線層Ｍ１（以下、Ｍ１層と称す）において、一定のピッチで配置されている。ビット線ＳＡＢＬは、Ｍ１層より下の金属配線層Ｍ０（以下、Ｍ０層と称す）に、ビット線ＢＬｅ、ＢＬｏの２倍のピッチで配置されている。第１のビット線選択トランジスタ１４ｅ、１４ｏは、活性領域ＡＡと、ゲート電極としてのＢＬＳｅ、ＢＬＳｏ（ＧＣ層）により形成される。ＢＬＳｅ、ＢＬＳｏ（ＧＣ層）は、Ｍ０層より下方で、ビット線ＢＬｅ、ＢＬｏ、ＳＡＢＬと直交方向に配置されている。ビット線ＢＬｅ、ＢＬｏと第１のビット線選択トランジスタ１４ｅ、１４ｏは、活性領域ＡＡにおいて、コンタクトＶ１＋ＣＳにより接続されている。また、第１のビット線選択トランジスタ１４ｅ、１４ｏとビット線ＳＡＢＬは、活性領域ＡＡにおいて、コンタクトＣＳにより接続されている。
上記構成において、一対のビット線ＢＬｅ、ＢＬｏと第１のビット線選択トランジスタ１４ｅ、１４ｏとを接続するコンタクトＶ１＋ＣＳは、破線Ｘで示すように、隣接する２つのビット線ＳＡＢＬの間に形成されることがある。第１のビット線選択トランジスタ１４ｅ、１４ｏは上述したように、ウェル領域内に形成されているため、耐圧の問題はない。しかし、この場合、リソブラフィ工程において、コンタクトパターンがずれた場合、ビット線ＳＡＢＬとビット線ＢＬｅ、ＢＬｏとがショートする可能性がある。
図９（ａ）は、上記各実施形態に適用されるパターン平面図、図９（ｂ）は、ビット線とビット線選択トランジスタとの関係を示す回路図、図９（ｃ）は、各配線とコンタクトとの関係を示す図である。図８（ａ）に示す構成の場合、ビット線ＢＬｅ、ＢＬｏの下方の活性領域ＡＡを形成し、この活性領域ＡＡにおいて、ビット線ＢＬｅ、ＢＬｏと第１のビット線選択トランジスタ１４ｅ、１４ｏ及びビット線ＳＡＢＬを接続していた。
これに対して、図９（ａ）に示す構成の場合、ビット線ＢＬｅ、ＢＬｏを同一の位置で終端させ、ビット線ＢＬｅ、ＢＬｏとのコンタクトとビット線ＳＡＢＬとの間隔が狭くなる箇所は、活性領域ＡＡを上方にビット線ＢＬｅ、ＢＬｏがない領域に形成し、さらに、ビット線ＢＬｅ、ＢＬｏから活性領域ＡＡへＭ０層やＣＧ層を介して配線を延長している。
すなわち、図９（ａ）（ｂ）（ｃ）に示すように、Ｍ１層の複数のビット線ＢＬｅ、ＢＬｏは、共に同じ位置において終端されている。また、Ｍ１層より下方のＭ０層に形成された殆どのビット線ＳＡＢＬは、ビット線ＢＬｅ、ＢＬｏの近傍において終端されている。ビット線ＳＡＢＬは、ビット線ＢＬｅ、ＢＬｏに対して２倍のピッチで配置されている。これらビット線ＳＡＢＬは、コンタクトＶ１を介してＭ１層のビット線ＳＡＢＬに接続されている。
一方、第１のビット線選択トランジスタ１４ｅ、１４ｏに直接接続されていないビット線ＢＬｅｎ、ＢＬｏｎの下方には、Ｍ０層のビット線ＳＡＢＬが形成されていない。ビット線ＢＬｅｎ、ＢＬｏｎは、コンタクトＶ１によりＭ０層の配線５１、５２の一端部にそれぞれ接続される。配線５１，５２の他端部は、コンタクトＣＳを介して活性領域ＡＡに接続される。このうち、配線５２は、折曲され、ビット線ＢＬｅ、ＢＬｏの４倍のピッチ離れた位置で活性領域ＡＡに接続されている。この活性領域ＡＡは、終端されたビット線ＢＬｅ、ＢＬｏの下方から離れた位置に形成されている。
活性領域ＡＡの上方には、第１のビット線選択トランジスタ１４ｅ、１４ｏのゲート電極としてのＢＬＳｅ、ＢＬＳｏがＧＣ層において形成されている。ＢＬＳｅ、ＢＬＳｏの上方には、ＢＬＳｅ、ＢＬＳｏと直交方向にＭ１層のビット線ＳＡＢＬが形成されている。第１のビット線選択トランジスタ１４ｅと第１のビット線選択トランジスタ１４ｏの接続ノードは、コンタクトＶ１＋ＣＳを介してＭ１層のビット線ＳＡＢＬに接続されている。
また、ビット線ＢＬｏｎに隣接するビット線ＢＬｅｎ＋１の下方に配置されたビット線ＳＡＢＬｎ＋１は、コンタクトＣＳＧによりＧＣ層に配置された配線５３の一端部に接続されている。この配線５３は、配線５２の下方に形成されている。配線５３の他端部はコンタクトＣＳＧによりＭ０層に形成された配線５４に接続される。この配線５４は、コンタクトＶ１によりＭ１層のビット線ＳＡＢＬに接続されている。
上記パターンレイアウトによれば、特定の活性領域ＡＡをビット線ＢＬｅ、ＢＬｏの終端から水平方向に離して形成し、ビット線ＢＬｅ、ＢＬｏに対して２倍のピッチで配置された配線層の領域において、ビット線ＢＬｅ、ＢＬｏと活性領域ＡＡとを接続している。このため、ビット線ＢＬｅ、ＢＬｏと活性領域ＡＡとのコンタクトが隣接するビット線ＳＡＢＬ間に形成されることがない。したがって、ビット線ＢＬｅ、ＢＬｏとビット線ＳＡＢＬとのショートを防止することができる。
また、ビット線ＢＬｅ、ＢＬｏを同一位置で終端できるため、素子の微細化に伴うビット線ＢＬｅ、ＢＬｏに対するリソグラフの制約を回避することができる。このため、製造を容易化することができ、歩留まりを向上させることが可能である。
さらに、第１のビット線選択トランジスタ１４ｅ、１４ｏは、ＣＰＷＥＬＬ又はＰＷＥＬＬ内に形成されているため、第１のビット線選択トランジスタ１４ｅ、１４ｏを低耐圧トランジスタにより構成することができる。したがって、チップサイズの増大を抑制できる。
本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形可能なことは勿論である。
ＢＬｅ、ＢＬｏ…ビット線、１４ｅ、１４ｏ…第１のビット線選択トランジスタ、１５ｅ、１５ｏ…第２のビット線選択トランジスタ、Ｐｓｕｂ…基板、１２…Ｎ型ウェル領域（ＮＥＷＬＬ）、１３、１３−１、１３−２…メモリセル用のＰ型ウェル領域（ＣＰＷＥＬＬ）、ＭＣＡ、ＭＣＡ１、ＭＣＡ２…メモリセルアレイ、１７…センスアンプ、１９…電圧生成回路、２１…電源パッド、ＣＥＬＳＲＣ、ＣＥＬＳＲＣ１、ＣＥＬＳＲＣ２…セルソース線、３１、３１−１、３１−２…配線、４１、４１−１、４１−２…Ｐ型ウェル領域（ＰＷＥＬＬ）。

Claims (5)

  1. 複数の第１メモリセル、第１選択トランジスタ、第２選択トランジスタを含む第１ストリングと、
    複数の第２メモリセル、第３選択トランジスタ、第４選択トランジスタを含む第２ストリングと、
    前記第１選択トランジスタと電気的に接続された第１ビット線と、
    前記第３選択トランジスタと電気的に接続された第２ビット線と、
    前記第２選択トランジスタ及び前記第４選択トランジスタに共通に接続されたソース線と、
    前記第１ビット線及び前記ソース線と電気的に接続された第１導電型の第１ビット線選択トランジスタと、
    前記第１ビット線及びセンスアンプと電気的に接続された前記第１導電型の第２ビット線選択トランジスタと、
    前記第２ビット線及び前記ソース線と電気的に接続された前記第１導電型の第３ビット線選択トランジスタと、
    前記第２ビット線及び前記センスアンプと電気的に接続された前記第１導電型の第４ビット線選択トランジスタと、
    半導体基板内に形成された前記第１導電型の第１のウェルと、
    前記第１のウェル内に形成された第２導電型の第２のウェルとを具備し、
    前記複数の第１メモリセル、第２メモリセル、前記第１乃至第４ビット線選択トランジスタは、前記第２のウェル内に形成され、前記第１乃至第４ビット線選択トランジスタは前記複数の第１、第２メモリセルと前記センスアンプとの間に配置されることを特徴とする半導体記憶装置。
  2. 前記第１、第３ビット線選択トランジスタは、前記第１、第２ビット線の長手方向中央部に配置されることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第２のウェルは、第３、第４のウェルに分離され、前記第３のウェルに前記複数の第１、第２メモリセルが配置され、前記第４のウェルに前記第１、第２ビット線選択トランジスタが配置され、消去時に前記第３、第４のウェルに消去電圧が供給されることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記第３のウェルは、第５、第６のウェルに分離され、前記第５のウェルに前記複数の第１、第２メモリセルが配置され、前記第４のウェルは第７、第８のウェルに分割され、前記第７のウェルに前記第１、第３ビット線選択トランジスタが配置され、前記第８のウェルに前記第２、第４ビット線選択トランジスタが配置され、前記第５、第６のウェルの間に前記第７のウェルが配置され、前記第６のウェルに隣接して前記第８のウェルが配置されることを特徴とする請求項３記載の半導体記憶装置。
  5. 第１の方向と交差する第２の方向に延び、前記第２ビット線選択トランジスタのゲートに接続された第１の信号線と、前記第１の信号線との間に所定の間隔を有しつつ前記第２の方向に延び、前記第４ビット線選択トランジスタのゲートに接続された第２の信号線と、前記第１、第２の信号線より上層で前記第１の方向に延び、前記センスアンプ側から前記第１、第２の信号線間の間隔まで達するように形成された第３の信号線と、前記第３の信号線と前記第１、第２ビット線選択トランジスタの電流経路の他端とを接続するコンタクトを備え、
    前記第１ビット線及び前記第２ビット線の前記第１方向の終端が揃っていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
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