JP4316453B2 - 半導体記憶装置 - Google Patents

Description

本発明は、複数のメモリセルに記憶されたデータを一括消去可能な半導体記憶装置に関する。

データを一括消去可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリは、カラム方向に配置された複数のメモリセル及び選択ゲートが直列接続されて１つのＮＡＮＤセルを構成している。各ＮＡＮＤセルは選択ゲートにより対応するビット線に接続される。例えば隣接する２つのビット線は１つのデータ記憶回路に接続され、このデータ記憶回路は、データの書き込み時に外部から供給される書き込みデータを保持し、データの読み出し時にメモリセルから読み出されたデータを保持する。

データの書き込み時又は読み出し時において、ロウ方向に並んだ全てのセル又は半数のセルが一括して書き込み、又は読み出し動作される。また、消去動作において、メモリセルアレイが形成されたウェル領域に高電圧を印加し、選択セルのワード線をＶｓｓ、非選択セルのワード線をフローティング状態にすると、選択セルにはゲート−ウェル領域間に高電圧が加わる。このため、浮遊ゲートから基板へ電子が抜けてセルの閾値電圧が負となる。また、消去動作時、非選択セルのゲートはフローティング状態である。このため、ウェル領域に高電圧を印加すると、カップリングによりワード線も高電圧となり、選択セルのゲート−ウェル領域間は、高電圧とならず、消去されない。

この消去動作において、メモリセルが形成されたウェル領域を高電圧とするため、メモリセルのドレインに接続されたビット線も高電圧となる。しかし、ビット線に接続されたデータ記憶回路やビット線に電位を供給するための周辺回路は、高電圧に耐えられない低電圧用トランジスタで構成されている。そこで、低電圧用トランジスタを保護するため、ビット線の一端とデータ記憶回路との間、及びビット線の他端と周辺回路との間に高電圧用トランジスタを接続し、消去動作時にこのトランジスタをオフとして高電圧がデータ記憶回路や周辺回路に供給されない構成としている。

素子の微細化が進むに従い低電圧用トランジスタも縮小される。しかし、高電圧用トランジスタは、微細化が難しい。また、半導体記憶装置の大容量化に伴い、ビット線の本数が増加し、ビット線に接続される高電圧用トランジスタの数が増大するという問題もある。例えば４ＧビットＮＡＮＤフラッシュメモリは、３２ｋ個のデータ記憶回路を有しており、高電圧トランジスタは、その４倍の１２８ｋ個存在する。高電圧トランジスタの数は、メモリ容量の増大に従って増加する。このため、高電圧トランジスタがチップに占める割合が大きくなり、チップ面積を縮小することが困難であった。

そこで、２本のビット線に対して２個の高電圧トランジスタを共通接続することにより、高電圧トランジスタの数を削減する技術が開発されている（例えば特許文献１参照）。この技術によれば、高電圧トランジスタの数を従来の半数とすることができる。しかし、この技術の場合も、メモリ容量が増大した場合、高電圧トランジスタの数が増大するという課題を有している。
特開平８−４６１５９号公報

本発明は、上記課題を解決するものであり、高電圧トランジスタの数を大幅に削減でき、しかも、メモリ容量が増大した場合においても、高電圧トランジスタの数の増大を抑制することが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の第１の態様は、ワード線、及びビット線に接続され、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路と、前記ビット線に接続され、前記制御回路の制御に応じてデータを記憶するデータ記憶回路と、前記データ記憶回路と制御回路との間に設けられた高電圧トランジスタとを具備し、前記データ記憶回路と前記メモリセルアレイは同一のウェル領域上に形成され、前記メモリセルの消去動作時に高電圧が前記ウェル領域に供給されることを特徴とする。

本発明の半導体記憶装置の第２の態様は、複数のワード線、及び複数のビット線に接続され、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路と、前記ビット線に接続され、前記制御回路の制御に応じてデータを記憶する複数のデータ記憶回路と、前記複数のデータ記憶回路と前記制御回路とを共通接続する複数の配線にそれぞれ挿入接続され、前記消去動作時にオフ状態とされる複数の高電圧トランジスタとを具備し、複数の前記データ記憶回路と前記メモリセルアレイを同一のウェル領域上に形成し、前記メモリセルの消去動作時に前記ウェル領域に高電圧が印加されることを特徴とする。

本発明の半導体記憶装置の第３の態様は、ワード線、及びビット線に接続され、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路と、前記ビット線に接続され、前記制御回路の制御に応じてデータを記憶するデータ記憶回路と、前記データ記憶回路と前記メモリセルアレイが形成され、前記メモリセルの消去動作時に高電圧が供給されるウェル領域と、前記データ記憶回路と前記制御回路との間に設けられた高電圧トランジスタとを具備することを特徴とする。

本発明によれば、高電圧トランジスタの数を大幅に削減でき、しかも、メモリ容量が増大した場合においても、高電圧トランジスタの数の増大を抑制することが可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

図２は、不揮発性半導体記憶装置、例えばＮＡＮＤフラッシュメモリの構成を示している。

メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、後述するように複数のデータ記憶回路を含んでいる。このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図３は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば１６個のＥＥＰＲＯＭからなるメモリセルＭＣと、第１、第２の選択ゲートＳ１、Ｓ２とにより構成されている。第１の選択ゲートＳ１はビット線ＢＬ０に接続され、第２の選択ゲートＳ２はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルの制御ゲートはワード線ＷＬ１、ＷＬ２、ＷＬ３〜ＷＬ１６に共通接続されている。また、第１の選択ゲートＳ１はセレクト線ＳＧ１に共通接続され、第２の選択ゲートＳ２はセレクト線ＳＧ２に共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０、ＢＬ１）、（ＢＬ２、ＢＬ３）…（ＢＬｉ、ＢＬｉ＋１）、…（ＢＬｎ−１、ＢＬｎ）が接続されている。各データ記憶回路１０は、後述するビット線選択回路１０ａを介して一対のビット線の一方に接続される。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、このブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線のうち、外部より指定されたアドレス信号に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、ページが選択される。このページの切り替えはアドレスによって行われる。

図１は、本発明の実施形態に係り、図３に示すメモリセルアレイ及びビット線制御回路の一例を示している。このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、データを記憶する際に内部データの操作に使用される。

ＰＤＣは、ラッチ回路を構成するクロックドインバータ回路２１ａ、２１ｂ、及びトランジスタ２１ｃにより構成されている。クロックドインバータ回路２１ａは、相補信号ＳＥＮ１ｎ、ＳＥＮ１により制御され、クロックドインバータ回路２１は、相補信号ＬＡＴ１ｎ、ＬＡＴ１により制御される。トランジスタ２１ｃはクロックドインバータ回路２１ａの入力端と、クロックドインバータ回路２１ｂの入力端の間に接続されている。このトランジスタ２１ｃのゲートには信号ＥＱが供給されている。トランジスタ２１ｄはクロックドインバータ回路２１ｂの出力端と接地間に接続されている。このトランジスタ２１ｄのゲートには信号ＰＲＳＴが供給されている。ＰＤＣのノードＮ１ａは、カラム選択トランジスタ２１ｅを介して入出力データ線ＩＯに接続され、ノードＮ１ｂは、カラム選択トランジスタ２１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ２１ｅ、２１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。このカラム選択信号ＣＳＬｉはカラムデコーダ３から出力される。カラムデコーダ３の入力端は複数のアドレス線ＡＬｉに接続されている。

ＰＤＣのノードＮ１ａは、ＤＤＣに接続されている。ＤＤＣは、トランジスタ２１ｇ、２１ｈにより構成されている。トランジスタ２１ｇの電流通路の一端はノードＮ１ａに接続され、他端はトランジスタ２１ｈのゲートに接続されている。トランジスタ２１ｇのゲートには信号ＤＴＧが供給されている。トランジスタ２１ｈの一端には信号ＶＲＥＧが供給され、他端はトランジスタ２１ｉを介してノードＮ２に接続されている。このトランジスタ２１ｉのゲートには信号ＲＥＧが供給されている。さらに、前記トランジスタ２１ｇの電流通路の一端はトランジスタ２１ｊを介してノードＮ２に接続されている。このトランジスタ２１ｊのゲートには信号ＢＬＣ１が供給されている。

また、前記ＴＤＣは、例えばＭＯＳキャパシタ２１ｋにより構成されている。このキャパシタ２１ｋは、前記ノードＮ２とＮ＋領域間に接続されている。

さらに、前記接続ノードＮ２にはトランジスタ２１ｌ、２１ｍの電流通路の一端が接続されている。トランジスタ２１ｌの電流通路の他端には信号ＶＰＲＥが供給され、ゲートには信号ＢＬＰＲＥが供給されている。前記トランジスタ２１ｍのゲートには信号ＢＬＣＬＡＭＰが供給されている。

トランジスタ２１ｍの電流通路の他端は、前述したビット線選択回路１０ａを構成するトランジスタ２１ｎ、２１ｏの電流通路の一端が接続されている。トランジスタ２１ｎの電流通路の他端は、ビット線ＢＬｏの一端に接続され、トランジスタ２１ｏの電流通路の他端は、ビット線ＢＬｅの一端に接続されている。トランジスタ２１ｎのゲートには、信号ＢＬＳｏが供給され、トランジスタ２１ｏのゲートには、信号ＢＬＳｅが供給されている。トランジスタ２１ｎ、２１ｏは、信号ＢＬＳｏ、ＢＬＳｅに応じてオンし、ビット線ＢＬｏ、ＢＬｅをデータ記憶回路１０に選択的に接続する。

ビット線ＢＬｏの他端はトランジスタ２１ｐの電流通路の一端に接続されている。このトランジスタ２１ｐのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ２１ｑの電流通路の一端に接続されている。このトランジスタ２１ｑのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ２１ｐ、２１ｑの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ２１ｐ、２１ｑは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。

上記データ記憶回路１０のクロックドインバータ回路２１ａ、２１ｂ、トランジスタ２１ｃ〜２１ｍ、ビット線選択回路１０ａとしてのトランジスタ２１ｎ、２１ｏ、トランジスタ２１ｐ、２１ｑ、及びカラムデコーダ３は、低電圧トランジスタにより構成されている。データ記憶回路１０、ビット線選択回路１０ａ、トランジスタ２１ｐ、２１ｑ、及びカラムデコーダ３は、メモリセルアレイ１と同一のウェル領域内に形成される。

上記データ記憶回路１０、ビット線選択回路１０ａ、及びトランジスタ２１ｐ、２１ｑに供給される各種信号及び電圧は、図２に示す制御信号及び制御電圧発生回路７により生成される。制御信号及び制御電圧発生回路７により発生された各種信号及び電圧は、高電圧トランジスタを介してデータ記憶回路１０、ビット線選択回路１０ａ、及び前記トランジスタ２１ｐ、２１ｑに供給される。

すなわち、前記クロックドインバータ回路２１ａ、２１ｂに電源電圧Ｖｄｄを供給する電源線Ｌ１、及び接地電圧Ｖｓｓを供給する電源線Ｌ２は高電圧トランジスタ３１ａ、３１ｂを介して制御信号及び制御電圧発生回路７に接続される。これらトランジスタ３１ａ、３１ｂのゲートには、信号ＳＷ＿Ｖｄｄ、ＳＷ＿Ｖｓｓがそれぞれ供給されている。また、クロックドインバータ回路２１ａ、２１ｂを制御する相補信号ＳＥＮ１ｎ、ＳＥＮ１、ＬＡＴ１ｎ、ＬＡＴ１も図示せぬ高電圧トランジスタを介してクロックドインバータ回路２１ａ、２１ｂに供給される。さらに、信号ＥＱ、信号ＰＲＳＴも図示せぬ高電圧トランジスタを介してトランジスタ２１ｃのゲート、トランジスタ２１ｄのゲートにそれぞれ供給される。

また、前記ＤＤＣにおいて、信号ＤＴＧは、高電圧トランジスタ３１ｃを介してトランジスタ２１ｇのゲートに供給され、信号ＶＲＥＧは高電圧トランジスタ３１ｄを介してトランジスタ２１ｈの電流通路に供給される。これらトランジスタ３１ｃ、３１ｄのゲートには、ＳＷ＿ＤＴＧ、ＳＷ＿ＶＲＥＧがそれぞれ供給されている。また、信号ＲＥＧ、信号ＢＬＣ１も図示せぬ高電圧トランジスタを介してトランジスタ２１ｉのゲート、トランジスタ２１ｊのゲートにそれぞれ供給される。

さらに、信号ＶＰＲＥは高電圧トランジスタ３１ｅを介してトランジスタ２１ｌの電流通路に供給され、信号ＢＬＣＬＡＭＰは高電圧トランジスタ３１ｆを介してトランジスタ２１ｍのゲートに供給される。また、信号ＢＬＳｏ、ＢＬＳｅ、ＢＩＡＳｏ、ＢＩＡＳｅも図示せぬ高電圧トランジスタを介してトランジスタ２１ｎ、２１ｏ、２１ｐ、２１ｑのゲートにそれぞれ供給される。

また、カラムデコーダ３の入力信号は高電圧トランジスタ３１ｇ１〜３１ｇｎを介して供給され、さらに、カラムデコーダ３の電源電圧も図示せぬ高電圧トランジスタを介して制御信号及び制御電圧発生回路７から供給される。これらトランジスタ３１ｇ１〜３１ｇｎのゲートには、信号ＳＷ＿ＡＤ1〜ＳＷ＿ＡＤｎがそれぞれ供給される。

さらに、入出力データ線ＩＯ、ＩＯｎにも高電圧トランジスタ３１ｈ、３１ｉがそれぞれ挿入接続されている。これらトランジスタ３１ｈ、３１ｉのゲートには、信号ＳＷ＿ＩＯ、ＳＷ＿ＩＯｎが供給される。また、前記トランジスタ２１ｄと接地間にも高電圧トランジスタ３１ｊが挿入接続される。このトランジスタ３１ｊのゲートには、信号ＳＷ＿ＶＳＳが供給されている。

また、データ記憶回路１０を構成する低電圧Ｎチャネルトランジスタのうち、Ｐ＋領域に接続されないソース／ドレイン領域（Ｎ＋領域）は、ダイオードを介して後述するＮ型ウェル領域（Ｎ−ｗｅｌｌ）に接続される。すなわち、例えば前記ＤＤＣを構成するトランジスタ２１ｇのソース領域はダイオード４１ａのアノードに接続され、このダイオード４１ａのカソードはＮ型ウェル領域に接続される。さらに、トランジスタ２１ｈとトランジスタ２１ｉの接続ノードはダイオード４１ｂを介してＮ型ウェル領域に接続され、接続ノードＮ２はダイオード４１ｃを介してＮ型ウェル領域に接続される。また、トランジスタ２１ｌのドレイン領域は、ダイオード４１ｄを介してＮ型ウェル領域に接続される。

さらに、前記ＰＤＣを構成するクロックドインバータ回路２１ａ、２１ｂの電源線Ｌ１はダイオード４１ｅを介してＮ型ウェル領域に接続され、電源線Ｌ２はダイオード４１ｆを介してＮ型ウェル領域に接続される。また、入出力線ＩＯ、ＩＯｎはダイオード４１ｇ、４１ｈをそれぞれ介してＮ型ウェル領域に接続される。さらに、トランジスタ２１ｄとトランジスタ３１ｊの接続ノードはダイオード４１ｉを介してＮ型ウェル領域に接続される。

また、電源線Ｌ１、Ｌ２は、通常使用時、大きな電流を流す必要がある。このため、高電圧トランジスタ３１ａ，３１ｂのゲートに供給される信号ＳＷ＿Ｖｄｄ、ＳＷ＿Ｖｓｓは、昇圧された電圧とされている。具体的には、例えばＶｄｄ＋Ｖｔｈｎ（ＶｔｈｎはＮチャネルトランジスタの閾値電圧）の電圧が高電圧トランジスタのゲートに供給される。これにより、Ｎチャネルトランジスタの閾値電圧の影響が抑制される。尚、その他の高電圧トランジスタのゲートに供給される信号も昇圧された電圧としてもよい。

図４は、この実施形態に対応する半導体記憶装置の断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５５が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５６が形成され、このＰ型ウェル領域５６内にメモリセルアレイ１、データ記憶回路１０、図示せぬカラムデコーダ３を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、前記ダイオード４１ａ〜４１ｇのアノードを構成するＰ＋領域５７、及びＮ型ウェル領域５３に電位を供給するためのＮ＋領域５８が形成されている。前記基板５１内には、データ記憶回路１０の各種信号線、電圧線に接続された高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４、Ｐ型ウェル領域５５内に例えば制御信号及び制御電圧発生回路７等を構成する周辺回路の低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒがそれぞれ形成されている。図４に示すように、高電圧トランジスタＨＶＮＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図５は、図４に示す各部の通常動作時、及び消去動作時の動作電圧を示している。通常動作時において、Ｎ型ウェル領域５２、Ｐ型ウェル領域５６は、接地電位Ｖｓｓに設定され、消去動作時に消去電圧Ｖｅｒａに設定される。また、ダイオードのカソードとしてのＮ型ウェル領域５３は、消去動作時に消去電圧Ｖｅｒａに設定され、通常動作時に消去電圧Ｖｅｒａより低い電源電圧Ｖｄｄに設定される。

上記構成において、図１に示す高電圧トランジスタ３１ａ〜３１ｉ及びダイオード４１ａ〜４１ｈの動作について説明する。

データの書き込み、読み出しに係る通常動作時において、高電圧トランジスタ３１ａ〜３１ｉは、オン状態とされる。この状態において、高電圧トランジスタ３１ａ〜３１ｉを介して各種制御信号、電源電圧、アドレス信号がデータ記憶回路１０、ビット線選択回路１０ａ、カラムデコーダ３等にそれぞれ供給され、入出力線ＩＯ、ＩＯｎによりデータ記憶回路１０に対してデータが入出力される。

一方、データの消去動作時、高電圧トランジスタ３１ａ〜３１ｉは、そのゲートに供給される信号に応じてオフ状態とされる。このため、ウェル領域に高電圧が印加され、データ記憶回路１０の各配線が高電圧となった場合においても、制御信号及び制御電圧発生回路２に高電圧が印加されない。

消去動作時において、例えば高電圧トランジスタ３１ｆがオフ状態とされることにより、トランジスタ２１ｍのゲートはフローティング状態となる。この後、ウェル領域が高電圧となるとカップリングによりトランジスタ２１ｍのゲートも高電圧となる。したがって、トランジスタ２１ｍのゲート絶縁膜には高電圧が印加されないため、ゲート絶縁膜の破壊を防止できる。

一方、消去動作から復帰する消去リカバリー時において、高電圧トランジスタ３１ｆをオフとしておくことにより、トランジスタ２１ｍのゲートはフローティング状態に保持される。このため、ウェル領域の電圧を消去電圧Ｖｅｒａから下げるとカップリングによりトランジスタ２１ｍのゲート電圧も低下する。

また、トランジスタ２１ｌに関して、消去動作時に高電圧トランジスタ３１ｅがオフ状態とされると、トランジスタ２１ｌのドレインがフローティング状態とされる。この状態において、ウェル領域が消去電圧Ｖｅｒａとされると、トランジスタ２１ｌは順方向にバイアスされることになり、トランジスタ２１ｌのドレインも高電圧となる。しかし、消去リカバリー時において、ウェル領域の電圧を消去電圧ＶｅｒａからＶｄｄに下げても、トランジスタ２１ｌのドレイン領域は逆方向にバイアスされるため、ドレイン領域の電圧は下がらなくなる。これを防止するため、ダイオード４１ｄがトランジスタ２１ｌのドレイン領域に接続されている。このダイオード４１ｄはウェル領域の電圧が消去電圧ＶｅｒａからＶｄｄに下がると順方向にバイアスされるため、トランジスタ２１ｌのドレイン領域の電圧はダイオード４１ｄを介して放電される。

また、ダイオード４１ａもダイオード４１ｄと同様の動作により、消去リカバリー時にトランジスタ２１ｇとトランジスタ２１ｈの接続ノードの電圧を放電させている。ダイオード４１ｂも消去リカバリー時にトランジスタ２１ｈとトランジスタ２１ｉの接続ノードの電圧を放電させている。

さらに、前記ＴＤＣが接続されたノードＮ２は、Ｎチャネルトランジスのソース／ドレイン領域に接続されている。つまり、ノードＮ２は、Ｎ＋拡散層に接続されているが、Ｐチャネルトランジスタに接続せれていない。このため、消去動作時において、ノードＮ２は順方向バイアスされて高電圧となる。しかし、消去リカバリー時において、ウェル領域の電圧を消去ＶｅｒａからＶｄｄに下げても、トランジスタ２１ｌが逆方向にバイアスされているため、ノードＮ２の電位が下がらなくなる。ダイオード４１ｃは、消去リカバリー時に順方向バイアスされ、ノードＮ２の電圧を放電させる。

一方、消去動作時、高電圧トランジスタ３１ａ、３１ｂはオフ状態とされ、電源線Ｌ１、Ｌ２はフローティング状態とされる。また、消去リカバリー時、ダイオード４１ｅ、４１ｆを介して電源線Ｌ１、Ｌ２の電圧は放電される。

このように、Ｖｄｄ、Ｖｓｓなどの電源線Ｌ１、Ｌ２、入出力線ＩＯ、ＩＯｎ、アドレス線ＡＬｉも含め、データ記憶回路１０に接続される信号線の全てに高電圧トランジスタを挿入接続する。消去動作に、これら高電圧トランジスタをオフとして全ての配線をフローティング状態とし、ＮチャネルトランジスタのＮ＋拡散層を高電圧とする。これにより、低電圧トランジスタのみによって構成されたデータ記憶回路１０の破壊を防止できる。

また、消去リカバリー時において、Ｎ＋拡散層の高電圧をＰ＋拡散層に放電させる。このため、データ記憶回路１０において、Ｐ＋拡散層に接続されていないノードにダイオードを接続し、ダイオードを介して高電圧を放電できる。

上記実施形態によれば、データ記憶回路１０をメモリセルアレイと同一のウェル領域内に形成し、データ記憶回路１０及びカラムデコーダ３と制御信号及び制御電圧発生回路７等の周辺回路との間に複数の高電圧トランジスタを設け、消去動作時にデータ記憶回路１０を構成する低電圧トランジスタの破壊を防止すると共に、ウェル領域に供給される高電圧が周辺回路に伝わらないようにしている。このため、従来のように、ビット線とデータ記憶回路１０との間にビット線と同数又はビット線の数の半数の高電圧トランジスタを配置する必要がない。したがって、高電圧トランジスタの数を大幅に削減することが可能である。

しかも、これら高電圧トランジスタは、複数のデータ記憶回路１０に共有できる。このため、半導体記憶装置の記憶容量が増大した場合においても、高電圧トランジスタの数が変わらない利点を有している。したがって、高電圧トランジスタの数を従来に比べて大幅に削減することが可能であり、チップ面積の増大を抑制することが可能である。

因みに、例えば４Ｇビットの容量を有する半導体記憶装置において、従来、１２８ｋ個の高電圧トランジスタを必要としていたのに対して、本実施形態の場合、３０個程度となる。この数値は半導体記憶装置の容量が増大した場合においても変わらないため、チップサイズの低減効果が顕著である。

また、データ記憶回路内のトランジスタのＰ＋拡散層に接続されていないＮ＋拡散層は、ダイオードを介して半導体基板に接続されている。このため、消去リカバリー時において、高電圧に充電されたＮ＋拡散層の電圧を確実に放電することが可能である。

さらに、データ記憶回路１０とメモリセルアレイ１を同一のウェル領域内に形成している。したがって、データ記憶回路１０をメモリセルアレイ１と別のウェル領域に形成する場合に比べてウェル領域の面積及びウェル領域の相互間隔を削減できるため、チップの面積を削減できる利点を有している。

尚、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変更しない範囲において、種々変形実施可能なことは勿論である。

本発明の実施形態に係るメモリセルアレイ及びビット線制御回路の一例を示す回路図。 不揮発性半導体記憶装置の概略構成を示す図。 図２の要部を示す回路図。 本発明の実施形態に係る半導体記憶装置を示す断面図。 本発明の実施形態の動作を説明するために示す図。

符号の説明

１…メモリセルアレイ、２…ビット線制御回路、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、２１ｃ〜２１ｑ…低電圧トランジスタ、３１ａ〜３１ｉ…高電圧トランジスタ、４１ａ〜４１ｈ…ダイオード、５１…半導体基板、５２〜５３…Ｎ型ウェル領域、５５、５６…Ｐ型ウェル領域、５７…ダイオードのアノード、ＬＶＮＴｒ…低電圧Ｎチャネルトランジスタ、ＬＶＰＴｒ…低電圧Ｐチャネルトランジスタ、ＨＶＮＴｒ…高電圧Ｎチャネルトランジスタ。

Claims (7)

1. ワード線、及びビット線に接続され、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
   入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路と、
   前記ビット線に接続され、前記制御回路の制御に応じてデータを記憶するデータ記憶回路と、
   前記データ記憶回路と制御回路との間に設けられた高電圧トランジスタとを具備し、
   前記データ記憶回路と前記メモリセルアレイは同一のウェル領域上に形成され、前記メモリセルの消去動作時に高電圧が前記ウェル領域に供給されることを特徴とする半導体記憶装置。
2. 前記高電圧トランジスタは、前記データ記憶回路と前記制御回路とを接続する配線に挿入接続され、前記消去動作時にオフ状態とされることを特徴とする請求項１記載の半導体記憶装置。
3. 前記高電圧トランジスタは、データの読み出し及び書き込み動作時に、ゲートに昇圧した電圧が供給され、オン状態とされることを特徴とする請求項２記載の半導体記憶装置。
4. 前記データ記憶回路は、複数の低電圧トランジスタを有し、これら低電圧トランジスタのドレイン又はソースがアノードに接続され、カソードが前記ウェル領域に接続されたダイオードを具備することを特徴とする請求項１記載の半導体記憶装置。
5. 前記ダイオードは、アノードが前記低電圧トランジスタの前記消去動作時に高電圧に充電される前記ウェル領域に接続され、カソードの電圧が消去動作時に消去電圧とされ、通常動作時に消去電圧より低い電圧に設定されることを特徴とする請求項４記載の半導体記憶装置。
6. 複数のワード線、及び複数のビット線に接続され、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
   入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路と、
   前記ビット線に接続され、前記制御回路の制御に応じてデータを記憶する複数のデータ記憶回路と、
   前記複数のデータ記憶回路と前記制御回路とを共通接続する複数の配線にそれぞれ挿入接続され、前記消去動作時にオフ状態とされる複数の高電圧トランジスタとを具備し、
   複数の前記データ記憶回路と前記メモリセルアレイを同一のウェル領域上に形成し、前記メモリセルの消去動作時に前記ウェル領域に高電圧が印加されることを特徴とする半導体記憶装置。
7. 複数ワード線、及びビット線に接続され、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
   入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路と、
   前記ビット線に接続され、前記制御回路の制御に応じてデータを記憶するデータ記憶回路と、
   前記データ記憶回路と前記メモリセルアレイが形成され、前記メモリセルの消去動作時に高電圧が供給されるウェル領域と、
   前記データ記憶回路と前記制御回路との間に設けられた高電圧トランジスタと
   を具備することを特徴とする半導体記憶装置。

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