JP4427361B2 - 不揮発性半導体メモリ - Google Patents

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Description

本発明は、不揮発性半導体メモリに関し、特に、多値ＮＡＮＤ型フラッシュメモリに使用される。
フラッシュメモリは、メモリセルのフローティングゲート電極内に蓄えられる電荷の量を変えることによりその閾値を変え、データを記憶する。例えば、メモリセルの閾値が負のときを“１”データ、正のときを“０”データに対応させる。
近年、ビット単価を下げるため、或いは、記憶容量を増やすために、１つのメモリセルに複数ビットデータを記憶させるいわゆる多値フラッシュメモリが開発されている。１つのメモリセルに２ビットデータを記憶させる場合、そのメモリセルの閾値分布は、４値のデータに対応して４つ存在することになる。
ところで、メモリセルの閾値分布の形は、電源電圧の低下や、製造ばらつきなどを考慮すると、一般的には、幅が狭く、シャープであることが望まれる。しかし、このような幅が狭く、シャープな閾値分布を得るためには、例えば、書き込み電位Ｖｐｇｍのステップアップ幅を狭くするなどの特別の工夫が必要であり、その結果、書き込みスピードが遅くなるなどの弊害が発生する。
一方、例えば、製造技術によっては、高精度かつ高信頼性の多値フラッシュメモリを製造できる場合もある。このような場合には、あえて書き込みスピードを犠牲にしてまで、幅が狭く、シャープな閾値分布を得る必要性はない。
また、１チップ内のメモリセルについてみると、ある一部分のメモリセルについてのみ、信頼性が低く、その他のメモリセルについては、高信頼性を確保できるような場合がある。このような場合に、信頼性の低い一部分のメモリセルのために、そのチップが不良品となってしまうのは、歩留り向上やコストの低減にとって好ましいことではない。
従って、チップ自体が、メモリセルの特性に応じて、閾値分布の形を自由に決めることができる機能を持ち、若しくは、信頼性の高いメモリセルとそうでないメモリセルとの間で、閾値分布の形を異ならせる機能を持っていると、従来、不良品となっていた製品を良品にすることでき、歩留り向上やコストの低減には、効果的である。
特開平１０−１７７７９７号公報
本発明は、上述のような背景に基づいてなされたものであり、その目的は、チップ製造後に、メモリセルの特性に応じて、その閾値分布の形を自由に設定でき、若しくは、信頼性の高いメモリセルとそうでないメモリセルとの間で、閾値分布の形を異ならせることができる不揮発性半導体メモリを提案することにある。
本発明の例に係わる不揮発性半導体メモリは、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、前記ＮＡＮＤストリングの一端に接続される第１のセレクトゲートトランジスタと、前記第１のセレクトゲートトランジスタの隣に位置する前記ＮＡＮＤストリング内のメモリセルに対して第１の閾値分布が得られる第１のモードによる第１のデータ書き込みを行った後、前記ＮＡＮＤストリングの中央に位置するメモリセルに対して前記第１の閾値分布とは異なる第２の閾値分布が得られる第２のモードによる第２のデータ書き込みを行う内部回路とを備え、前記ＮＡＮＤストリングは、前記データの書き込みを終えた状態で、前記第１の閾値分布を持つメモリセルと、前記第２の閾値分布を持つメモリセルとを有し、前記第１の閾値分布の幅は、前記第２の閾値分布の幅よりも狭い。
本発明の例によれば、チップ製造後に、メモリセルの特性に応じて、その閾値分布の形を自由に設定でき、若しくは、信頼性の高いメモリセルとそうでないメモリセルとの間で、閾値分布の形を異ならせることができる不揮発性半導体メモリを提供できる。
以下、図面を参照しながら、本発明を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、第一に、チップ自体に、メモリセルの特性に応じて、その閾値分布の形を自由に設定できる機能を持たせる。
メモリセルの閾値分布の形は、電源電圧の低下や、製造ばらつきなどを考慮すると、一般的には、幅が狭く、シャープであることが望まれるが、このような閾値分布を得るためには、例えば、書き込み電位Ｖｐｇｍのステップアップ幅を狭くするなどの特別の工夫が必要であり、その結果、書き込みスピードが遅くなるなどの弊害が生じる。
従って、本発明の例では、チップ内に、第１の閾値分布が得られる第１のモード及び第２の閾値分布が得られる第２のモードのうちの１つを用いて、メモリセルに対して書き込みを行う内部回路と、第１のモードと第２のモードの切り替えを制御する閾値分布制御回路とを設ける。
そして、例えば、高度な製造技術により、高精度かつ高信頼性の多値フラッシュメモリを製造できるような場合には、書き込みスピードの向上のため、閾値分布制御回路により第１のモードを選択する。また、幅が狭く、シャープな閾値分布を得る必要がある場合には、閾値分布制御回路により第２のモードを選択する。
本発明の例では、第二に、チップ自体に、信頼性の高いメモリセルとそうでないメモリセルとの間で閾値分布の形を異ならせることができる機能を持たせる。
１チップ内のメモリセルについてみると、ある一部分のメモリセルについてのみ、信頼性が低く、その他のメモリセルについては、高信頼性を確保できるような場合がある。このような場合に、信頼性の低い一部分のメモリセルのために、そのチップが不良品となってしまうのは、歩留り向上やコストの低減にとって好ましいことではない。
従って、本発明の例では、チップ内に、第１の閾値分布が得られる第１のモードを用いて、高い信頼性のメモリセルに対して書き込みを行うと共に、第２の閾値分布が得られる第２のモードを用いて、低い信頼性のメモリセルに対して書き込みを行う内部回路と、第１のモードと第２のモードの切り替えを制御する閾値分布制御回路とを設ける。
なお、信頼性に関連したメモリセルの区分けは、ワード線単位、ブロック単位、又は、サブセルアレイ単位で行うことができる。
２． 回路例
以下、本発明の例に関わるフラッシュメモリの回路例について具体的に説明する。
(1) 全体図
図１は、本発明の例に関わるＮＡＮＤ型フラッシュメモリの主要部を示している。
メモリセルアレイ１は、例えば、直列接続された複数のメモリセルとその両端に１つずつ接続された２つのセレクトトランジスタとから構成されるＮＡＮＤセルユニットを有する。メモリセルアレイ１の回路例及び構造例については、後述する。
データ回路２は、複数の記憶回路（ページバッファを含む）を有している。データ回路２の回路例については、後述する。ここでは、データ回路２の機能について簡単に述べる。
データ回路２は、書き込み時に、２ビット（４値）のライトデータを、読み出し時に、２ビット（４値）のリードデータを、それぞれ、一時的に記憶する。このため、書き込み／読み出し動作の対象となる選択されたメモリセルに接続される１本のビット線に対して、最低、２個の記憶回路が設けられる。２個の記憶回路のうちの一つは、論理下位ページデータを記憶し、他の一つは、論理上位ページデータを記憶する。
ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。ワード線制御回路３は、動作モード（書き込み、消去、読み出しなど）とロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ１内の複数のワード線の電位を制御する。ワード線制御回路３の回路例については、後述する。
カラムデコーダ４は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。
書き込み時、ライトデータは、データ入出力バッファ７及びＩ／Ｏセンスアンプ６を経由して、選択されたカラムに属するデータ回路２内の記憶回路内に入力される。また、読み出し時、リードデータは、選択されたカラムに属するデータ回路２内の記憶回路内に一時的に記憶され、この後、Ｉ／Ｏセンスアンプ６及びデータ入出力バッファ７を経由して、メモリチップ１１の外部へ出力される。
ロウアドレス信号は、アドレスバッファ５を経由してワード線制御回路３に入力される。カラムアドレス信号は、アドレスバッファ５を経由して、カラムデコーダ４に入力される。
ウェル／ソース線電位制御回路８は、動作モード（書き込み、消去、読み出しなど）に基づいて、メモリセルアレイ１を構成する複数のブロックに対応する複数のウェル領域（例えば、ｎウェルとｐウェルからなるダブルウェル領域）の電位、並びに、ソース線の電位を、それぞれ制御する。
電位発生回路（昇圧回路）９Ａは、例えば、書き込み時に、書き込み電位（例えば、約２０Ｖ）Ｖｐｇｍや、転送電位（例えば、約１０Ｖ）Ｖｐａｓｓなどを発生する。これらの電位Ｖｐｇｍ，Ｖｐａｓｓは、切替回路９Ｂにより、例えば、メモリセルアレイ１を構成する複数のブロックのうち、選択されたブロック内の複数本のワード線に振り分けられる。
また、電位発生回路９Ａは、例えば、消去時に、消去電位（例えば、約２０Ｖ）Ｖｅｒａを発生し、この電位Ｖｅｒａを、メモリセルアレイ１を構成する複数のブロックのうち、１つ又は２つ以上の選択されたブロックに対応する１つ又は２つ以上のウェル領域（ｎウェルとｐウェルの双方）に与える。
閾値分布制御回路（モード切替回路）２３は、メモリセルアレイ１内のメモリセルに対する書き込みに当たって、第１の閾値分布が得られる第１のモードと第２の閾値分布が得られる第２のモードとの切り替えを制御する。
ここで、第２の閾値分布は、第１の閾値分布よりも、幅が狭く、シャープであるものとする。例えば、書き込みスピードを優先させるチップの場合には、閾値分布制御回路により第１のモードが選択され、幅が狭く、シャープな閾値分布を得る必要があるチップの場合には、閾値分布制御回路により第２のモードが選択される。
また、１チップ内において、高い信頼性のメモリセルに対しては、第１のモードにより書き込みを行い、低い信頼性のメモリセルに対しては、第２のモードにより書き込みを行うこともできる。
例えば、図２に示すように、第１のモードが選択されるとき、第１のステップアップ幅（例えば、０．２Ｖ）を持つ第１の書き込み電位を用いてメモリセルに対する書き込みを行うと、高速に書き込みを行うことができるが、メモリセルの閾値分布の幅は、点線で示すように、幅の広いものとなる。
これに対し、第２のモードが選択されるとき、第１のステップアップ幅よりも小さい第２のステップアップ幅（例えば、０．０５Ｖ）を持つ第２の書き込み電位を用いてメモリセルに対する書き込みを行うと、書き込みスピードは遅くなるが、メモリセルの閾値分布の幅は、実線で示すように、幅が狭く、シャープなものとなる。
また、図３に示すように、第１のモードと第２のモードとで、リード電位の値Ｖｃｇｒ１０，Ｖｃｇｒ０１，Ｖｃｇｒ００、又は、ベリファイリード電位の値Ｖｃｇｖ１０，Ｖｃｇｖ０１，Ｖｃｇｖ００を可変できるようにしてもよい。
表１は、モードに応じて、リード電位の値Ｖｃｇｒ１０，Ｖｃｇｒ０１，Ｖｃｇｒ００、ベリファイリード電位の値Ｖｃｇｖ１０，Ｖｃｇｖ０１，Ｖｃｇｖ００、又は、読み出し時転送電位の値Ｖｒｅａｄを変え、モードに応じて、異なる閾値分布を得ることができるようにした例を示している。
Figure 0004427361
モードの数は、２つに限られず、３つ以上であってもよい。また、リード電位の値Ｖｃｇｒ１０，Ｖｃｇｒ０１，Ｖｃｇｒ００、ベリファイリード電位の値Ｖｃｇｖ１０，Ｖｃｇｖ０１，Ｖｃｇｖ００、及び、読み出し時転送電位の値Ｖｒｅａｄは、表１に示すように、モードに応じて、全て変えてもよいし、これらのうちの１つのみを変えてもよい。
一括検知回路 (batch detection circuit) １０は、書き込み時に、メモリセルに正確に所定のデータが書き込まれたか否かを検証し、消去時に、メモリセルのデータがきちんと消去されたか否かを検証する。
コマンドインターフェイス回路１２は、フラッシュメモリチップ１１とは別のチップ（例えば、ホストマイコン）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがホストマイコンから提供されたコマンドデータであるか否かを判断する。データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２は、コマンドデータをステートマシーン（制御回路）１３に転送する。
ステートマシーン１３は、コマンドデータに基づいて、フラッシュメモリの動作モード（書き込み、消去、読み出しなど）を決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作、具体的には、データ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路９Ａ、切替回路９Ｂ及び一括検知回路１０の動作を制御する。
(2) モード選択の例
本発明の例では、例えば、図４に示すように、１チップ内のメモリセルアレイを、高い信頼性の第１のメモリセルグループと、低い信頼性の第２のメモリセルグループとに分ける。そして、第１のメモリセルグループに対しては、第１のモードで書き込みを行い、図４に示すような閾値分布を実現し、第２のメモリセルグループに対しては、第２のモードで書き込みを行い、図４に示すような閾値分布を実現する。
ここで、第１のメモリセルグループと第２のメモリセルグループとは、サブセルアレイ単位又はブロック単位で分けることができる。
例えば、図５に示すように、サブセルアレイＢ，Ｃを第１のメモリセルグループとし、サブセルアレイＡ，Ｄを第２のメモリセルグループとした場合、サブセルアレイＢ，Ｃについては、第１のモードにより書き込みを行い、サブセルアレイＡ，Ｄについては、第２のモードにより書き込みを行うことができる。
また、サブセルアレイＡ内のブロック１Ａ〜５１０Ａを第１のメモリセルグループとし、サブセルアレイＡ内のブロック０Ａ，５１１Ａを第２のメモリセルグループとした場合には、ブロック１Ａ〜５１０Ａ内のメモリセルについては、第１のモードにより書き込みを行い、ブロック０Ａ，５１１Ａについては、第２のモードにより書き込みを行うことができる。
さらに、図６に示すように、ワード線ＷＬ１−ｉ，ＷＬ２−ｉに接続されるメモリセルを第１のメモリセルグループとし、ワード線ＷＬ０−ｉ，ＷＬ３−ｉに接続されるメモリセルを第２のメモリセルグループとした場合、ワード線ＷＬ１−ｉ，ＷＬ２−ｉに接続されるメモリセルについては、第１のモードにより書き込みを行い、ワード線ＷＬ０−ｉ，ＷＬ３−ｉに接続されるメモリセルについては、第２のモードにより書き込みを行うことができる。
通常、フラッシュメモリにおいては、製造ばらつきにより、セレクトゲート線ＳＧＳ−ｉ，ＳＧＤ−ｉに近いワード線ＷＬ０−ｉ，ＷＬ３−ｉが細くなり、それに繋がるメモリセルの信頼性が低下するため、これらのメモリセルについては、第２のモードにより、書き込み電位Ｖｐｇｍのステップアップ幅を狭くしたり、ベリファイリード電位を低く設定したりして、幅が狭く、シャープな閾値分布を実現する。
これに対し、それ以外のメモリセルについては、第１のモードにより、書き込み電位Ｖｐｇｍのステップアップ幅を広げたり、ベリファイリード電位を高く設定したりして、書き込みスピードの高速化を図る。
(3) モード決定の例
モード決定、即ち、第１の閾値分布を得る第１のモード及び第２の閾値分布を得る第２のモードのうちの１つを選択するための回路について説明する。
[1] 例１
図７は、モード決定の例１を示している。
この例は、フラッシュメモリチップとは異なるチップ、例えば、マイクロプロセッサからの制御信号（コマンド）に基づいてモードを決定する、というものである。
制御信号は、コマンドインターフェイス回路１２を経由して、ステートマシーン１３に入力される。ステートマシーン１３は、制御信号を解読し、その結果を閾値分布制御回路２３に与える。例えば、制御信号が第１のモードの選択を指示している場合には、閾値分布制御回路２３は、第１のモードにより書き込みを行うよう内部回路を制御し、制御信号が第２のモードの選択を指示している場合には、第２のモードにより書き込みを行うよう内部回路を制御する。
[2] 例２〜例４
図８乃至図１０は、モード決定の例２〜例４を示している。
これらの例は、フラッシュメモリチップ内の記憶素子に記憶されたデータに基づいてモードを決定する、というものである。
図８の例では、記憶素子として、メモリセルアレイ１の一部を使用している。つまり、モード決定のためのデータが予めメモリセルアレイ１の一部に記憶され、そのデータが閾値分布制御回路２３に供給される。
図９の例では、記憶素子として、フューズ回路（レーザフューズ）２５Ａを使用している。この場合、ウェハプロセス時にモードが決定される。
これに対し、図１０の例では、記憶素子として、フューズ回路（電気的に書き込み可能なＥ−フューズ、アンチフューズなど）２５Ｂを使用している。この場合、ウェハプロセス時の他、アセンブリ工程又はパッケージング工程後においても、モードの決定が可能である。
[3] 例５
図１１は、モード決定の例５を示している。
この例は、フラッシュメモリチップ外部からの制御信号を、直接、閾値分布制御回路２３に入力させてモードを決定する、というものである。
制御信号には、別チップ（マイクロプロセッサなど）からの信号の他、ウェハプロセス時やチップボンディング時などにおいて、その値を固定された信号（電源電位Ｖｄｄ，Ｖｓｓなど）を含む。
(3) モード切替の例
本発明の例では、例えば、図１２に示すように、メモリセルアレイのテストをした後（ステップＳ１）、メモリセルアレイを複数のメモリセルグループに分ける。そして、メモリセルグループごとにモードを決定し（ステップＳ２）、この後、書き込みに際して、メモリセルグループごとにモードを切り替える（ステップＳ３）。
ここで、モードの切り替えについては、既に述べたように、例えば、書き込み電位Ｖｐｇｍのステップアップ幅や、リード電位又はベリファイリード電位の値などを可変にすることによって実現できる。
図１３は、書き込み電位のステップアップ幅を可変にすることで閾値分布の形を制御する回路例を示している。
基準電位Ｖｒｅｆ（１Ｖ）は、例えば、バンドギャップレファレンス回路により生成される。この回路例では、可変抵抗の抵抗値を変えることにより、昇圧電位の値を変えることができる。従って、可変抵抗の抵抗値の変化量を制御することにより、書き込み電位のステップアップ幅を制御することができる。
図１４は、リード電位又はベリファイリード電位の値を可変にすることで閾値分布の形を制御する回路例を示している。
基準電位Ｖｒｅｆ（１Ｖ）は、例えば、バンドギャップレファレンス回路により生成される。この回路例においても、可変抵抗の抵抗値を変えることにより、出力電位の値を変えることができる。従って、この出力電位をリード電位又はベリファイリード電位として用いれば、閾値分布の形を制御することができる。
(4) メモリセルアレイの構成例
図１５は、メモリセルアレイの構成例を示している。図１６は、図１５に示される複数のブロックのうちの１つのブロックＢＬＯＣＫｉを示している。
メモリセルアレイ１は、複数（本例では、１０２４個）のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３から構成される。複数のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３は、Ｙ方向に並んで配置される。ブロックとは、消去の最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。
１つのブロックＢＬＯＣＫｉは、Ｘ方向に並んだ複数（本例では、８５１２個）のＮＡＮＤセルユニットＵから構成される。１つのＮＡＮＤセルユニットＵは、直列接続される４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４からなるＮＡＮＤ列と、ＮＡＮＤ列の一端に接続されるセレクトゲートトランジスタＳ１と、ＮＡＮＤ列の他端に接続されるセレクトゲートトランジスタＳ２とから構成される。
本例では、ＮＡＮＤ列は、４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４から構成されるが、１つ又は２つ以上のメモリセルから構成されていればよく、特に、４つに限定されるものではない。
セレクトゲートトランジスタＳ１は、ビット線ＢＬｅｋ又はビット線ＢＬｏｋに接続され（ｋ＝０，１，・・・４２５５）、セレクトゲートトランジスタＳ２は、コモンソース線Ｃ−ｓｏｕｒｃｅに接続される。
ワード線（コントロールゲート線）ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉは、Ｘ方向に延び、Ｘ方向の複数のメモリセルに共通に接続される。セレクトゲート線ＳＧＤ−ｉは、Ｘ方向に延び、Ｘ方向の複数のセレクトゲートトランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＳ−ｉも、Ｘ方向に延び、Ｘ方向の複数のセレクトゲートトランジスタＳ２に共通に接続される。
本例では、書き込み／読み出し動作時において、ブロックＢＬＯＣＫｉの一端側から数えて偶数番目 (even) に位置する複数のビット線ＢＬｅ０，ＢＬｅ１，・・・ＢＬｅ４２５５と、その一端側から数えて奇数番目 (odd) に位置する複数のビット線ＢＬｏ０，ＢＬｏ１，・・・ＢＬｏ４２５５とは、互いに独立に駆動される。但し、ビット線は、０から数えるものとする。
つまり、１本のワード線、例えば、ワード線ＷＬ３−ｉに接続される８５１２個のメモリセルのうち、偶数番目に位置する複数のビット線ＢＬｅ０，ＢＬｅ１，・・・ＢＬｅ４２５５に接続される４２５６個のメモリセル（三角で示す）に対して、同時に、書き込み／読み出し動作が実行される。また、ワード線ＷＬ３−ｉに接続される８５１２個のメモリセルのうち、奇数番目に位置する複数のビット線ＢＬｏ０，ＢＬｏ１，・・・ＢＬｏ４２５５に接続される４２５６個のメモリセル（丸で示す）に対して、同時に、書き込み／読み出し動作が実行される。
１メモリセルが１ビットデータを記憶する場合、１本のワード線、例えば、ワード線ＷＬ３−ｉと偶数番目の複数のビット線ＢＬｅ０，ＢＬｅ１，・・・ＢＬｅ４２５５との交点に位置する４２５６個のメモリセル（三角で示す）は、ページと呼ばれる単位を構成する。同様に、ワード線ＷＬ３−ｉと奇数番目の複数のビット線ＢＬｏ０，ＢＬｏ１，・・・ＢＬｏ４２５５との交点に位置する４２５６個のメモリセル（丸で示す）も、ページと呼ばれる単位を構成する。
また、本例のように、１メモリセルが２ビットデータを記憶する場合、４２５６個のメモリセル（三角で示す）は、２ページ分のデータを記憶し、４２５６個のメモリセル（丸で示す）も、２ページ分のデータを記憶する。
(5) デバイス構造例
[1] ウェル構造例
図１７は、ＮＡＮＤセル型フラッシュメモリのウェル構造の例を示している。
ｐ型シリコン基板（ｐ−ｓｕｂ）１１−１内には、ｎ型ウェル領域（Ｃ−ｎ−ｗｅｌｌ）１１−２及びｐ型ウェル領域（Ｃ−ｐ−ｗｅｌｌ）１１−３から構成されるいわゆるダブルウェル領域、ｎ型ウェル領域（ｎ−ｗｅｌｌ）１１−４、並びに、ｐ型ウェル領域（ｐ−ｗｅｌｌ）１１−５が形成される。
ダブルウェル領域は、メモリセルアレイ部に形成され、ｎ型ウェル領域１１−４及びｐ型ウェル領域１１−５は、周辺回路部に形成される。
メモリセルは、ｎチャネルＭＯＳトランジスタから構成され、ｐ型ウェル領域１１−３内に配置される。ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３は、同電位に設定される。
電源電圧よりも高い電圧が印加される高電圧ｎチャネルＭＯＳトランジスタは、Ｐ型シリコン基板（ｐ−ｓｕｂ）１１−１内に形成される。電源電圧が印加される低電圧ｐチャネルＭＯＳトランジスタは、ｎ型ウェル領域（ｎ−ｗｅｌｌ）１１−４内に形成され、電源電圧が印加される低電圧ｎチャネルＭＯＳトランジスタは、ｐ型ウェル領域（ｐ−ｗｅｌｌ）１１−５内に形成される。
[2] セルアレイ構造例
図１８は、ＮＡＮＤセル型フラッシュメモリのメモリセルアレイ部のＹ方向の断面構造の例を示している。
ｐ型シリコン基板１１−１内には、ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３から構成されるダブルウェル領域が形成される。
直列接続された４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４は、ｐ型ウェル領域１１−３内に配置される。４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４は、それぞれ、ＮチャネルＭＯＳトランジスタから構成され、かつ、フローティングゲート電極ＦＧとコントロールゲート電極ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉからなるスタックゲート構造を有する。
直列接続されたメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４からなるＮＡＮＤ列の一端には、セレクトゲートトランジスタＳ１が接続され、その他端には、セレクトゲートトランジスタＳ２が接続される。セレクトゲートトランジスタＳ１，Ｓ２は、ＮチャネルＭＯＳトランジスタから構成され、メモリセルＭ１，Ｍ２，Ｍ３，Ｍ４に近似する構造、即ち、二重構造のセレクトゲート線ＳＧＳ−ｉ，ＳＧＤ−ｉを有する。
ＮＡＮＤセルユニットの一端、即ち、セレクトゲートトランジスタＳ１の拡散層（ドレイン拡散層）１４は、コンタクトプラグＣＢ１を経由して、第１メタル配線層Ｍ０に接続される。また、第１メタル配線層Ｍ０は、ビアプラグＶ１を経由して、ビット線ＢＬとしての第２メタル配線層Ｍ１に接続される。ビット線ＢＬは、データ回路に接続される。
ＮＡＮＤセルユニットの他端、即ち、セレクトゲートトランジスタＳ２の拡散層（ソース拡散層）１５は、コンタクトプラグＣＢ２を経由して、コモンソース線Ｃ−ｓｏｕｒｃｅとしての第１メタル配線層Ｍ０に接続される。コモンソース線Ｃ−ｓｏｕｒｃｅは、ソース電位制御回路に接続される。
ｎ型ウェル領域（Ｃ−ｎ−ｗｅｌｌ）１１−２は、ｎ型拡散層１６を経由して、Ｃ−ｐ−ｗｅｌｌ電位設定線１８に接続され、ｐ型ウェル領域（Ｃ−ｐ−ｗｅｌｌ）１１−３は、ｐ型拡散層１７を経由して、Ｃ−ｐ−ｗｅｌｌ電位設定線１８に接続される。つまり、ｎ型ウェル領域１１−２とｐ型ウェル領域１１−３は、同電位に設定される。Ｃ−ｐ−ｗｅｌｌ電位設定線１８は、ウェル電位制御回路に接続される。
なお、フローティングゲート電極ＦＧ、コントロールゲート電極ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉ及びセレクトゲート線ＳＧＳ−ｉ，ＳＧＤ−ｉは、例えば、不純物を含む導電性ポリシリコンから構成される。また、第１及び第２メタル配線層Ｍ０，Ｍ１は、例えば、アルミニウム、銅、これらの合金などから構成される。
図１９は、メモリセルのＸ方向の断面構造の例を示し、図２０は、セレクトゲートトランジスタのＸ方向の断面構造の例を示している。
Ｘ方向の複数のメモリセル（ＦＧ＋ＷＬ）は、ＳＴＩ (Shallow Trench Isolation) 構造の素子分離層１９によって、互いに電気的に分離されている。Ｐ型ウェル領域１１−３上には、非常に薄いトンネル酸化膜２０を経由して、フローティングゲート電極ＦＧが配置される。フローティングゲート電極ＦＧ上には、ＯＮＯ (oxide/nitride/oxide) 膜２１を経由して、コントロールゲート電極ＷＬが配置される。
セレクトゲート線ＳＧＳ／ＳＧＤは、二重構造になっている。下側のセレクトゲート線ＳＧＳ／ＳＧＤと上側のセレクトゲート線ＳＧＳ／ＳＧＤとは、メモリセルアレイの端部において互いに電気的に接続されると共に、メモリセルアレイ内においても、一定間隔、例えば、５１２本のビット線ごとに、互いに電気的に接続される。
(6) 一括検知回路の構成例
図２１は、一括検知回路の構成例を示している。
一括検知回路１０は、ベリファイリードの後、選択された全てのメモリセルに対して、きちんと書き込み又は消去が行われたか否かを調べる機能を有する（completion detection）。
本例では、メモリセルアレイの構成例でも説明したように、書き込み／読み出し動作時に、偶数番目の複数のビット線と奇数番目の複数のビット線とが互いに独立に駆動されることを前提とする。このため、偶数番目の１本のビット線と奇数番目の１本のビット線とからなる合計２本のビット線に対して、１個のサブデータ回路が設けられる。
具体的には、８５１２本のビット線ＢＬｅｋ，ＢＬｏｋ（ｋ＝０，１，・・・４２２５）が存在するため、データ回路２は、４２５６個のサブデータ回路から構成される。なお、データ回路２内の各サブデータ回路の構成例については、後述する。
本例では、４２５６個のサブデータ回路のうち、８個のサブデータ回路ＲＥＧＲ１−０，ＲＥＧＲ１−１，ＲＥＧＲ１−２，ＲＥＧＲ１−３，ＲＥＧＲ２−０，ＲＥＧＲ２−１，ＲＥＧＲ２−２，ＲＥＧＲ２−３のみを示している。
サブデータ回路ＲＥＧＲ１−ｙは、２本のビット線ＢＬｅｊ＋ｙ，ＢＬｏｊ＋ｙに接続されると共に、Ｉ／Ｏ線対ＩＯｊ＋ｙ，ｎＩＯｊ＋ｙに接続される。また、サブデータ回路ＲＥＧＲ２−ｙは、２本のビット線ＢＬｅｊ＋ｙ＋４，ＢＬｏｊ＋ｙ＋４に接続されると共に、Ｉ／Ｏ線対ＩＯｊ＋ｙ＋４，ｎＩＯｊ＋ｙ＋４に接続される。但し、ｙ＝０，１，２、３である。
第１乃至第４サブデータ回路ＲＥＧＲ１−０，ＲＥＧＲ１−１，ＲＥＧＲ１−２，ＲＥＧＲ１−３の出力ノードＲＣＤ１は、共通接続され、その接続ノードＲＣＤ１は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。同様に、第５乃至第８サブデータ回路ＲＥＧＲ２−０，ＲＥＧＲ２−１，ＲＥＧＲ２−２，ＲＥＧＲ２−３の出力ノードＲＣＤ２も、共通接続され、その接続ノードＲＣＤ２は、ＰチャネルＭＯＳトランジスタＴＰ３のゲートに接続される。
ＰチャネルＭＯＳトランジスタＴＰ１３，ＴＰ１４は、completion detection 時に、制御信号ＣＯＭＨｎに基づいて、ノードＲＣＤ１，ＲＣＤ２をプリチャージする機能を有する。即ち、制御信号ＣＯＭＨｎを“Ｌ”にして、ノードＲＣＤ１，ＲＣＤ２を電源電位Ｖｄｄに設定した後、制御信号ＣＯＭＨｎを“Ｌ”にして、ノードＲＣＤ１，ＲＣＤ２をフローティング状態にする。この時、ＰチャネルＭＯＳトランジスタＴＰ２，ＴＰ３は、オフ状態となる。
ＮチャネルＭＯＳトランジスタＴＮ１５は、completion detection 時に、ノードＮＣＯＭを、接地電位Ｖｓｓに設定した後、フローティング状態にする機能を有する。ＭＯＳトランジスタＴＮ１５は、制御信号ＮＣＯＭＬにより制御される。
completion detection 時、書き込み／消去が十分に行われていないメモリセルに対応するサブデータ回路は、共通ノードＲＣＤ１又は共通ノードＲＣＤ２の電位レベルを“Ｈ”から“Ｌ”に低下させる。
従って、書き込み／消去が十分に行われていないメモリセルが少なくとも１つ存在する場合には、ＰチャネルＭＯＳトランジスタＴＰ２又はＰチャネルＭＯＳトランジスタＴＰ３がオン状態となり、ノードＮＣＯＭが“Ｌ”から“Ｈ”になり、ＦＬＡＧが“Ｌ”になる。
一方、全てのメモリセルに対して、書き込み／消去が十分に行われている場合には、全てのサブデータ回路は、共通ノードＲＣＤ１，ＲＣＤ２の電位レベルを“Ｈ”に維持する。従って、ノードＮＣＯＭは、“Ｌ”のままであり、ＦＬＡＧは、“Ｈ”となる。
このように、ＦＬＡＧの電位レベルを検出することにより、選択された全てのメモリセルに対して、きちんと書き込み／消去が行われたか否かを調べることができる。
本例では、８個のサブデータ回路を１つにまとめ、これら８個のサブデータ回路ごとに、completion detection 、即ち、ＦＲＡＧの電圧レベルの検出を行っている。
このように、８個のサブデータ回路を一まとめにしたのは、これら８個のサブデータ回路に対応する８カラム単位で、リダンダンシイ回路によるメモリセルの置き換えを行っているためである。つまり、ヒューズ素子を切断すると、これら８個のサブデータ回路に接続されるメモリセルは、常に非選択状態になり、これに代わって、リダンダンシイ領域の予備のメモリセルが選択される。
従って、リダンダンシイ回路によるメモリセルの置き換えをｎ（ｎは、自然数）個のサブデータ回路に対応するｎカラム単位で行う場合には、ｎ個のサブデータ回路を一まとめにする。
なお、ＦＲＡＧは、全てのカラムに対応する共通ノードとなっている。例えば、データ回路２が４２５６個のサブデータ回路から構成される場合、８個のサブデータ回路をリダンダンシイ置き換えの１単位とすると、チップ内には、図２１に示す回路が、５３２個存在することになる。そして、これら５３２個の回路は、共通ノードＦＲＡＧに接続される。
(7) データ回路の構成例
図２２は、データ回路内のサブデータ回路の構成例を示している。
本例では、データ回路は、複数個（例えば、４２５６個）のサブデータ回路から構成され、各サブデータ回路は、図２２のような構成を有している。
サブデータ回路ＲＥＧＲは、３個のデータ記憶部ＰＢ，ＬＡＴＣＨ，Ｃ１を有している。これらデータ記憶部ＰＢ，ＬＡＴＣＨ，Ｃ１を使用して、選択された１メモリセルに対して、２ビットデータの書き込み動作及び読み出し動作を実行する。
また、サブデータ回路は、偶数番目の１本のビット線と奇数番目の１本のビット線とからなる合計２本のビット線に対して１個設けられる。偶数番目のビット線ＢＬｅｋは、ＮチャネルＭＯＳトランジスタＮ１を経由して、サブデータ回路ＲＥＧＲに接続され、奇数番目のビット線ＢＬｏｋは、ＮチャネルＭＯＳトランジスタＮ２を経由して、サブデータ回路ＲＥＧＲに接続される。
制御信号ＥＶＥＮＢＬが“Ｈ”、制御信号ＯＤＤＢＬが“Ｌ”のとき、ＮチャネルＭＯＳトランジスタＮ１がオン状態となるため、偶数番目のビット線ＢＬｅｋは、サブデータ回路ＲＥＧＲに電気的に接続される。また、制御信号ＥＶＥＮＢＬが“Ｌ”、制御信号ＯＤＤＢＬが“Ｈ”のとき、ＮチャネルＭＯＳトランジスタＮ２がオン状態となるため、奇数番目のビット線ＢＬｏｋは、サブデータ回路ＲＥＧＲに電気的に接続される。
なお、制御信号ＥＶＥＮＢＬは、偶数番目のビット線ＢＬｅｋに接続されるＭＯＳトランジスタＮ１のゲートに共通に入力され、制御信号ＯＤＤＢＬは、奇数番目のビット線ＢＬｏｋに接続されるＭＯＳトランジスタＮ２のゲートに共通に入力される。
図２３は、図２２のサブデータ回路の回路例を示している。
本例では、図２２に対応させて、１カラム分（２本のビット線ＢＬｅｋ，ＢＬｏｋに対応）のサブデータ回路を示す。
サブデータ回路ＲＥＧＲは、３つのデータ記憶部ＰＢ，ＬＡＴＣＨ，Ｃ１を有する。
データ記憶部Ｃ１は、ディプレッションタイプＮチャネルＭＯＳキャパシタから構成される。データ記憶部ＬＡＴＣＨは、２つのインバータからなるＣＭＯＳフリップフロップ回路から構成され、データ記憶部ＰＢも、２つのインバータからなるＣＭＯＳフリップフロップ回路から構成される。データ記憶部ＰＢは、ページバッファに相当している。
ＭＯＳキャパシタＣ１の一端は、ＮチャネルＭＯＳトランジスタＮ５，Ｎ１，Ｎ２を経由して、ビット線ＢＬｅｋ，ＢＬｏｋに接続され、その他端は、接地点Ｖｓｓに接続される。ＭＯＳトランジスタＮ５は、ビット線ＢＬｅｋ，ＢＬｏｋとサブデータ回路ＲＥＧＲとの電気的接続／切断を行うクランプトランジスタである。
制御信号ＢＬＣＬＡＭＰが“Ｈ”のとき、ＭＯＳトランジスタＮ５は、オン状態となり、例えば、偶数番目のビット線ＢＬｅｋがＭＯＳキャパシタＣ１の一端に電気的に接続される。この時、制御信号ＥＶＥＮＢＬは、“Ｈ”、制御信号ＯＤＤＢＬは、“Ｌ”に設定されている。また、この時、制御信号ＥＶＥＮＢＬＣＵは、“Ｌ”、制御信号ＯＤＤＢＬＣＵは、“Ｈ”に設定され、バイアス電位（例えば、接地電位）ＢＬＣＲＬが、奇数番目のビット線ＢＬｏｋに供給される。
また、奇数番目のビット線ＢＬｏｋがＭＯＳキャパシタＣ１の一端に電気的に接続される場合、制御信号ＥＶＥＮＢＬは、“Ｌ”、制御信号ＯＤＤＢＬは、“Ｈ”に設定される。また、この時、制御信号ＥＶＥＮＢＬＣＵは、“Ｈ”、制御信号ＯＤＤＢＬＣＵは、“Ｌ”に設定され、バイアス電位（例えば、接地電位）ＢＬＣＲＬが、偶数番目のビット線ＢＬｅｋに供給される。
制御信号ＢＬＣＬＡＭＰが“Ｌ”のときは、ＭＯＳトランジスタＮ５は、オフ状態となるため、ビット線ＢＬｅｋ，ＢＬｏｋとサブデータ回路ＲＥＧＲとは、電気的に切断される。
ＮチャネルＭＯＳトランジスタＮ６は、ＭＯＳキャパシタＣ１の一端に接続される。ＭＯＳトランジスタＮ６は、ＭＯＳキャパシタＣ１の一端を、プリチャージ電位ＶＰＲＥに充電するための素子である。制御信号ＢＬＰＲＥが“Ｈ”のとき、ＭＯＳキャパシタＣ１の一端は、プリチャージ電位ＶＰＲＥに充電される。
ＮチャネルＭＯＳトランジスタＮ８は、ＮチャネルＭＯＳトランジスタＮ７を経由して、ＭＯＳキャパシタＣ１の一端に接続される。制御信号ＲＥＧが“Ｈ”、即ち、ＭＯＳトランジスタＮ７がオン状態のとき、ＭＯＳトランジスタＮ８は、そのゲートレベル（データ値）に基づいて、ＭＯＳキャパシタＣ１の一端の電位を、強制的に、ＶＲＥＧにする。
例えば、ＭＯＳトランジスタＮ８のゲートレベルが“Ｈ”、即ち、データ値が“１”のときは、制御信号ＲＥＧが“Ｈ”になると、ＭＯＳキャパシタＣ１の一端が強制的にＶＲＥＧに設定される。また、ＭＯＳトランジスタＮ８のゲートレベルが“Ｌ”、即ち、データ値が“０”のときは、ＭＯＳキャパシタＣ１の一端の電位は、ＶＲＥＧに影響されることはない。
データ記憶部ＬＡＴＣＨ，ＰＢは、上述のように、共に、ＣＭＯＳフリップフロップ回路から構成される。
データ記憶部Ｃ１とデータ記憶部ＬＡＴＣＨとの間には、スイッチ素子としてのＮチャネルＭＯＳトランジスタＮ１０が接続される。ＭＯＳトランジスタＮ１０は、制御信号ＢＬＣ１により制御され、データ記憶部Ｃ１とデータ記憶部ＬＡＴＣＨとの間におけるデータの転送を実行するために使用される。
ＭＯＳトランジスタＮ８のゲートとデータ記憶部ＬＡＴＣＨとの間には、スイッチ素子としてのＮチャネルＭＯＳトランジスタＮ９が接続される。ＭＯＳトランジスタＮ９は、制御信号ＤＴＧにより制御され、データ記憶部ＬＡＴＣＨに記憶されたデータを、ＭＯＳトランジスタＮ８のゲートに転送するために使用される。
データ記憶部Ｃ１とデータ記憶部ＰＢとの間には、スイッチ素子としてのＮチャネルＭＯＳトランジスタＮ１１が接続される。ＭＯＳトランジスタＮ１１は、制御信号ＢＬＣ２により制御され、データ記憶部Ｃ１とデータ記憶部ＰＢとの間におけるデータの転送を実行するために使用される。
ＮチャネルＭＯＳトランジスタＮ１５は、データ記憶部ＰＢのデータをリセットするための素子である。例えば、書き込み動作時、ＭＯＳトランジスタＮ１５は、ライトデータがデータ記憶部ＰＢに入力する前に、データ記憶部ＰＢの状態を“１”−データ保持の状態、即ち、ノードＮＯＤＥを“Ｈ”の状態に設定する。
データ記憶部ＰＢは、カラム選択スイッチとしてのＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４を経由して、Ｉ／Ｏ線（データ線）ＩＯ，ｎＩＯに接続される。
カラムアドレス信号により選択されたカラムでは、カラム選択信号ＣＳＬｋ（Ｋ＝０、１，・・・４２５５）が“Ｈ”になるため、その選択されたカラム内のデータ記憶部ＰＢとＩ／Ｏ線ＩＯ，ｎＩＯとが電気的に接続される。
ＮチャネルＭＯＳトランジスタＮ１２は、データ記憶部ＬＡＴＣＨに記憶されたデータに基づいて、共通ノードＰＣＤのレベルを決定するための素子である。
例えば、“０”−書き込み時、“０”−データは、データ記憶部ＬＡＴＣＨに記憶される。つまり、ＮチャネルＭＯＳトランジスタＮ１２は、オン状態となり、共通ノードＰＣＤのレベルを“Ｌ”にする。ベリファイリード時、メモリセルにきちんと“０”−データがライトされていれば、リードデータは、“１”になるため、データ記憶部ＰＢに、“１”−データが記憶される。つまり、ＮチャネルＭＯＳトランジスタＮ１２は、オフ状態となり、共通ノードＰＣＤのレベルを“Ｈ”にする。
上述の説明においては、データに関しては、“０”と“１”が存在し、ノードのレベルに関しては、“Ｌ”と“Ｈ”が存在するが、両者の関係は、“０”が“Ｌ”に相当し、“１”が“Ｈ”に相当する。
また、本例では、１カラム内に２本のビット線ＢＬｅｋ，ＢＬｏｋが配置され、この２本のビット線ＢＬｅｋ，ＢＬｏｋに１個のサブデータ回路が接続される。このように、１個のサブデータ回路に２本のビット線ＢＬｅｋ，ＢＬｏｋを接続する理由は、１．読み出し時において、互いに隣接するビット線間に容量結合によるノイズが生じることを防止する（シールドビット線読み出し手法の採用）、２．データ回路の数を減らし、チップ面積の縮小を図る、などの目的を達成することにある。
(8) ワード線制御回路の構成例
図２４は、ワード線制御回路の構成例を示している。
メモリセルアレイ１は、Ｙ方向に配置された複数個のメモリセルブロックから構成される。各々のメモリセルブロックは、Ｘ方向に配置された複数のＮＡＮＤセルユニットを有する。メモリセルアレイ及びＮＡＮＤセルユニットの回路例については、図１６に示す通りである。
但し、本例では、１ブロック内のワード線ＷＬ１，…ＷＬ１６の数は、１６本を前提としており、上述の例（図１６）とは異なっている。しかし、この点は、特に、重要な点ではないので、そのまま説明する。
本例では、１個のメモリセルブロックに対応して、１個のロウアドレスデコーダと１個のワード線ドライバが設けられる。
例えば、第１のメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、第１のワード線ドライバＲＭＡＩＮ１に接続され、第１のワード線ドライバＲＭＡＩＮ１は、第１のメモリセルブロックの選択／非選択を決める第１のロウアドレスデコーダＲＡＤＤ１の出力信号（デコード結果）を受ける。
このように、第ｉ（ｉ＝１，２，…）のメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、第ｉのワード線ドライバＲＭＡＩＮｉに接続され、第ｉのワード線ドライバＲＭＡＩＮｉは、第ｉのメモリセルブロックの選択／非選択を決める第ｉのロウアドレスデコーダＲＡＤＤｉの出力信号（デコード結果）を受ける。
ここで、本例では、ワード線ドライバを、メモリセルアレイ１の両側（Ｘ方向の２つの端部）に配置している。
具体的には、奇数番目のメモリセルアレイブロックに対応するワード線ドライバＲＭＡＩＮ１，ＲＭＡＩＮ３，…は、メモリセルアレイ１のＸ方向の２つの端部のうちの一方（左側）に配置され、偶数番目のメモリセルアレイブロックに対応するワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…は、メモリセルアレイ１のＸ方向の２つの端部のうちの他方（右側）に配置される。
このように、ワード線ドライバＲＭＡＩＮｉを、メモリセルアレイ１の両端に配置することにより、ワード線ドライバＲＭＡＩＮｉの設計を容易にする（又はレイアウトの自由度を大きくする）ことができる。つまり、本例の場合、１個のワード線ドライバは、Ｙ方向に関して、メモリセルブロック２個分のレイアウトスペースを確保できる。
また、１つのメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、このメモリセルブロックに対応するワード線ドライバにより、常に、メモリセルアレイ１の一方側（又は他方側）から駆動されるため、選択されたブロック内の所定の１個のＮＡＮＤセルユニット内のメモリセル及びセレクトトランジスタに関して、駆動信号が供給されるのタイミングのずれは生じない。
一方、ロウアドレスデコーダＲＡＤＤｉ（ｉ＝１，２，…）は、メモリセルアレイ１のＸ方向の２つの端部のうちの一方（片側）のみに配置される。この場合、ロウアドレス信号をロウアドレスデコーダＲＡＤＤｉに供給するための信号線（アドレスバス）をメモリセルアレイ１の片側のみに配置すればよいため、アドレスバスの面積を減らすことができ、結果として、チップ面積の縮小に貢献できる。
つまり、仮に、ワード線ドライバＲＭＡＩＮｉと同様に、ロウアドレスデコーダＲＡＤＤｉを、メモリセルアレイ１のＸ方向の２つの端部のそれぞれに配置すると、アドレスバスについても、メモリセルアレイ１のＸ方向の２つの端部のそれぞれに配置しなければならず、チップ面積の縮小に関しては、不利となる。
ロウアドレスデコーダＲＡＤＤｉを、メモリセルアレイ１のＸ方向の２つの端部のうちの一方（片側）のみに配置した結果、本例では、信号線２２がメモリセルアレイ１上に配置される。信号線２２は、偶数番目のメモリセルアレイブロックに対応するロウアドレスデコーダＲＡＤＤ２，ＲＡＤＤ４，…の出力信号（デコード結果）ＲＤＥＣＡＤＳを、ワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…に供給するために使用される。
この信号線２２には、通常動作時において、信号ＲＤＥＣＡＤＳが伝わる。従って、通常動作時、この信号線２２の電位がメモリセルの動作に悪影響を与えないようにする必要がある。なお、信号線２２の電位がメモリセルの動作に悪影響を与えないようなロウアドレスデコーダＲＡＤＤｉ及びワード線ドライバＲＭＡＩＮｉについては、後述する。
電位発生回路９Ａは、昇圧回路（チャージポンプ回路）を有し、例えば、書き込み動作時に使用する書き込み電位Ｖｐｇｍや転送電位Ｖｐａｓｓを生成する。
昇圧回路により発生する昇圧電位に関しては、本発明の例に関わるフラッシュメモリの特徴である第１のモードと第２のモードとの切り替えを行うために、例えば、図１３に示すような構成により可変とする。
電位発生回路９Ａは、切替回路９Ｂに接続される。切替回路９Ｂは、書き込み電位Ｖｐｇｍ、転送電位Ｖｐａｓｓ、チップ内電源電位Ｖｄｄ、接地電位Ｖｓｓなどの電位を、ワード線ＷＬ１，…ＷＬ１６に対応する信号線ＣＧ１，…ＣＧ１６に振り分ける。
信号線ＣＧ１，…ＣＧ１６は、ワード線ドライバＲＭＡＩＮｉに接続される。即ち、信号線ＣＧ１，…ＣＧ１６は、ワード線ドライバＲＭＡＩＮｉ内の電位転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６（後述する）を経由して、ワード線ＷＬ１，…ＷＬ１６に接続される。
(9) ロウアドレスデコーダ及びワード線ドライバの回路例
本発明の例に関わるフラッシュメモリは、これらロウアドレスデコーダ及びワード線ドライバから出力されるリード電位又はベリファイリード電位の値を制御することにより、第１のモードと第２のモードとを切り替え、１チップ内のメモリセルに関して異なる閾値分布を実現するというものである。
そこで、以下では、ロウアドレスデコーダ及びワード線ドライバの一般的な構成例について説明する。
図２５は、奇数番目のメモリセルブロックに対応して設けられるロウアドレスデコーダの主要部を示している。
このロウアドレスデコーダＲＡＤＤ１は、正確には、ブロックデコーダとして機能する。即ち、例えば、第１のメモリセルブロックが選択されるとき、ロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊの全てが“Ｈ”となり、出力信号ＲＤＥＣＡＤが“Ｈ”となる。
図２６は、奇数番目のメモリセルブロックに対応して設けられるワード線ドライバの主要部を示している。
ワード線ドライバＲＭＡＩＮ１の主な構成要素は、高電圧スイッチング回路２６と転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６である。
高電圧スイッチング回路２６は、ＭＯＳキャパシタＤＨＮ４及びＭＯＳトランジスタＩＨＮ１からなる第１の昇圧ユニットと、ＭＯＳキャパシタＤＨＮ５及びＭＯＳトランジスタＩＨＮ２からなる第２の昇圧ユニットを備える。
ＭＯＳトランジスタＨＮ３のゲートは、ＭＯＳトランジスタＩＨＮ１，ＩＨＮ２の接続ノードＢに接続される。この場合、ＭＯＳトランジスタＨＮ３のゲートとソースの電位レベルが逆相を維持しつつ、クロック信号Ｏｗｃに同期して、次第に各ノードＡ，Ｂ，ＴｒａｎｓｆｅｒＧ１の電位が上昇するため、昇圧効率が向上する。
高電圧スイッチング回路２６は、ロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤが“Ｈ”のとき、動作状態となる。即ち、出力信号ＲＤＥＣＡＤが“Ｈ”のとき、ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、クロック信号Ｏｗｃと逆相のクロック信号となる。ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、ＭＯＳキャパシタＤＨＮ４，ＤＨＮ５の一端に印加される。
その結果、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６のゲートに昇圧電位が印加され、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６は、オン状態となる。
ロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤが“Ｈ”のとき、ＭＯＳトランジスタＨＮ７，ＨＮ８は、オフ状態となる。この時、信号線ＳＧＤ，ＳＧＳは、例えば、チップ内電源電位Ｖｄｄとなり、このＶｄｄは、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６を経由して、セレクトゲート線ＳＧ１，ＳＧ２に供給される。
また、信号線ＣＧ１，ＣＧ２，…ＣＧ１６は、切替回路９Ｂ（図１参照）により、それぞれ動作モードに応じて所定の電位に設定される。そして、信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、転送用ＭＯＳトランジスタＨＮｔ１，…ＨＮｔ１６を経由して、ワード線ＷＬ１，ＷＬ２，…ＷＬ１６に供給される。
図２７は、偶数番目のメモリセルブロックに対応して設けられるロウアドレスデコーダの主要部を示している。
ロウアドレスデコーダＲＡＤＤ２は、図２５のロウアドレスデコーダＲＡＤＤ１と同じ回路を含んでいる。即ち、破線Ｘ１で囲んだ部分の回路は、図２５のロウアドレスデコーダＲＡＤＤ１と同じである。なお、図２７において、図２５と同じ部分には、同じ符号が付してある。
このロウアドレスデコーダＲＡＤＤ２は、インバータＩ４、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４及びデプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ６，ＤＨＮ７を有している。
クロックドインバータＣＩＮＶ４は、消去時に、選択されたメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ（図２４の信号線２２の電位）を接地電位Ｖｓｓにし、非選択のメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳをチップ内電源電位Ｖｄｄにする機能を有する。
ＭＯＳトランジスタＤＨＮ６は、後述する図２８のトランジスタＤＨＮ９と共に、信号線２２（図２４参照）をフローティング状態にする機能を有する。
消去時、選択されたメモリセルブロックでは、信号ＲＤＥＣＡＤＳ１は、“Ｈ（Ｖｄｄ）”となり、非選択のメモリセルブロックでは、信号ＲＤＥＣＡＤＳ１は、“Ｌ（Ｖｓｓ）”となる。
仮に、この信号ＲＤＥＣＡＤＳ１を、メモリセルアレイ上の信号線２２（図２４参照）に与えると、非選択のメモリセルブロックでは、メモリセルアレイ上の信号線２２（図２４参照）が“Ｌ（Ｖｓｓ）”となる。
この場合、セルウェルとワード線の容量カップリングにより、セルウェルに消去電位Ｖｅｒａを与えたときに、非選択のメモリセルブロック内のワード線の電位を上昇させようとすると、接地電位Ｖｓｓである信号線２２（図２４）の影響により、ワード線の電位が十分に上昇しなくなる。
本例では、クロックドインバータＣＩＮＶ４を設けているため、消去時、選択されたメモリセルブロックでは、出力信号ＲＤＥＣＡＤＳは、“Ｌ（Ｖｓｓ）”となり、非選択のメモリセルブロックでは、信号ＲＤＥＣＡＤＳは、“Ｈ（Ｖｄｄ）”となる。
即ち、非選択のメモリセルブロックでは、メモリセルアレイ上の信号線２２（図２４参照）は、“Ｈ（Ｖｄｄ）”となり、かつ、ＭＯＳトランジスタＤＨＮ６とＭＯＳトランジスタＤＨＮ９（図２８）のカットオフによりフローティング状態となる。
従って、セルウェルとワード線の容量カップリングにより、非選択のメモリセルブロック内のワード線の電位を上昇させる場合、チップ内電源電位Ｖｄｄである信号線２２（図２４）の影響は少なくなり、ワード線の電位が十分に上昇する。
図２８は、偶数番目のメモリセルブロックに対応して設けられるワード線ドライバの主要部を示している。
ワード線ドライバＲＭＡＩＮ２の主な構成要素のうち、高電圧スイッチ回路２６と転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６に関しては、図２６に示すワード線ドライバＲＭＡＩＮ１と同じである。即ち、破線Ｘ２で囲んだ部分の回路は、図２６のロウアドレスデコーダＲＡＤＤ１とほぼ同じである。なお、図２８において、図２６と同じ部分には、同じ符号が付してある。
ワード線ドライバＲＭＡＩＮ２は、クロックドインバータＣＩＮＶ５，ＣＩＮＶ６，ＣＩＮＶ７、デプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ８，ＤＨＮ９及びエンハンスメント型ＰチャネルＭＯＳトランジスタＴＰ６，ＴＰ７を有している。
クロックドインバータＣＩＮＶ７は、消去時に、選択されたメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ（図２４の信号線２２の電位）を接地電位Ｖｓｓからチップ内電源電位Ｖｄｄに戻し、非選択のメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳをチップ内電源電位Ｖｄｄから接地電位Ｖｓｓに戻した後に、破線Ｘ２内の回路に、信号ＲＤＥＣＡＤＳ２として与える機能を有する。
ＭＯＳトランジスタＤＨＮ９は、図２７のトランジスタＤＨＮ６と共に、信号線２２（図２４参照）をフローティング状態にする機能を有する。
このように、図２７のロウアドレスデコーダＲＡＤＤ２内のインバータＩ４、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４及びデプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ６，ＤＨＮ７と、図２８のワード線ドライバＲＭＡＩＮ２内のクロックドインバータＣＩＮＶ５，ＣＩＮＶ６，ＣＩＮＶ７、デプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ８，ＤＨＮ９及びエンハンスメント型ＰチャネルＭＯＳトランジスタＴＰ６，ＴＰ７は、同一の目的を達成するために、ペアで使用される。
なお、図２５乃至図２８では、これらの回路に電源電位としてＶｄｄ（外部電源電位Ｖｃｃよりも低いチップ内電源電位）を供給したが、これに代えて、例えば、外部電源電位Ｖｃｃを供給してもよい。
(10) 信号線２２の電位レベルに関して
次に、各動作モードにおいて、信号線２２（図２４参照）の電位レベルがどのようになるかについて説明する。なお、ここでは、信号線２２の電位レベルについてのみ説明する。
本例では、信号線２２（図２４）は、偶数番目のメモリセルブロックに対応するロウアドレスデコーダ（図２７）とワード線ドライバ（図２８）を接続する。従って、図２７及び図２８を参照しつつ、信号線２２（図２４）を伝わるワード線ドライバ選択信号ＲＤＥＣＡＤＳの電位レベルについて説明する。
ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳの電位レベルは、動作モードによって異なる。
消去動作以外の動作（書き込み、読み出し、ベリファイリード）では、ＲＯＷＥＲＡＳＥ１Ｂ、ＲＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲＡＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ電源電位Ｖｄｄ（外部電源電位Ｖｃｃよりも低いチップ内電源電位。但し、外部電源電位Ｖｃｃでもよい。）に設定し、ＲＯＷＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、ＲＯＷＥＲＡＳＥ２を、それぞれ接地電位Ｖｓｓに設定する。
この時、クロックドインバータＣＩＮＶ３，ＣＩＮＶ５，ＣＩＮＶ６が動作状態になり、クロックドインバータＣＩＮＶ４，ＣＩＮＶ７が非動作状態になる。また、ＭＯＳトランジスタＴＰ６は、オフ状態になる。
選択されたメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳも、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
一方、非選択のメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳも、“Ｌ”、即ち、接地電位Ｖｓｓになる。
従って、消去動作以外の動作では、非選択のメモリセルブロック内のメモリセルアレイ上に配置される信号線２２（図２４参照）は、接地電位Ｖｓｓ、非選択のメモリセルブロック内のセレクトゲート線ＳＧ１，ＳＧ２も、接地電位Ｖｓｓとなり、これらの信号線２２，ＳＧ１，ＳＧ２は、ビット線とワード線の間のシールド線として機能する。結果として、ビット線を伝わるデータに生じるカップリングノイズを低減できる。
消去動作では、ＲＯＷＥＲＡＳＥ１Ｂ、ＲＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲＡＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ接地電位Ｖｓｓに設定し、ＲＯＷＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、ＲＯＷＥＲＡＳＥ２を、それぞれチップ内電源電位Ｖｄｄ（電源電位Ｖｃｃでもよい。）に設定する。
この時、クロックドインバータＣＩＮＶ４，ＣＩＮＶ７が動作状態になり、クロックドインバータＣＩＮＶ３，ＣＩＮＶ５，ＣＩＮＶ６が非動作状態になる。また、ＭＯＳトランジスタＴＰ６は、オン状態になる。
選択されたメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、“Ｌ”、即ち、接地電位Ｖｓｓになる。
一方、非選択のメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
また、ＲＯＷＧＡＴＥが接地電位Ｖｓｓであるため、非選択のメモリセルブロック内の信号線２２（図２４参照）は、その電位（ＲＤＥＣＡＤＳの電位）が１〜１．５Ｖ程度になると、ＭＯＳトランジスタＤＨＮ６，ＤＨＮ９がカットオフすることにより、フローティング状態になる。
このように、消去動作では、非選択のメモリセルブロック内のメモリセルアレイ上に配置される信号線２２（図２４参照）は、１〜１．５Ｖで、かつ、フローティング状態となる。つまり、セルウェルに消去電位Ｖｅｒａを与えたときに、信号線２２（図２４）の電位も、ワード線と同様に、容量カップリングにより上昇するため、信号線２２（図２４）がワード線の電位の上昇を抑えることがない。
従って、セルウェルに消去電位Ｖｅｒａを与えたときに、セルウェルとワード線の間の容量カップリングにより、非選択のメモリセルブロック内のワード線の電位が上昇し易くなるという効果を得ることができる。
また、これに伴い、非選択のメモリセルブロック内のメモリセルのトンネル酸化膜に大きな電界がかかることがないため、非選択のメモリセルブロックにおける誤消去を防止できる。
ところで、図２７の破線Ｘ１内のヒューズ素子（図２５のヒューズ素子も同じ）は、そのヒューズ素子（ロウアドレスデコーダ）に対応するメモリセルブロックをユーザ用の通常のメモリ領域とする場合には、切断されない。
しかし、そのヒューズ素子（ロウアドレスデコーダ）に対応するメモリセルブロックを、例えば、デバイス・コードを記憶するＲＯＭ・ＢＬＯＣＫ領域とする場合には、そのヒューズ素子を切断し、ユーザが、ＲＯＭ・ＢＬＯＣＫ領域に対して、自由に、書き込み／消去を行えないようにしている。
このＲＯＭ・ＢＬＯＣＫ領域は、以下の意義がある。
近年、ＮＡＮＤ型フラッシュメモリは、様々な電子機器のメモリに使用されている。しかし、電話通信により音楽情報を記憶するためのメモリなど、ＮＡＮＤ型フラッシュメモリは、著作権に関わるデータのメモリとして使用される場合がある。
そこで、ＮＡＮＤ型フラッシュメモリには、不正コピーを防止するために、チップの番号、即ち、デバイス・コードが記憶される。
このデバイス・コードは、個々のＮＡＮＤ型フラッシュメモリに固有のものであるが、仮に、ユーザがこのデバイス・コードを自由に書き換えられるようでは、デバイス・コードの本来の目的を達成することができない。
このため、デバイス・コードは、製品の出荷前に、ＮＡＮＤ型フラッシュメモリのＲＯＭ・ＢＬＯＣＫ領域に書き込まれ、ＲＯＭ・ＢＬＯＣＫ領域に対しては、ユーザが書き込み／消去を行えないようにしている。つまり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックでは、ヒューズ素子が切断される。
これにより、例えば、情報提供側のＮＡＮＤ型フラッシュメモリから情報受け取り側のＮＡＮＤ型フラッシュメモリに音楽情報をコピーしようとする場合、情報提供側のＮＡＮＤ型フラッシュメモリからデバイス・コードを読み出し、これが、情報受け取り側のＮＡＮＤ型フラッシュメモリのデバイス・コードと異なる場合には、コピーができないようにしている。
ヒューズ素子は、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックにデバイス・コードをプログラムした直後に切断する。
仮に、ヒューズ素子を切断しない状態で、出荷前試験を行うと、この試験で、デバイス・コードが消去されてしまうためである。
即ち、出荷前試験では、試験時間の短縮のために、全ブロックを同時に選択して、書き込み／消去を行う。つまり、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になるため、ヒューズ素子が切断されていないと、ＣＭＤ ＲＯＭＢＡが“Ｌ”であっても、ＲＤＥＣＡＤＳ１が“Ｈ”（図２５では、ＲＤＥＣＡＤが“Ｈ”）となり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックが選択されてしまう。
一方、出荷前試験において、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になっても、ヒューズ素子が切断されていれば、ＣＭＤ ＲＯＭＢＡが“Ｌ”であるため、ＲＤＥＣＡＤＳ１が“Ｌ”（図２５では、ＲＤＥＣＡＤが“Ｌ”）となり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックは、選択されない。
ヒューズ素子を切断しても、ＲＯＭ・ＢＬＯＣＫ領域に記憶されたデバイス・コードを読み出す必要がある。
ＲＯＭ・ＢＬＯＣＫ領域に対するデータ読み出しは、ＣＭＤ ＲＯＭＢＡを“Ｈ”にすることにより達成できる。つまり、ＣＭＤ ＲＯＭＢＡが“Ｈ”、ＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になると、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックが選択される。
また、ヒューズ素子を切断した後においても、特殊なコマンドを入力することで、ＣＭＤ ＲＯＭＢＡ及びＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…ＡＲＯＷｊを“Ｈ”にすることにより、ＲＯＭ・ＢＬＯＣＫ領域内のデータを書き換えることも可能である。この場合には、ＣＭＤ ＲＯＭＢＡを“Ｈ”にするコマンドは、一般のユーザには非公開にし、不正に、ＲＯＭ・ＢＬＯＣＫ領域内のデータが書き換えられないようにする。
なお、本例では、ＲＯＭ・ＢＬＯＣＫ領域のヒューズを切断する場合を説明したが、図２５のヒューズや図２７の破線Ｘ１内のヒューズは、メモリセルブロックが不良ブロックである場合にも、切断される。この場合、この不良ブロックは、リダンダンシイ回路により、予備のブロックに置き換えられる。
３． 基本動作の説明
以下では、書き込み、読み出しなどの各動作モードにおける本発明の例に関わるフラッシュメモリ（図１）の主要部、特に、データ回路（図２３）の動作について詳細に説明する。
動作の説明を行う前に、まず、メモリセルに対する書き込み／読み出し方法の一例について説明する。
(1) 書き込み／読み出し方法
図２９は、４値ＮＡＮＤ型フラッシュメモリのメモリセルの閾値電圧（Ｖｔｈ）の分布の例を示している。
本発明の例では、１チップ内のメモリセルに対して、選択的に、異なる閾値分布を実現できることを特徴とする。但し、異なる閾値分布を実現する手段については、既に述べたので、ここでは、単に、メモリセルに対する書き込み／読み出し方法について説明する。
１つのメモリセルには、２ビットデータ（４値データ）が記憶される。本例では、上述したように、２ビットデータを、“１１”、“１０”、“０１”、“００”とする。２ビットデータのうちの１ビットは、論理下位ページデータ（白抜きの四角で示す）として、また、他の１ビットは、論理上位ページデータ（丸で示す）として、同一のメモリセルに記憶される。
２ビットデータ（“１１”、“１０”、“０１”、“００”）とメモリセルの閾値電圧との関係は、図２９に示す関係になる。
“１１”は、消去状態である。消去状態では、論理下位ページデータの値及び論理上位ページデータの値が、共に、“１”となっている。消去状態のメモリセルは、負の閾値電圧Ｖｔｈを有する。
“１０”、“０１”、“００”は、書き込み状態である。書き込み状態のメモリセルは、正の閾値電圧Ｖｔｈを有する。また、書き込み状態のうち、“１０”状態は、最も低い閾値電圧を有し、“００”状態は、最も高い閾値電圧を有し、“０１”状態は、“１０”状態と“００”状態の間の閾値電圧を有する。
２ビットデータは、上述のように、論理下位ページデータと論理上位ページデータとからなり、２回の書き込み動作により、メモリセルに書き込まれる。
まず、論理下位ページデータの書き込みが行われる。
当初、全てのメモリセルは、消去状態、即ち、“１１”状態にあるものとする。この後、図３０に示すように、論理下位ページデータの書き込みを行うと、メモリセルの閾値電圧Ｖｔｈの分布は、ライトデータ（論理下位ページデータ）の値（“１”，“０”）に応じて、２つに分けられる。
即ち、論理下位ページデータが“１”の場合には、ビット線を“Ｈ”にすることで（ワード線は書き込み電位）、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、メモリセルは、消去状態（“１１”状態）を維持する（論理下位ページデータ“１”の書き込み）。
一方、論理下位ページデータが“０”の場合には、ビット線を“Ｌ”にすることで（ワード線は書き込み電位）、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、メモリセルは、書き込み状態（“１０”状態）に変化する（論理下位ページデータ“０”の書き込み）。
この後、論理上位ページデータの書き込みが行われる。
論理上位ページデータの書き込みは、チップの外部から入力されるライトデータ（即ち、論理上位ページデータ）と、既に、メモリセルに書き込まれている論理下位ページデータとに基づいて行われる。
なお、論理下位ページデータについては、論理上位ページデータの書き込み前に、メモリセルからデータ回路に読み出し、かつ、保持しておく（Internal data load）。
図３１に示すように、論理上位ページデータが“１”の場合には、ビット線を“Ｈ”にすることで（ワード線は書き込み電位）、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、論理下位ページデータが“１”である“１１”状態（消去状態）のメモリセルは、“１１”状態をそのまま維持する（論理上位ページデータ“１”の書き込み）。また、論理下位ページデータが“０”である“１０”状態のメモリセルは、“１０”状態をそのまま維持する（論理上位ページデータ“１”の書き込み）。
一方、図３１に示すように、論理上位ページデータが“０”の場合には、ビット線を“Ｌ”にすることで、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、論理下位ページデータが“１”である“１１”状態（消去状態）のメモリセルは、“０１”状態に変化する（論理上位ページデータ“０”の書き込み）。また、論理下位ページデータが“０”である“１０”状態のメモリセルは、“００”状態に変化する（論理上位ページデータ“０”の書き込み）。
つまり、本例では、論理下位ページデータが“１”、論理上位ページデータが“１”のとき、データ“１１”がメモリセルに書き込まれ、論理下位ページデータが“０”、論理上位ページデータが“１”のとき、データ“１０”がメモリセルに書き込まれる。また、論理下位ページデータが“１”、論理上位ページデータが“０”のとき、データ“０１”がメモリセルに書き込まれ、論理下位ページデータが“０”、論理上位ページデータが“０”のとき、データ“００”がメモリセルに書き込まれる。
このように、２回の書き込み動作により、メモリセルの閾値電圧Ｖｔｈの分布は、４つ（“１１”，“１０”，“０１”，“００”）に分けられる。
本例では、論理上位ページデータが“０”のとき、“１１”状態のメモリセルは、“０１”状態に変化し、“１０”状態のメモリセルは、“００”状態に変化する（図３１参照）。
なお、図２９において、Ｖｃｇｖ１０は、“１０”−ベリファイリードに用いるリード電位であり、例えば、０．４Ｖとなる。Ｖｃｇｖ０１は、“０１”−ベリファイリードに用いるリード電位（例えば、１．４Ｖ）であり、Ｖｃｇｖ００は、“００”−ベリファイリードに用いるリード電位（例えば、２．４Ｖ）である。Ｖｒｅａｄは、非選択のワード線に与える転送電位である。
メモリセルの閾値電圧がＶｃｇｒ１０未満であれば、メモリセルのデータは、“１１”であり、メモリセルの閾値電圧が、Ｖｃｇｒ１０を超え、Ｖｃｇｒ０１を下回る場合には、メモリセルのデータは、“１０”であり、メモリセルの閾値電圧が、Ｖｃｇｒ０１を超え、Ｖｃｇｒ００を下回る場合には、メモリセルのデータは、“０１”であり、メモリセルの閾値電圧がＶｃｇｒ００を超える場合には、メモリセルのデータは、“００”となる。
論理下位ページデータの通常の読み出しは、例えば、２回の読み出し動作（“ＲＥＡＤ００”，“ＲＥＡＤ１０”）により実現できる。ＲＥＡＤ００は、リード電位として、Ｖｃｇｒ００（例えば、２Ｖ）を用いた読み出し動作のことであり、ＲＥＡＤ１０は、リード電位として、Ｖｃｇｒ１０（例えば、０Ｖ）を用いた読み出し動作のことである。また、論理上位ページデータの読み出しは、例えば、１回の読み出し動作（ＲＥＡＤ“０１”）により実現できる。ＲＥＡＤ０１は、リード電位として、Ｖｃｇｒ０１（例えば、１Ｖ）を用いた読み出し動作のことである。
このように、本例では、合計３回の読み出し動作により、２ビットデータを読み出すことができ、リード時間の短縮又は読み出し動作の高速化を達成できる。
(2) 書き込み、消去及び読み出し動作
以下、書き込み、消去及び読み出し動作の具体例について説明する。
表２及び表３は、消去、書き込み、読み出し、及び、書き込みベリファイにおけるフラッシュメモリ内の各部の電位を示している。
Figure 0004427361
Figure 0004427361
但し、ＢＬｅは、偶数番目のビット線、ＢＬｏは、奇数番目のビット線、ＳＧＤは、ドレイン側（ビット線側）セレクトゲートトランジスタのセレクトゲート線、ＳＧＳは、ソース側（ソース線側）セレクトゲートトランジスタのセレクトゲート線、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、ワード線、Ｃ−ｓｏｕｒｃｅは、ソース線、Ｃ−ｐ−ｗｅｌｌは、メモリセルが形成されるウェル（セルｐウェル）をそれぞれ表している。
また、本例では、書き込み／読み出し時には、ワード線ＷＬ２及び偶数番目のビット線ＢＬｅが選択されるものとする。
初期状態では、メモリセルは、“１１”状態になっている。また、消去動作において、セルｐウェルＣ−ｐ−ｗｅｌｌを２０Ｖ、選択されたブロック内の全てのワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を０Ｖにすることで、その選択されたブロック内のメモリセルでは、フローティングゲートから電子が放出され、“１１”状態になる。
ここで、消去動作時、非選択ブロック内のワード線、全てのビット線及びコントロールゲート線、並びに、ソース線は、フローティング状態 (floating)にされる。このため、これらの導電線の電位は、セルｐウェルＣ−ｐ−ｗｅｌｌとの容量結合により、２０Ｖ近辺まで上昇している。
書き込みは、選択されたワード線ＷＬ２に、書き込み電位Ｖｐｇｍとして、１４Ｖ〜２０Ｖを与えることにより行われる。選択されたビット線ＢＬｅは、０Ｖに設定されるため、これら選択されたワード線ＷＬ２及び選択されたビット線ＢＬｅに接続される選択されたメモリセルでは、フローティングゲート電極内に電子が注入され、閾値が高速に上昇する（第１段階書き込み）。
選択されたメモリセルの閾値が目標値の近くまで上昇したら、その選択されたメモリセルの閾値を目標値近傍に留めるため、閾値の上昇速度を抑えるべく、選択されたビット線ＢＬｅを０．４Ｖ程度まで上げる（第２段階書き込み）。
非選択メモリセルに対しては、その閾値の上昇を禁止するため、ビット線ＢＬｅを電源電位（例えば、約３Ｖ）Ｖｄｄにする（書き込み禁止）。
読み出しは、選択されたワード線ＷＬ２に、読み出し電位として、０Ｖ、１Ｖ、又は、２Ｖ（図２９参照）を与えることにより行われる。
この時、選択されたメモリセルの閾値が読み出し電位よりも低いと、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅが短絡され、ビット線ＢＬｅの電位は、低レベル“Ｌ”になる。これに対し、選択されたメモリセルの閾値が読み出し電位を越えていると、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅは、非導通であるため、ビット線ＢＬｅの電位は、高レベル“Ｈ”になる。
メモリセルが、“１１”状態にあるか、又は、“１０”状態、“０１”状態若しくは“００”状態にあるかは、読み出し電位を０Ｖに設定することによって判断できる（１０読み出し）。また、メモリセルが、“１１”状態若しくは“１０”状態にあるか、又は、“０１”状態若しくは“００”状態にあるかは、読み出し電位を１Ｖに設定することによって判断できる（０１読み出し）。さらに、メモリセルが、“１１”状態、“１０”状態若しくは“０１”状態にあるか、又は、“００”状態にあるかは、読み出し電位を２Ｖに設定することによって判断できる（００読み出し）。
“１０”状態のメモリセルの閾値分布の下限は、例えば、１０読み出しの読み出し電位０Ｖに対して０．４Ｖ以上の読み出しマージンを持たせるため、０．４Ｖ以上の値、本例では、０．４Ｖに設定される。“１０”状態の全てのメモリセルの閾値が０．４Ｖ以上であるか否かは、１０書き込みベリファイにより検証する。そして、閾値が０．４Ｖに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。
同様に、“０１”状態のメモリセルの閾値分布の下限は、例えば、０１読み出しの読み出し電位１Ｖに対して０．４Ｖ以上の読み出しマージンを持たせるため、１．４Ｖ以上の値、本例では、１．４Ｖに設定される。“０１”状態の全てのメモリセルの閾値が１．４Ｖ以上であるか否かは、０１書き込みベリファイにより検証する。そして、閾値が１．４Ｖに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。
また、“００”状態のメモリセルの閾値分布の下限は、例えば、００読み出しの読み出し電位２Ｖに対して０．４Ｖ以上の読み出しマージンを持たせるため、２．４Ｖ以上の値、本例では、２．４Ｖに設定される。“００”状態の全てのメモリセルの閾値が２．４Ｖ以上であるか否かは、００書き込みベリファイにより検証する。そして、閾値が２．４Ｖに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。
書き込みベリファイは、選択されたワード線ＷＬ２に、ベリファイ電位として、Ｖｃｇｖ１０（＝０．４Ｖ）、Ｖｃｇｖ０１（＝１．４Ｖ）、Ｖｃｇｖ００（＝２．４Ｖ）を与えることにより行う。
ここで、閾値分布の幅を狭小にするには、２段階の書き込みベリファイを行うことが有効である。２段階の書き込みベリファイとは、ベリファイ電位を正規の値とそれよりも低い値の２種類用意し、この２種類のベリファイ電位を用いて、書き込みベリファイを実行するベリファイのことである。
例えば、１０書き込みベリファイでは、まず、選択されたワード線ＷＬ２に、ベリファイ電位Ｖｃｇｖ１０として、０．２Ｖを与え、１０第１段階書き込みベリファイを行う。そして、１０第１段階書き込みベリファイが完了したメモリセルについては、この後、個別に、ベリファイ電位Ｖｃｇｖ１０として、０．４Ｖを与え、１０第２段階書き込みベリファイを行う。
同様に、０１書き込みベリファイでは、ベリファイ電位Ｖｃｇｖ０１として、１．２Ｖ（０１第１段階書き込みベリファイ）及び１．４Ｖ（０１第２段階書き込みベリファイ）を用い、００書き込みベリファイでは、ベリファイ電位Ｖｃｇｖ００として、２．２Ｖ（００第１段階書き込みベリファイ）及び２．４Ｖ（００第２段階書き込みベリファイ）を用いる。
メモリセルの閾値がベリファイ電位に達していない場合には、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅとが短絡するため、ビット線ＢＬｅの電位は、低レベル“Ｌ”になる。メモリセルの閾値がベリファイ電位を越えると、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅとが非導通になるため、ビット線ＢＬｅの電位は、高レベル“Ｈ”になる。
(3) 書き込みと閾値の制御
本発明の例によれば、１チップ内のメモリセルに対して、選択的に、異なる閾値分布を実現できる。異なる閾値分布は、既に述べたように、書き込み方法を工夫することによって、容易に実現できる。
しかし、異なる閾値分布とは言っても、各々の閾値分布は、できるだけ幅狭で、かつ、シャープである方が、フラッシュメモリの信頼性にとっては好ましい。
そこで、以下では、異なる各々の閾値分布に関して、それぞれを、幅狭で、かつ、シャープに形成するための書き込み及び閾値の制御方法の例について説明する。
図３２は、書き込み及び閾値の制御方法の第１例を示している。
白抜きの四角は、書き込み易いメモリセルに対する書き込み時の閾値の変化の様子を示し、塗潰しの四角は、書き込み難いメモリセルに対する書き込み時の閾値の変化の様子を示す。
これら２つのメモリセルは、同一ページ内に属し、かつ、同一のデータを記憶しているものとする。例えば、これら２つのメモリセルは、いずれも消去状態（“１１”状態）にあり、負の閾値を有している。
書き込み電位Ｖｐｇｍは、初期値から一定の割合Ｄｖｐｇｍ（モードに応じて、例えば、０．２Ｖ、０．０５Ｖなど）でステップアップされる。書き込み電位Ｖｐｇｍは、パルス信号（書き込みパルス）としてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ（書き込み電位Ｖｐｇｍ）が上昇していく。
書き込みの対象となるメモリセルに接続されるビット線に０Ｖを与えると、数個のパルス信号が与えられた後、そのメモリセルの閾値は、書き込み電位Ｖｐｇｍの上昇率と同じ上昇率で上昇していく。
パルス信号を用いて書き込みを実行した後に書き込みベリファイが行われる。書き込みベリファイでは、閾値が書き込みベリファイ電位に達したメモリセルについては、それに接続されるビット線の電位がＶｄｄ（電源電位）に設定される。つまり、メモリセルごとに、書き込みが完了したか否かが検証され、書き込みが完了したメモリセルについては、個別に、書き込み禁止状態に設定される。
このような書き込み及び閾値の制御方法によれば、閾値分布の幅は、１パルス当りの閾値の上昇率と同じ程度に抑えることができる。
図３３は、書き込み及び閾値の制御方法の第２例を示している。
白抜きの四角は、書き込み易いメモリセルに対する書き込み時の閾値の変化の様子を示し、塗潰しの四角は、書き込み難いメモリセルに対する書き込み時の閾値の変化の様子を示す。
これら２つのメモリセルは、同一ページ内に属し、かつ、同一のデータを記憶しているものとする。例えば、これら２つのメモリセルは、いずれも消去状態（“１１”状態）にあり、負の閾値を有している。
書き込み電位Ｖｐｇｍは、初期値から一定の割合Ｄｖｐｇｍ（モードに応じて、例えば、０．２Ｖ、０．０５Ｖなど）でステップアップされる。書き込み電位Ｖｐｇｍは、パルス信号としてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ（書き込み電位Ｖｐｇｍ）が上昇していく。
書き込みの対象となるメモリセルに接続されるビット線に０Ｖを与えると、数個のパルス信号が与えられた後、そのメモリセルの閾値は、書き込み電位Ｖｐｇｍの上昇率と同じ上昇率で上昇していく。
パルス信号を用いて書き込みを実行した後に、第１段階書き込みベリファイと第２段階書き込みベリファイが行われる。
第１段階書き込みベリファイでは、閾値が書き込みベリファイ電位に達したメモリセルについては、それに接続されるビット線の電位が、例えば、０．４Ｖに設定される。第１段階書き込みベリファイが終了したメモリセルについては、それ以降、メモリセルごとに、第２段階書き込みベリファイが実行される。第２段階書き込みベリファイでは、閾値が書き込みベリファイ電位に達したメモリセルについては、それに接続されるビット線の電位が、例えば、Ｖｄｄ（電源電位）に設定される。第２段階書き込みベリファイが終了したメモリセルについては、メモリセルごとに、書き込みが禁止される。
第２段階書き込みベリファイになると、１個のパルス信号が与えられることによる閾値の上昇率は、図３３に示す例の場合、０Ｖ／パルス乃至０．０５Ｖ／パルス程度になる。
従って、このような書き込み及び閾値の制御方法によれば、閾値分布の幅は、第２段階書き込みベリファイにおける１パルス当りの閾値の上昇率と同じ程度、即ち、０．０５Ｖに抑えることができる。
ところで、パルス信号の幅を２０μｓｅｃ、１回の書き込みベリファイに要する時間を５μｓｅｃとすると、図３２の第１例における書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ）×１８パルス ＝ ４５０μｓｅｃ
となる。
しかし、第１例において、０．０５Ｖの閾値分布幅を実現させるためには、書き込み電位Ｖｐｇｍの上昇率を、０．２Ｖ／パルスから０．０５Ｖ／パルス（０．２Ｖの４分の１）に縮小しなければならない。これは、書き込み完了までに必要とするパルス信号の数が４倍になることを意味する。
従って、書き込み時間としては、
４５０μｍ × ４ ＝ １８００μｓｅｃ
となる。
一方、図３３の第２例によれば、書き込み電位Ｖｐｇｍの上昇率を０．２Ｖ／パルスに維持したままで、０．０５Ｖの閾値分布幅を実現できる。
この時の書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ＋５μｓｅｃ）×２０パルス ＝ ６００μｓｅｃ
となる。
このように、第２例では、第１例に比べて、同一条件下で０．０５Ｖの閾値分布幅を実現するために要する書き込み時間が３分の１に大幅に短縮される。
(4) 下位ページに対する書き込み及び閾値の制御方法
図３２の書き込みベリファイ電位を、Ｖｃｇｖ１０（例えば、０．４Ｖ）に設定することにより、又は、図３３の第１段階書き込みベリファイ電位を、Ｖｃｇｖ１０（例えば、０．２Ｖ）に設定し、かつ、図３３の第２段階書き込みベリファイ電位を、Ｖｃｇｖ１０（例えば、０．４Ｖ）に設定することにより、１０書き込み、即ち、下位ページに対する“０”書き込みが行われる。
書き込みの対象とならないメモリセル、言い換えると、下位ページデータとして“１”を書き込むメモリセルに対しては、“１１”状態を維持する。
(4) 上位ページに対する書き込み及び閾値の制御方法
図３４は、上位ページに対する書き込み及び制御方法の例を示している。
白抜きの四角は、書き込み易いメモリセルに対する書き込み時の閾値の変化の様子を示し、塗潰しの四角は、書き込み難いメモリセルに対する書き込み時の閾値の変化の様子を示す。
また、白抜きの四角で示されるメモリセルは、下位ページデータの書き込みが終わった時点で、消去状態、即ち、負の閾値を持つ“１１”状態となっており、上位ページデータ“０”の書き込みに対して、“１１”状態から“０１”状態に変化する。なお、“０”書き込みの対象とならないメモリセルについては、閾値の変化はなく、“１１”状態を維持する。
塗潰しの四角で示されるメモリセルは、下位ページデータの書き込みが終わった時点で、“１０”状態となっており、上位ページデータ“０”の書き込みに対して、“１０”状態から“００”状態に変化する。なお、“０”書き込みの対象とならないメモリセルについては、閾値の変化はなく、“１０”状態を維持する。
書き込み電位Ｖｐｇｍは、初期値から一定の割合Ｄｖｐｇｍ（モードに応じて、例えば、０．２Ｖ、０．０５Ｖなど）でステップアップされる。書き込み電位Ｖｐｇｍは、パルス信号としてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ（書き込み電位Ｖｐｇｍ）が上昇していく。
書き込みの対象となるメモリセルに接続されるビット線に０Ｖを与えると、数個のパルス信号が与えられた後、そのメモリセルの閾値は、書き込み電位Ｖｐｇｍの上昇率と同じ上昇率で上昇していく。
パルス信号を用いて書き込みを実行した後に、０１第１段階書き込みベリファイと０１第２段階書き込みベリファイが行われ、さらに、その後、００第１段階書き込みベリファイと００第２段階書き込みベリファイが行われる。
０１第１段階書き込みベリファイでは、白抜きの四角で示されるメモリセルの閾値が書き込みベリファイ電位に達すると、それに接続されるビット線の電位が、例えば、０．４Ｖに設定される。０１第１段階書き込みベリファイが終了したメモリセルについては、それ以降、メモリセルごとに、０１第２段階書き込みベリファイが実行される。
また、００第１段階書き込みベリファイでは、塗潰しの四角で示されるメモリセルの閾値が書き込みベリファイ電位に達すると、それに接続されるビット線の電位が、例えば、０．４Ｖに設定される。００第１段階書き込みベリファイが終了したメモリセルについては、それ以降、メモリセルごとに、００第２段階書き込みベリファイが実行される。
０１第２段階書き込みベリファイでは、白抜きの四角で示されるメモリセルの閾値が書き込みベリファイ電位に達すると、それに接続されるビット線の電位が、例えば、Ｖｄｄ（電源電位）に設定される。０１第２段階書き込みベリファイが終了したメモリセルについては、メモリセルごとに、書き込みが禁止される。
また、００第２段階書き込みベリファイでは、塗潰しの四角で示されるメモリセルの閾値が書き込みベリファイ電位に達すると、それに接続されるビット線の電位が、例えば、Ｖｄｄ（電源電位）に設定される。００第２段階書き込みベリファイが終了したメモリセルについては、メモリセルごとに、書き込みが禁止される。
白抜きの四角及び塗潰しの四角のいずれのメモリセルに対しても、第２段階書き込みベリファイになると、１個のパルス信号が与えられることによる閾値の上昇率は、図３４の例の場合、０Ｖ／パルス乃至０．０５Ｖ／パルス程度になる。
従って、このような書き込み及び閾値の制御方法によれば、閾値分布の幅は、第２段階書き込みベリファイにおける１パルス当りの閾値の上昇率と同じ程度、即ち、０．０５Ｖに抑えることができる。
(5) 下位ページデータの書き込み時における動作波形
図３５は、下位ページデータの書き込み時における動作波形を示している。
書き込みステップは、時間ｔｐ０から時間ｔｐ７までで、この期間に、パルス信号（書き込みパルス）がメモリセルに与えられる。１０第１段階書き込みベリファイは、時間ｔｆｖ０から時間ｔｆｖ６までで、１０第２段階書き込みベリファイは、時間ｔｓｖ０から時間ｔｓｖ６までである。
この波形図では、ワード線ＷＬ２及び偶数番目のビット線ＢＬｅが選択された場合の例を示している。
書き込みステップにおいて、選択されたビット線ＢＬｅは、書き込み制御電位、即ち、第１段階書き込みならば、０Ｖ、第２段階書き込みならば、０．４Ｖ、書き込み禁止状態ならば、Ｖｄｄ（例えば、２．５Ｖ）に設定される。
１０第１及び第２段階書き込みベリファイ時においては、まず、選択されたビット線ＢＬｅは、０．７Ｖに充電される。この後、選択されたワード線ＷＬ２が書き込みベリファイ電位（０．２Ｖ又は０．４Ｖ）に達すると、選択されたビット線ＢＬｅの電位は、メモリセルの閾値に応じて、以下のように変化する。
メモリセルの閾値が書き込みベリファイ電位（０．２Ｖ又は０．４Ｖ）に達しているときは、ビット線ＢＬｅは、０．７Ｖを維持し、メモリセルの閾値が書き込みベリファイ電位に達していないときは、ビット線ＢＬｅの電位は、０．７Ｖから０Ｖに向かって次第に低下する。
時間ｔｆｖ４，ｔｓｖ４のタイミングでビット線ＢＬｅの電位を検出すれば、メモリセルの閾値が書き込みベリファイ電位に達しているか否かを検出できる。メモリセルの閾値が書き込みベリファイ電位に達していれば、検出結果は、“パス”となる。
本発明の例では、第１の閾値分布を得るための第１のモードと第２の閾値分布を得るための第２のモードとを切り替える。
ここで、例えば、第１のモードでは、図３５に示すような動作波形でフラッシュメモリを動作させる。
そして、第２のモードでは、例えば、第１のモードに比べて、メモリセルの閾値分布を幅狭で、かつ、シャープにする必要があるため、例えば、時間ｔｐ３から時間ｔｐ４までの期間に、選択されたワード線ＷＬ２に与えられる書き込み電位Ｖｐｇｍのステップアップ幅を小さくする。
図３５の例、即ち、第１のモードでは、書き込みステップ（ｎ番目）から書き込みステップ（ｎ＋１番目）に移るに当たって、書き込み電位Ｖｐｇｍを０．２Ｖ上昇させている。従って、第２のモードでは、例えば、書き込みステップ（ｎ番目）から書き込みステップ（ｎ＋１番目）に移るに当たって、書き込み電位Ｖｐｇｍを０．２Ｖよりも低い０．０５Ｖだけ上昇させる。
また、第１のモードが図３５に示すような動作波形であるとすると、第２のモードでは、例えば、時間ｔｆｖ３から時間ｔｆｖ５までの期間、及び、時間ｔｓｖ３から時間ｔｓｖ５までの期間に、それぞれ、選択されたワード線ＷＬ２に与えられるベリファイリード電位の値を、第１のモードよりも低く設定する。
図３５の例、即ち、第１のモードでは、第１段階書き込みベリファイ（ｎ番目）におけるベリファイリード電位Ｖｃｇｖ１０が０．２Ｖであり、第２段階書き込みベリファイ（ｎ番目）におけるベリファイリード電位Ｖｃｇｖ１０が０．４Ｖである。従って、第２のモードでは、例えば、第１段階書き込みベリファイ（ｎ番目）におけるベリファイリード電位Ｖｃｇｖ１０を０．１Ｖにし、第２段階書き込みベリファイ（ｎ番目）におけるベリファイリード電位Ｖｃｇｖ１０を０．２Ｖにする。
(6) 下位ページデータの書き込みアルゴリズム
図３６は、下位ページデータの書き込みアルゴリズムを示している。
ここで、ＤＳ１，ＤＳ２，ＤＳ３は、それぞれ、データ回路内に配置される記憶回路を示しており、例えば、ＤＳ１は、図２３におけるページバッファＰＢに相当し、ＤＳ２は、図２３におけるラッチ回路ＬＡＴＣＨに相当し、ＤＳ３は、図２３におけるＭＯＳキャパシタＣ１に相当する。また、ＰＣは、プログラムサイクル、即ち、書き込み回数を表している。
まず、ホストマイコンからデータ入力コマンドを受け取ると、ステートマシーンにデータ入力コマンドが設定される（ステップＳ１）。また、ホストマイコンからアドレスデータを受け取ると、ステートマシーンに書き込みページを選択するためのアドレスが設定される（ステップＳ２）。
次に、１ページ分の書き込みデータを受け取ると、書き込みデータをデータ回路内の記憶回路ＤＳ１に記憶させ、書き込みデータの設定を行う（ステップＳ３）。この後、ホストマイコンが発行した書き込みコマンドを受け取ると、ステートマシーンに書き込みコマンドが設定される（ステップＳ４）。
書き込みコマンドが設定されると、ステートマシーンにより、以下のステップＳ５〜Ｓ１６が自動的に実行される。
まず、記憶回路ＤＳ１のデータは、記憶回路ＤＳ２にコピーされる（ステップＳ５）。この後、書き込み電位Ｖｐｇｍの初期値が約１２Ｖに設定され、かつ、書き込みカウンタのカウント数ＰＣが「０」に設定される（ステップＳ６）。
記憶回路ＤＳ１のデータ及び記憶回路ＤＳ２のデータが共に“０”ならば、第１段階書き込みであるので、選択されたビット線に書き込み制御電位である０Ｖを与える。また、記憶回路ＤＳ１のデータが“０”、記憶回路ＤＳ２のデータが“１”ならば、第２段階書き込みであるので、選択されたビット線に書き込み制御電位として０．４Ｖを与える。
さらに、記憶回路ＤＳ１のデータ及び記憶回路ＤＳ２のデータが共に“１”ならば、書き込み禁止であるので、選択されたビット線に、書き込み制御電位として、Ｖｄｄを与える（ステップＳ７）。
そして、書き込み電位Ｖｐｇｍとビット線に与えられた書き込み制御電位とを用いて、１ページ分のメモリセルに対する書き込みが実行される（ステップＳ８）。
また、１０第１段階書き込みベリファイにより、１ページ内の全ての記憶回路ＤＳ２のデータが“１”であるか否かを検出し、全て“１”の場合には、第１段階書き込み（ステータス）をパスとし、次からは、１０第２段階書き込みベリファイを行う（ステップＳ９，Ｓ１０，Ｓ１１）。
一方、１ページ内の全ての記憶回路ＤＳ２のデータが“１”でない場合には、第１段階書き込み（ステータス）をパスとしない。
第１段階書き込みがパスでなければ、１０第１段階書き込みベリファイが実行される（ステップＳ１０）。この時、１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応する記憶回路ＤＳ２のデータは、“０”から“１”に変化する。その後、データ“１”を記憶する記憶回路ＤＳ２は、“１”を保持し続ける。
第１段階書き込みがパスの場合、或いは、１０第１段階書き込みベリファイが終了した場合には、１０第２段階書き込みベリファイが実行される（ステップＳ１１）。この時、１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応する記憶回路ＤＳ１のデータは、“０”から“１”に変化する。その後、データ“１”を記憶する記憶回路ＤＳ１は、“１”を保持し続ける。
１０第１段階書き込みベリファイ後、１０第２段階書き込みベリファイにより、１ページ内の全ての記憶回路ＤＳ１のデータが“１”であるか否かを検出し、全て“１”の場合には、第２段階書き込み（ステータス）をパスとし、次からは、書き込み禁止状態にする（ステップＳ１１，Ｓ１２，Ｓ１３）。
一方、１ページ内の全ての記憶回路ＤＳ１のデータが“１”でない場合には、第２段階書き込み（ステータス）をパスとしない。
第２段階書き込みがパスの場合、正常に書き込みが終了したとして、書き込みステータスをパスに設定して書き込み終了となる（ステップＳ１３）。
第２段階書き込みがパスでない場合、書き込みカウンタのカウント値ＰＣを調べ（ステップＳ１４）、その値が２０を越えているときは、正常に書き込みを行えなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（ステップＳ１５）。書き込みカウンタのカウント値ＰＣが２０以下であれば、書き込みカウンタのカウント値ＰＣを１だけ増やし、かつ、書き込み電位Ｖｐｇｍの設定値を０．２Ｖ増やし（ステップＳ１６）、ステップＳ７を経て、再度、書き込みステップが実行される（ステップＳ８）。
表４は、１０第１段階書き込みベリファイ前後のデータとメモリセルの閾値との関係を示している。
Figure 0004427361
ｎ番目の１０第１段階書き込みベリファイ前において、記憶回路ＤＳ１，ＤＳ２の取り得る値は、０／０、０／１、又は、１／１である。
０／０は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、１０第１段階書き込みベリファイ電位に達していない、ということを意味している。
０／１は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、１０第１段階書き込みベリファイ電位に達したが、１０第２段階書き込みベリファイ電位に達していない、ということを意味している。
１／１は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、１０第２段階書き込みベリファイ電位に達した、ということを意味している。
ｎ−１番目の書き込みステップまでに、メモリセルの閾値が１０第２段階書き込みベリファイ電位に達したが、１０第１段階書き込みベリファイ電位に達していない、ということはあり得ないので、１／０という状態は、本例では存在しない。
１番目の１０第１段階書き込みベリファイ前において、記憶回路ＤＳ１，ＤＳ２の取り得る値は、０／０、又は、１／１である。
メモリセルの閾値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電位である０．２Ｖに達していなければ、１０第１段階書き込みベリファイでの検出結果は、パスではないので、記憶回路ＤＳ２のデータの値は変更されない。
メモリセルの閾値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電位である０．２Ｖに達していれば、１０第１段階書き込みベリファイでの検出結果は、パスなので、記憶回路ＤＳ２のデータの値は“１”に変更される。
記憶回路ＤＳ２の値が“１”の場合には、記憶回路ＤＳ２のデータは、メモリセルの閾値によらず、変更されない。
表５は、１０第２段階書き込みベリファイ前後のデータとメモリセルの閾値との関係を示している。
Figure 0004427361
ｎ番目の１０第２段階書き込みベリファイ前において、記憶回路ＤＳ１，ＤＳ２の取り得る値は、０／０、０／１、又は、１／１である。
０／０は、ｎ番目の書き込みステップまでに、メモリセルの閾値が、１０第１段階書き込みベリファイ電位に達していない、ということを意味している。
０／１は、ｎ番目の書き込みステップまでに、メモリセルの閾値が、１０第１段階書き込みベリファイ電位に達したが、ｎ−１番目の書き込みステップまでには、メモリセルの閾値が、１０第２段階書き込みベリファイ電位に達していない、ということを意味している。
１／１は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、１０第２段階書き込みベリファイ電位に達した、ということを意味している。
ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、１０第２段階書き込みベリファイ電位に達したが、ｎ番目の書き込みステップまでに、メモリセルの閾値が１０第１段階書き込みベリファイ電位に達していない、ということはあり得ないので、１／０という状態は、本例では存在しない。
メモリセルの閾値が、ｎ番目の書き込みステップで、１０第２段階書き込みベリファイ電位である０．４Ｖに達していなければ、１０第２段階書き込みベリファイでの検出結果は、パスではないので、記憶回路ＤＳ１のデータは変更されない。
メモリセルの閾値が、ｎ番目の書き込みステップで、１０第２段階書き込みベリファイ電位である０．４Ｖに達していれば、１０第２段階書き込みベリファイでの検出結果は、パスなので、記憶回路ＤＳ１のデータは“１”に変更される。
記憶回路ＤＳ１の値が“１”の場合には、記憶回路ＤＳ１のデータは、メモリセルの閾値によらず、変更されない。０／０は、１０第２段階書き込みベリファイによって変更されることはない。
(7) 上位ページデータの書き込みアルゴリズム
図３７及び図３８は、上位ページデータの書き込みアルゴリズムを示している。
ここで、図３６の場合と同様に、ＤＳ１，ＤＳ２，ＤＳ３は、それぞれ、データ回路内に配置される記憶回路を示しており、例えば、ＤＳ１は、図２３におけるページバッファＰＢに相当し、ＤＳ２は、図２３におけるラッチ回路ＬＡＴＣＨに相当し、ＤＳ３は、図２３におけるＭＯＳキャパシタＣ１に相当する。また、ＰＣは、プログラムサイクル、即ち、書き込み回数を表している。
まず、ホストマイコンからデータ入力コマンドを受け取ると、ステートマシーンにデータ入力コマンドが設定される（ステップＳ１）。また、ホストマイコンからアドレスデータを受け取ると、ステートマシーンに書き込みページを選択するためのアドレスが設定される（ステップＳ２）。
次に、１ページ分の書き込みデータを受け取ると、書き込みデータをデータ回路内の記憶回路ＤＳ１に記憶させ、書き込みデータの設定を行う（ステップＳ３）。この後、ホストマイコンが発行した書き込みコマンドを受け取ると、ステートマシーンに書き込みコマンドが設定される（ステップＳ４）。
書き込みコマンドが設定されると、ステートマシーンにより、以下のステップＳ５〜Ｓ２０が自動的に実行される。
まず、１０読み出しが行われる（ステップＳ５）。この読み出しにおいて、メモリセルのデータが“１０”であるときは、パスと判断し、記憶回路ＤＳ３のデータの値を“０”に設定する。一方、メモリセルのデータが“１１”であるときは、パスでないと判断し、記憶回路ＤＳ３のデータの値を“１”に設定する。
次に、記憶回路ＤＳ１のデータを記憶回路ＤＳ２にコピーする（ステップＳ６）。この後、書き込み電位Ｖｐｇｍの初期値を約１４Ｖに設定し、かつ、書き込みカウンタのカウント値ＰＣを“０”に設定する（ステップＳ７）。
記憶回路ＤＳ１のデータが“０”であり、かつ、記憶回路ＤＳ２のデータが“０”であるならば、第１段階書き込みであるので、書き込み制御電位として、ビット線に０Ｖを与える。
記憶回路ＤＳ１のデータが“０”であり、かつ、記憶回路ＤＳ２のデータが“１”であるならば、第２段階書き込みであるので、書き込み制御電位として、ビット線に０．４Ｖを与える。
記憶回路ＤＳ１のデータが“１”であり、かつ、記憶回路ＤＳ２のデータが“１”であるならば、書き込み禁止状態であるので、書き込み制御電位として、ビット線に電源電位Ｖｄｄを与える（ステップＳ８）。
そして、書き込み電位Ｖｐｇｍとビット線に与えられた書き込み制御電位とを用いて、１ページ分のメモリセルに対する書き込みが実行される（ステップＳ９）。
記憶回路ＤＳ３に“０”が記憶されたサブデータ回路において、全ての記憶回路ＤＳ２のデータが“１”であるか否かを検出し、全て“１”であるならば、００第１段階書き込み（ステータス）をパスと判断し、そうでなければ、パスでないと判断する（ステップＳ１０）。記憶回路ＤＳ３に“０”が記憶されたサブデータ回路において、全ての記憶回路ＤＳ２のデータが“１”である場合には、書き込みステップ（ステップＳ９）で、００第１段階書き込みされたメモリセルは存在しない。
００第１段階書き込みがパスでなければ、００第１段階書き込みベリファイが実行される（ステップＳ１１）。この時、１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応する記憶回路ＤＳ３に“０”が記憶されたサブデータ回路では、記憶回路ＤＳ２のデータは、“０”から“１”に変化する。データ“１”を記憶する記憶回路ＤＳ２は、“１”を保持し続ける。
００第１段階書き込みがパスである場合、又は、００第１段階書き込みベリファイが終了した場合には、００第２段階書き込みベリファイが実行される（ステップＳ１２）。この時、１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応する記憶回路ＤＳ３に“０”が記憶されたサブデータ回路では、記憶回路ＤＳ１のデータは、“０”から“１”に変化する。データ“１”を記憶する記憶回路ＤＳ１は、“１”を保持し続ける。
次に、記憶回路ＤＳ３に“１”が記憶されたサブデータ回路では、全ての記憶回路ＤＳ２のデータが“１”であるか否かを検出し、全て“１”であるならば、０１第１段階書き込み（ステータス）をパスと判断し、そうでなければ、パスでないと判断する（ステップＳ１３）。記憶回路ＤＳ３に“１”が記憶されたサブデータ回路において、全ての記憶回路ＤＳ２のデータが“１”である場合には、書き込みステップ（ステップＳ９）で、０１第１段階書き込みされたメモリセルは存在しない。
０１第１段階書き込みがパスでなければ、０１第１段階書き込みベリファイが実行される（ステップＳ１４）。この時、１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応する記憶回路ＤＳ３に“１”が記憶されたサブデータ回路では、記憶回路ＤＳ２のデータは、“０”から“１”に変化する。データ“１”を記憶する記憶回路ＤＳ２は、“１”を保持し続ける。
０１第１段階書き込みがパスである場合、又は、０１第１段階書き込みベリファイが終了した場合には、０１第２段階書き込みベリファイが実行される（ステップＳ１５）。この時、１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応する記憶回路ＤＳ３に“１”が記憶されたサブデータ回路では、記憶回路ＤＳ１のデータは、“０”から“１”に変化する。データ“１”を記憶する記憶回路ＤＳ１は、“１”を保持し続ける。
０１第２段階書き込みベリファイ後、全ての記憶回路ＤＳ１のデータが“１”であるか否かを検出し、全て“１”であるならば、第２段階書き込みをパスと判断し、そうでなければ、パスでないと判断する（ステップＳ１６）。
第２段階書き込みがパスであれば、正常に書き込みが終了したとして、書き込みステータスをパスに設定して書き込み終了となる（ステップＳ１７）。
第２段階ステータスがパスでなければ、書き込みカウンタのカウント値ＰＣを調べ（ステップＳ１８）、その値が２０を越えている場合には、正常に書き込みが行えなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（ステップＳ１９）。書き込みカウンタのカウント値ＰＣが２０以下である場合には、書き込みカウンタのカウント値ＰＣを１だけ増やし、また、書き込み電位Ｖｐｇｍの設定値を０．２Ｖ増やし（ステップＳ２０）、再度、ステップＳ８を経由して、書き込みステップ（ステップＳ９）を実行する。
表６は、０１第１段階書き込みベリファイ前後のデータとメモリセルの閾値との関係を示している。
Figure 0004427361
ｎ番目の０１第１段階書き込みベリファイ前において、記憶回路ＤＳ１，ＤＳ２，ＤＳ３の取り得る値は、０／０／１、０／１／１、１／１／１、０／０／０、０／１／０、又は、１／１／０である。
０／０／１は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、０１第１段階書き込みベリファイ電位に達していない、ということを意味している。
０／１／１は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、０１第１段階書き込みベリファイ電位に達したが、０１第２段階書き込みベリファイ電位に達していない、ということを意味している。
１／１／１は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、０１第２段階書き込みベリファイ電位に達した、ということを意味している。
ｎ−１番目の書き込みステップまでに、メモリセルの閾値が０１第２段階書き込みベリファイ電位に達したが、０１第１段階書き込みベリファイ電位に達していない、ということはあり得ないので、１／０／１という状態は、本例では存在しない。
メモリセルの閾値がｎ番目の書き込みステップで０１第１段階書き込みベリファイ電位である１．２Ｖに達していなければ、０１第１段階書き込みベリファイでの検出結果は、パスではないので、記憶回路ＤＳ２のデータの値は変更されない。
メモリセルの閾値がｎ番目の書き込みステップで０１第１段階書き込みベリファイ電位である１．２Ｖに達していれば、０１第１段階書き込みベリファイでの検出結果は、パスなので、記憶回路ＤＳ２のデータの値は“１”に変更される。
記憶回路ＤＳ２の値が“１”の場合には、記憶回路ＤＳ２のデータは、メモリセルの閾値によらず、変更されない。また、０／０／０、０／１／０、及び、１／１／０は、０１第１段階書き込みベリファイ対象ではないので、各記憶回路のデータは変更されない。
表７は、０１第２段階書き込みベリファイ前後のデータとメモリセルの閾値との関係を示している。
Figure 0004427361
ｎ番目の０１第２段階書き込みベリファイ前において、記憶回路ＤＳ１，ＤＳ２，ＤＳ３の取り得る値は、０／０／１、０／１／１、１／１／１、０／０／０、０／１／０、又は、１／１／０である。
０／０／１は、ｎ番目の書き込みステップ後に、メモリセルの閾値が、０１第１段階書き込みベリファイ電位に達していない、ということを意味している。
０／１／１は、ｎ番目の書き込みステップまでに、メモリセルの閾値が、０１第１段階書き込みベリファイ電位に達したが、ｎ−１番目の書き込みステップまでは、メモリセルの閾値が、０１第２段階書き込みベリファイ電位に達していない、ということを意味している。
１／１／１は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、０１第２段階書き込みベリファイ電位に達した、ということを意味している。
ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、０１第２段階書き込みベリファイ電位に達したが、ｎ番目の書き込みステップまでに、メモリセルの閾値が０１第１段階書き込みベリファイ電位に達していない、ということはあり得ないので、１／０／１という状態は、本例では存在しない。
メモリセルの閾値が、ｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電位である１．４Ｖに達していなければ、０１第２段階書き込みベリファイでの検出結果は、パスではないので、記憶回路ＤＳ１のデータは変更されない。
メモリセルの閾値が、ｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電位である１．４Ｖに達していれば、０１第２段階書き込みベリファイでの検出結果は、パスなので、記憶回路ＤＳ１のデータは“１”に変更される。
記憶回路ＤＳ１の値が“１”の場合には、記憶回路ＤＳ１のデータは、メモリセルの閾値によらず、変更されない。０／０／１は、０１第２段階書き込みベリファイによって変更されることはない。また、０／０／０、０／１／０、及び、１／１／０は、０１第２段階書き込みベリファイ対象ではないので、各記憶回路のデータは変更されない。
表８は、００第１段階書き込みベリファイ前後のデータとメモリセルの閾値との関係を示している。
Figure 0004427361
ｎ番目の００第１段階書き込みベリファイ前において、記憶回路ＤＳ１，ＤＳ２，ＤＳ３の取り得る値は、０／０／１、０／１／１、１／１／１、０／０／０、０／１／０、又は、１／１／０である。
０／０／０は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、００第１段階書き込みベリファイ電位に達していない、ということを意味している。
０／１／０は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、００第１段階書き込みベリファイ電位に達したが、００第２段階書き込みベリファイ電位に達していない、ということを意味している。
１／１／０は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、００第２段階書き込みベリファイ電位に達した、ということを意味している。
ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、００第２段階書き込みベリファイ電位に達したが、００第１段階書き込みベリファイ電位に達していない、ということはあり得ないので、１／０／０という状態は、本例では存在しない。
メモリセルの閾値がｎ番目の書き込みステップで００第１段階書き込みベリファイ電位である２．２Ｖに達していなければ、００第１段階書き込みベリファイでの検出結果は、パスではないので、記憶回路ＤＳ２のデータの値は変更されない。
メモリセルの閾値がｎ番目の書き込みステップで００第１段階書き込みベリファイ電位である２．２Ｖに達していれば、００第１段階書き込みベリファイでの検出結果は、パスなので、記憶回路ＤＳ２のデータの値は“１”に変更される。
記憶回路ＤＳ２の値が“１”の場合には、記憶回路ＤＳ２のデータは、メモリセルの閾値によらず、変更されない。また、０／０／１、０／１／１、及び、１／１／１は、００第１段階書き込みベリファイ対象ではないので、各記憶回路のデータは変更されない。
表９は、００第２段階書き込みベリファイ前後のデータとメモリセルの閾値との関係を示している。
Figure 0004427361
ｎ番目の０１第２段階書き込みベリファイ前において、記憶回路ＤＳ１，ＤＳ２，ＤＳ３の取り得る値は、０／０／１、０／１／１、１／１／１、０／０／０、０／１／０、又は、１／１／０である。
０／０／０は、ｎ番目の書き込みステップ後に、メモリセルの閾値が、００第１段階書き込みベリファイ電位に達していない、ということを意味している。
０／１／０は、ｎ番目の書き込みステップまでに、メモリセルの閾値が、００第１段階書き込みベリファイ電位に達したが、ｎ−１番目の書き込みステップまでは、メモリセルの閾値が、００第２段階書き込みベリファイ電位に達していない、ということを意味している。
１／１／０は、ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、００第２段階書き込みベリファイ電位に達した、ということを意味している。
ｎ−１番目の書き込みステップまでに、メモリセルの閾値が、００第２段階書き込みベリファイ電位に達したが、ｎ番目の書き込みステップまでに、メモリセルの閾値が、００第１段階書き込みベリファイ電位に達していない、ということはあり得ないので、１／０／０という状態は、本例では存在しない。
メモリセルの閾値が、ｎ番目の書き込みステップで、００第２段階書き込みベリファイ電位である２．４Ｖに達していなければ、００第２段階書き込みベリファイでの検出結果は、パスではないので、記憶回路ＤＳ１のデータは変更されない。
メモリセルの閾値が、ｎ番目の書き込みステップで、００第２段階書き込みベリファイ電位である２．４Ｖに達していれば、００第２段階書き込みベリファイでの検出結果は、パスなので、記憶回路ＤＳ１のデータは“１”に変更される。
記憶回路ＤＳ１の値が“１”の場合には、記憶回路ＤＳ１のデータは、メモリセルの閾値によらず、変更されない。０／０／０は、００第２段階書き込みベリファイによって変更されることはない。また、０／０／１、０／１／１、及び、１／１／１は、００第２段階書き込みベリファイ対象ではないので、各記憶回路のデータは変更されない。
(8) メモリセルの寸法と閾値分布との関係
図３９及び図４０は、奇数番目のビット線に繋がるメモリセルに対する書き込み前後でのフローティングゲート電極内の電荷の変化の様子を示している。
初期状態では、全てのメモリセルが消去状態にあるものとする。
この後、図３９に示すように、偶数番目のビット線に繋がるメモリセルＭ１に対して、例えば、１０書き込みを実行すると、メモリセルＭ１のフローティングゲート電極内に負の電荷が注入される。この状態を、奇数番目のビット線に繋がるメモリセルに対する書き込み前とする。
次に、図４０に示すように、奇数番目のビット線に繋がるメモリセルＭ２，Ｍ３に対して、例えば、１０書き込みを実行すると、メモリセルＭ２，Ｍ３のフローティングゲート電極内に負の電荷が注入される。
この時、メモリセルＭ１のフローティングゲート電極とメモリセルＭ２，Ｍ３のフローティングゲート電極との間に生じる静電容量結合により、メモリセルＭ１のフローティングゲート電極内の電荷に変化が生じる。
即ち、図４１に示すように、偶数番目のビット線に繋がるメモリセルＭ１のフローティングゲート電極内の負の電荷量が増加し、メモリセルＭ１の閾値が上昇する。
この閾値の変化は、メモリセルのサイズが小さくなり、隣接するメモリセルのフローティングゲート電極の間に生じる寄生容量が大きくなるほど、大きくなる。また、このような現象は、偶数番目のビット線に接続されるメモリセルに対する書き込み前後における奇数番目のビット線に繋がるメモリセルＭ２，Ｍ３についても言えることである。
このように、メモリセルの閾値分布の幅は、メモリセルの微細化に伴い、広がる傾向にある。つまり、上述したような閾値分布の幅を狭くする技術は、今後、非常に重要になってくるものと思われる。
(9) ブロック内メモリセルに対する書き込み手順
図４２は、ブロック内メモリセルに対する書き込み順の例を示している。
初めに、ワード線ＷＬ０を選択し、偶数番目のビット線に繋がるメモリセルで構成される１つのページに下位データ（下位ページデータ）を書き込む。次に、奇数番目のビット線に繋がるメモリセルで構成される１つのページに下位データを書き込む。
この後、偶数番目のビット線に繋がるメモリセルで構成される１つのページに上位データ（上位ページデータ）を書き込む。そして、最後に、奇数番目のビット線に繋がるメモリセルで構成される１つのページに上位データを書き込む。
以下、同様に、ワード線ＷＬ１，ＷＬ２，ＷＬ３を順次選択し、ブロック内のメモリセルに対する書き込みを完了させる。
このような書き込み手順によれば、隣接するメモリセルのフローティングゲート電極の間に生じる干渉を最小に抑えることができる。つまり、１ページ内のメモリセルに対しては、全てに下位データを書き込んだ後、上位データを書き込んでいるため、書き込み時における隣接するメモリセルの閾値の差を小さくでき、閾値の変動量を小さくできる。
(10) 読み出しアルゴリズム
図４３は、下位ページの読み出しアルゴリズムを示している。
まず、ステートマシーンは、ホストマイコンからの読み出しコマンドを受け取ると、読み出しコマンドを設定する（ステップＳ１）。次に、ステートマシーンは、ホストマイコンからのアドレスデータを受け取ると、読み出しページを選択するためのアドレスを設定する（ステップＳ２）。アドレスが設定されると、この後、ステートマシーンによって、ステップＳ３からステップＳ５までが自動的に行われる。
まず、０１読み出しが行われる（ステップＳ３）。リードデータは、データ回路内の記憶回路に記憶される。
０１読み出しの結果、リードデータが“１”、即ち、上位ページデータが“１”である場合には、１０読み出しが行われる（ステップＳ４）。１０読み出しの結果、リードデータが“１”である場合には、下位ページデータは、“１”であると判断され、“０”である場合には、下位ページデータは、“０”であると判断される。
また、０１読み出しの結果、リードデータが“０”、即ち、上位ページデータが“０”である場合には、００読み出しが行われる（ステップＳ５）。００読み出しの結果、リードデータが“１”である場合には、下位ページデータは、“１”であると判断され、“０”である場合には、下位ページデータは、“０”であると判断される。
図４４は、上位ページの読み出しアルゴリズムを示している。
まず、ステートマシーンは、ホストマイコンからの読み出しコマンドを受け取ると、読み出しコマンドを設定する（ステップＳ１）。次に、ステートマシーンは、ホストマイコンからのアドレスデータを受け取ると、読み出しページを選択するためのアドレスを設定する（ステップＳ２）。
アドレスが設定されると、この後、ステートマシーンによって、０１読み出しが実行される（ステップＳ３）。リードデータは、データ回路内の記憶回路に記憶される。０１読み出しの結果、リードデータが“１”である場合には、上位ページデータは、“１”であると判断され、“０”である場合には、上位ページデータは、“０”であると判断される。
(11) 書き込みステップの変形例
図４５は、図３５の波形図における書き込みステップを示している。図４６は、図４５の書き込みステップの変形例を示している。
図４５の例では、選択されたビット線ＢＬｅに、書き込み制御電位として０．４Ｖを与えている。これに対し、図４６の例では、書き込み電位Ｖｐｇｍがワード線ＷＬ２に与えられてから一定期間が経過するまでは、選択されたビット線ＢＬｅを０Ｖに維持し、その期間が経過した後、選択されたビット線ＢＬｅを書き込み禁止電位（例えば、Ｖｄｄ）に設定する。これにより、実効的な書き込みパルス幅が短くなり、メモリセルの閾値の上昇が抑えられる。
(12) 書き込みベリファイステップの変形例
図４７は、図３５の波形図における書き込みベリファイの変形例を示している。
第１段階書き込みベリファイ時、まず、選択されたビット線ＢＬｅは、０．７Ｖに充電される。この後、選択されたワード線ＷＬ２が第１段階書き込みベリファイ電位に達すると、メモリセルの閾値に応じてビット線ＢＬｅの電位が変化する。
例えば、メモリセルの閾値が第１段階書き込みベリファイ電位に達していると、ビット線ＢＬｅは、０．７Ｖを維持し、逆に、達していなければ、ビット線ＢＬｅの電位は、０Ｖに向かって低下する。
従って、時刻ｔｆｖ４において、ビット線ＢＬｅの電位を検出すれば、メモリセルの閾値が第１段階書き込みベリファイ電位に達しているか否か検出できる。メモリセルの閾値が書き込みベリファイ電位に達していれば、検出結果は、“パス”となる。
この後、時刻ｔｆｖ５（時刻ｔｓｖ３）において、選択されたワード線ＷＬ２の電位を、第１段階書き込みベリファイ電位から第２段階書き込みベリファイ電位に切り替える。この時、メモリセルの閾値が第２段階書き込みベリファイ電位に達していると、ビット線ＢＬｅは、０．７Ｖを維持し、逆に、達していなければ、ビット線ＢＬｅの電位は、０Ｖに向かって低下する。
従って、時刻ｔｓｖ４において、ビット線ＢＬｅの電位を検出すれば、メモリセルの閾値が第２段階書き込みベリファイ電位に達しているか否か検出できる。メモリセルの閾値が書き込みベリファイ電位に達していれば、検出結果は、“パス”となる。
このように、本例によれば、第２段階書き込みベリファイ時におけるビット線ＢＬｅの充電時間を省略できるため、高速書き込みが可能になる。
なお、１０第１及び第２段階書き込みベリファイに限られず、０１第１及び第２段階書き込みベリファイや、００第１及び第２段階書き込みベリファイなどにおいても、本例の書き込みベリファイステップを適用することができる。
３． その他
上述の実施の形態では、多値ＮＡＮＤ型フラッシュメモリについて説明したが、本発明の例は、通常の２値ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型などのその他の構成のフラッシュメモリにも適用できる。
また、本発明の例は、フラッシュメモリに限られず、不揮発性半導体メモリ全般に適用することができる。
さらに、本発明の例に関わるフラッシュメモリは、図４８に示すようなデジタルカメラシステム、図４９に示すような携帯電話システムや、図５０に示すようなコンピュータシステムなどに応用できる。
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
本発明の例は、特に、高速書き込みと高い信頼性との両立を図りたい不揮発性半導体メモリに有効である。
本発明の例に関わるフラッシュメモリの主要部を示す図。 閾値分布制御の第１例を示す図。 閾値分布制御の第２例を示す図。 チップ内に異なる閾値分布のメモリセルグループを形成する例を示す図。 チップ内に異なる閾値分布のメモリセルグループを形成する例を示す図。 チップ内に異なる閾値分布のメモリセルグループを形成する例を示す図。 モード決定の例１を示す図。 モード決定の例２を示す図。 モード決定の例３を示す図。 モード決定の例４を示す図。 モード決定の例５を示す図。 モード決定からモード切り替えまでの流れを示す図。 モード切り替えの例１を示す図。 モード切り替えの例２を示す図。 メモリセルアレイの例を示す図。 メモリセルアレイの例を示す図。 デバイス構造の例を示す断面図。 デバイス構造の例を示す断面図。 デバイス構造の例を示す断面図。 デバイス構造の例を示す断面図。 一括検知回路の例を示す回路図。 データ回路の例を示す図。 データ回路の例を示す図。 ワード線制御回路の例を示す図。 図２４のＲＡＤＤ１の回路例を示す図。 図２４のＲＭＡＩＮ１の回路例を示す図。 図２４のＲＡＤＤ２の回路例を示す図。 図２４のＲＭＡＩＮ２の回路例を示す図。 メモリセルのデータと閾値電圧分布との関係を示す図。 論理下位ページデータのプログラム時の閾値電圧の変化の様子を示す図。 論理上位ページデータのプログラム時の閾値電圧の変化の様子を示す図。 書き込み及び閾値の制御方法の第１例を示す図。 書き込み及び閾値の制御方法の第２例を示す図。 上位ページに対する書き込み及び閾値の制御方法の例を示す図。 下位ページデータの書き込み時における動作波形を示す図。 下位ページデータの書き込みアルゴリズムを示す図。 上位ページデータの書き込みアルゴリズムを示す図。 上位ページデータの書き込みアルゴリズムを示す図。 フローティングゲート電極内の電荷の様子を示す図。 フローティングゲート電極内の電荷の様子を示す図。 メモリセルの閾値分布の広がりについて示す図。 ブロック内のメモリセルに対する書き込み手順を示す図。 下位ページの読み出しアルゴリズムを示す図。 上位ページの読み出しアルゴリズムを示す図。 書き込みステップの例を示す波形図。 書き込みステップの例を示す波形図。 書き込みベリファイステップの例を示す波形図。 本発明の例に関わるフラッシュメモリが適用されるシステムの例を示す図。 本発明の例に関わるフラッシュメモリが適用されるシステムの例を示す図。 本発明の例に関わるフラッシュメモリが適用されるシステムの例を示す図。
符号の説明
１：メモリセルアレイ、 １Ａ：デジタルカメラ、 １Ｂ：コンピュータシステム、 １Ｃ：携帯電話、 ２：データ回路、 ２Ａ：メモリカード、 ３：ワード線制御回路、 ４：カラムデコーダ、 ５：アドレスバッファ、 ６：Ｉ／Ｏセンスアンプ、 ７：データ入出力バッファ、 ８：ウェル／ソース線電位制御回路、 ９Ａ：電位生成回路、 ９Ｂ：切替回路、 １０：一括検知回路、 １１：メモリチップ、 １１−１：ｐ型シリコン基板、 １１−２，１１−４：ｎ型ウェル領域、 １１−３，１１−５：ｐ型ウェル領域、 １２：コマンドインターフェイス回路、 １３：ステートマシーン、 １４：ドレイン拡散層、 １５：ソース拡散層、 １６：ｎ型拡散層、 １７：ｐ型拡散層、 １８：電位設定線、 １９：素子分離層、 ２０，２１：絶縁層、 ２３：閾値分布制御回路。

Claims (5)

  1. 直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、
    前記ＮＡＮＤストリングの一端に接続される第１のセレクトゲートトランジスタと、
    前記第１のセレクトゲートトランジスタの隣に位置する前記ＮＡＮＤストリング内のメモリセルに対して第１の閾値分布が得られる第１のモードによる第１のデータ書き込みを行った後、前記ＮＡＮＤストリングの中央に位置するメモリセルに対して前記第１の閾値分布とは異なる第２の閾値分布が得られる第２のモードによる第２のデータ書き込みを行う内部回路とを具備し、
    前記ＮＡＮＤストリングは、前記第１及び第２のデータ書き込みを終えた状態で、前記第１の閾値分布を持つメモリセルと、前記第２の閾値分布を持つメモリセルとを有し、
    前記第１の閾値分布の幅は、前記第２の閾値分布の幅よりも狭い
    ことを特徴とする不揮発性半導体メモリ。
  2. 前記ＮＡＮＤストリングの他端に接続される第２のセレクトゲートトランジスタをさらに具備し、前記内部回路は、前記第２のデータ書き込みを行った後、前記第２のセレクトゲートトランジスタの隣に位置する前記ＮＡＮＤストリング内のメモリセルに対して前記第１のモードによる第３のデータ書き込みを行うことを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記内部回路は、前記第１のモードが選択されるとき、第１のリード電位を用いて読み出しを行い、前記第２のモードが選択されるとき、第２のリード電位を用いて読み出しを行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  4. 前記内部回路は、前記第１のモードが選択されるとき、第１のベリファイリード電位を用いてベリファイリードを行い、前記第２のモードが選択されるとき、第２のベリファイリード電位を用いてベリファイリードを行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  5. 前記内部回路は、前記第１のモードが選択されるとき、第１のステップアップ幅を持つ第１の書き込み電位を用いて書き込みを行い、前記第２のモードが選択されるとき、第２のステップアップ幅を持つ第２の書き込み電位を用いて書き込みを行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
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