JP2006331501A - 半導体記憶装置 - Google Patents

Abstract

【課題】小型化可能な半導体記憶装置を提供すること。
【解決手段】フローティングゲートと制御ゲートとを含むメモリセルＭＣと、複数の前記メモリセルを備えたメモリセルアレイ２６と、同一行の前記メモリセルＭＣの前記制御ゲートを接続するワード線ＷＬと、前記ワード線ＷＬを選択するロウデコーダ２１ａ、２１ｂと、前記ワード線ＷＬ毎に設けられ、ドレインが前記ワード線ＷＬに接続され、ソースに第１電圧ＢＤ１が印加され、非選択ワード線ＷＬに前記第１電圧ＢＤ１を転送する第１ＭＯＳトランジスタ４３と、前記ワード線ＷＬ毎に設けられ、ドレインが前記ワード線ＷＬに接続され、ソースに第２電圧が印加され、選択ワード線ＷＬに前記第２電圧を転送する第２ＭＯＳトランジスタ４４とを具備し、前記第１ＭＯＳトランジスタ４３のバックゲートバイアスＶＰＷ２は、前記ソースの電位とは独立して制御される。
【選択図】図５

Description

この発明は、半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む半導体メモリに関する。

従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。また近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照、以下２Ｔｒフラッシュメモリと呼ぶ）。

上記フラッシュメモリは、動作時において、マトリクス状に配置されたメモリセルのワード線がロウデコーダによって選択される。そして、ロウデコーダの構成に関する種々の提案がなされている（例えば特許文献１参照）。

しかしながら上記従来のロウデコーダであると、ロウデコーダのサイズが大きく、フラッシュメモリの小型化を阻む原因ともなっていた。
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年 特開２０００−４９３１２号公報

この発明は上記事情に鑑みてなされたもので、その目的は、小型化可能な半導体記憶装置を提供することにある。

この発明の一態様に係る半導体記憶装置は、フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、前記ワード線を選択するためのロウアドレス信号をデコードするロウデコーダと、前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第１電圧が印加され、前記ロウデコーダによって非選択とされた前記ワード線に前記第１電圧を転送する第１ＭＯＳトランジスタと、前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第２電圧が印加され、前記ロウデコーダによって選択された前記ワード線に前記第２電圧を転送する第２ＭＯＳトランジスタとを具備し、前記第１ＭＯＳトランジスタのバックゲートバイアスは、該第１ＭＯＳトランジスタの前記ソースの電位とは独立して制御される。

本発明によれば、小型化可能な半導体記憶装置を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るＬＳＩのブロック図である。図示するように、ＬＳＩ１０は４つメモリコア部１１〜１４、アドレスバッファ１５、制御部１６、書き込み回路１７、センスアンプ１８、ブロックデコーダ１９、電圧発生回路２０、グローバルロウデコーダ２１ａ、２１ｂ、グローバルカラムゲート２２ａ、２２ｂ、ローカルカラムゲート駆動部２３ａ、２３ｂ、グローバルカラムゲート駆動部２４、及びカラムデコーダ２５を備えている。

メモリコア部１１〜１４はＮＯＲ型のフラッシュメモリセルを備えており、それぞれ同一の構成とされている。各メモリコア部１１〜１４は、メモリセルアレイ２６、ローカルロウデコーダ２７、ローカルカラムゲート２８、及びウェルデコーダ２９を備えている。

アドレスバッファ１５は、外部からアドレス信号を受けて保持する。制御部１６は、ＬＳＩ１０の全体的な制御を行う。書き込み回路１７は、外部から書き込みデータを受け、メモリセルにデータを書き込む。センスアンプ１８は、メモリセルから読み出されたデータをセンスする。ブロックデコーダ１９は、いずれかのメモリコア部１１〜１４を選択して電圧を供給する。電圧発生回路２０はチャージポンプ回路を備えており、外部から供給される電圧Ｖcc１に基づいて正電圧及び負電圧を発生する。

図２はメモリセルアレイ２６のブロック図である。図示するようにメモリセルアレイ２６はマトリクス状に配置された複数のメモリセルＭＣ００〜ＭＣｍｎを備えている。メモリセルＭＣ００〜ＭＣｍｎの各々は、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート状にゲート間絶縁膜を介在して形成された制御ゲートとを備えている。同一行に配置されたメモリセルの制御ゲートは、ローカルワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。同一列に配置されたメモリセルのドレインは、ローカルビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。メモリセルのソースはソース線ＳＬに共通接続される。

ローカルカラムゲート２８は、ローカルビット線のいずれかを選択して、グローバルビット線ＧＢＬに接続する。メモリコア部１１、１３にそれぞれ配置されたローカルカラムゲート２８は、グローバルビット線ＧＢＬを介してグローバルカラムゲート２２ａに接続される。このグローバルカラムゲート２２ａは、グローバルビット線ＧＢＬを選択する。同様に、メモリコア部１２、１４にそれぞれ配置されたローカルカラムゲート２８は、グローバルビット線ＧＢＬを介してグローバルカラムゲート２２ｂに接続される。グローバルカラムゲート２２ｂはグローバルビット線ＧＢＬを選択する。メモリコア部１１、１２に配置されたローカルカラムゲート２８は、配線Ｌ１を介してそれぞれローカルカラムゲート駆動部２３ａに接続される。ローカルカラムゲート駆動部２３ａは、アドレスバッファ１５から供給されたカラムアドレスに従って、メモリコア部１１、１３に配置されたローカルカラムゲート２８を駆動する。メモリコア部１３、１４に配置されたローカルカラムゲート２８は、配線Ｌ２を介してローカルカラムゲート駆動部２３ｂに接続される。ローカルカラムゲート駆動部２３ｂは、アドレスバッファ１５から供給されるカラムアドレス信号に応じて、メモリコア部１３、１４に配置されたローカルカラムゲート２８を駆動する。更にグローバルカラムゲート２２ａ、２２ｂは、配線Ｌ３を介してグローバルカラムゲート駆動部２４に接続される。グローバルカラムゲート駆動部２４は、アドレスバッファ１５から供給されるカラムアドレス信号に応じて、グローバルカラムゲート２２ａ、２２ｂのいずれかを選択して駆動する。ローカルカラムゲート駆動部２３ａ、２３ｂ、グローバルカラムゲート駆動部２４は、カラムデコーダ２５に接続される。カラムデコーダ２５はアドレスバッファ１５から供給されるカラムアドレス信号に応じて、ローカルカラムゲート駆動部２３ａ、２３ｂ、グローバルカラムゲート駆動部２４のいずれかを駆動する。

グローバルカラムゲート２２ａ、２２ｂは、データ線ＤＬを介して書き込み回路１７に接続されている。データの書き込み時、グローバルカラムゲート２２ａ、２２ｂは、カラムデコーダ２５及びグローバルカラムゲート駆動部２４により選択的に駆動され、書き込み回路１７からのデータをローカルカラムゲート駆動部２３ａまたは２３ｂにより選択されたローカルカラムゲート２８に供給する。またデータの読み出し時、グローバルカラムゲート２２ａ、２２ｂは、選択されたメモリセルアレイ２６のメモリセルからローカルカラムゲート２８に読み出されたデータをセンスアンプ１８に供給する。

図３はグローバルビット線の１本に接続されたメモリセルアレイ２６とローカルカラムゲート２８の構成を示している。図示するようにローカルカラムゲート２８は、複数のｎチャネルＭＯＳトランジスタ３１〜３４を備えている。ＭＯＳトランジスタ３１〜３４の電流経路の一端はグローバルビット線ＧＢＬに接続されている。また電流経路の他端はローカルビット線ＢＬ０〜ＢＬ３にそれぞれ接続され、各ゲートにはローカルカラムゲート駆動部２３ａまたは２３ｂから出力された選択信号ＣＡ０〜ＣＡ３が供給される。ＭＯＳトランジスタ３１〜３４は、選択信号ＣＡ０〜ＣＡ３に応じて導通され、選択されたローカルビット線をグローバルビット線ＧＢＬに接続する。なお図３の例であると、ローカルカラムゲート２８はＭＯＳトランジスタ３１〜３４を備えており、４本のローカルビット線ＢＬ毎に１本のグローバルビット線ＧＢＬが設けられている。従って、ローカルビット線ＢＬの本数を（ｎ＋１）本とすると、グローバルビット線ＧＢＬは（ｎ＋１）／４本である。しかしこれは一例に過ぎず、例えば８本のローカルビット線毎に１本のグローバルビット線を設けても良いし、または２本のローカルビット線毎に１本のグローバルビット線を設けても良いし、適宜変更出来る。

図４は、グローバルカラムゲート２２ａ、２２ｂの構成を示している。グローバルカラムゲート２２ａ、２２ｂは、複数のｎチャネルＭＯＳトランジスタ３５〜３８を備えている。ＭＯＳトランジスタ３５〜３８の電流経路の一端は、データ線ＤＬを介して書き込み回路１７及びセンスアンプ１８に接続される。ＭＯＳトランジスタ３５〜３８の電流経路の他端はグローバルビット線ＧＢＬ０〜ＧＢＬ３にそれぞれ接続され、各ゲートにはグローバルカラムゲート駆動部２４から出力された選択信号ＣＡ４〜ＣＡ７が供給されている。ＭＯＳトランジスタ３５〜３８は、選択信号ＣＡ４〜ＣＡ７に応じて導通され、グローバルビット線ＧＢＬ０〜ＧＢＬ３が選択される。なお図４はグローバルビット線ＧＢＬが４本の場合を示しているが、その本数はこれに限定されることなく、グローバルビット線の数に応じてＭＯＳトランジスタを設ければ良い。

図１に戻って説明を続ける。
ウェルデコーダ２９は、メモリセルアレイ２６が形成されているウェル領域に電圧を供給する。

ローカルロウデコーダ２７は、アドレスバッファ１５から供給されるロウアドレス信号に応じてローカルワード線ＷＬを選択する。メモリコア部１１、１２にそれぞれ配置されたローカルロウデコーダ２１は、第１グローバルワード線ＧＷＬ１及び第２グローバルワード線ＧＷＬ２を介してグローバルロウデコーダ２１ａに接続されている。このグローバルロウデコーダ２１ａは、アドレスバッファ１５から供給されるアドレス信号に応じてメモリコア部１１のローカルロウデコーダ２７、またはメモリコア部１２のローカルロウデコーダ２７を選択する。同様に、メモリコア部１３、１４にそれぞれ配置されたローカルロウデコーダ２７は、第１グローバルワード線ＧＷＬ１及び第２グローバルワード線ＧＷＬ２を介してグローバルロウデコーダ２１ｂに接続されている。グローバルロウデコーダ２１ｂは、アドレスバッファ１５から供給されるアドレス信号に応じてメモリコア部１３のローカルロウデコーダ２７、またはメモリコア部１４のローカルロウデコーダ２７を選択する。

図５はグローバルロウデコーダ２１ａ及びメモリコア部１１、１２の一部領域の回路図である。図示するように、グローバルロウデコーダ２１ａは、ロウアドレスデコード回路４０、４５及びレベルシフタ４１を備えている。ロウアドレスデコード回路４０はローカルワード線ＷＬ０〜ＷＬｍ毎に設けられたＮＡＮＤゲートであり、アドレスバッファ１５から与えられるロウアドレス信号をデコードする。そして、（ｍ＋１）個のロウアドレスデコード回路４０の出力が、それぞれ第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−ｍに出力される。第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−ｍは、メモリコア部１１、１２で共通に使用される。ロウアドレス信号に一致する第２グローバルワード線に対応するロウアドレスコード回路４０は“Ｌ”レベルを出力し、一致しない第２グローバルワード線に対応するロウアドレスコード回路４０は“Ｈ”レベルを出力する。

ロウアドレスデコード回路４５は、２本のローカルワード線ＷＬにつき１個、換言すれば、２本の第２グローバルワード線ＧＷＬ２につき１個設けられたＡＮＤゲートである。すなわちロウアドレスデコード回路４５は、グローバルワード線ＧＷＬ２−０、ＧＷＬ２−２、ＧＷＬ２−４、…に対応して配置される。ロウアドレスデコード回路４５はロウアドレス信号をデコードする。そしてロウアドレス信号に一致する場合に“Ｈ”レベルを出力し、不一致の場合に“Ｌ”レベルを出力する。

レベルシフタ４１はロウアドレスデコード回路４５毎に設けられる。そして対応するロウアドレスデコード回路４５の出力を反転させてレベルシフトした上で、第１グローバルワード線ＧＷＬ１−０〜ＧＷＬ（（ｍ／２）−１）に出力する。第１グローバルワード線ＧＷＬ１−０〜ＧＷＬ（（ｍ／２）−１）は、メモリコア部１１、１２で共通に使用される。

ローカルロウデコーダ２７は、ローカルワード線ＷＬ０〜ＷＬｍ毎に設けられたスイッチ群４２を備えている。スイッチ群４２の各々は、ｎチャネルＭＯＳトランジスタ４３及びｐチャネルＭＯＳトランジスタ４４を備えている。ｎチャネルＭＯＳトランジスタ４３のゲートは対応する第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−ｍのいずれかに接続され、ドレインは対応するローカルワード線ＷＬ０〜ＷＬｍのいずれかに接続され、ソースは第１ブロックデコード配線ＢＤ１に接続されている。ｐチャネルＭＯＳトランジスタ４４のゲートは対応する第１グローバルワード線ＧＷＬ１−０〜ＧＷＬ（（ｍ／２）−１）のいずれかに接続され、ドレインは対応するローカルワード線ＷＬ０〜ＷＬｍのいずれかに接続され、ソースは第２ブロックデコード配線ＢＤ２−０、ＢＤ２−１のいずれかに接続されている。

上記構成のローカルロウデコーダ２７において、ローカルワード線ＷＬ０〜ＷＬｍのそれぞれに対応したスイッチ群４２には、第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−ｍがそれぞれ接続される。また２本のローカルワード線ＷＬに対応したスイッチ群４２毎に第１グローバルワード線ＧＷＬ１−０〜ＧＷＬ（（ｍ／２）−１）が設けられている。すなわち、ローカルワード線ＷＬ０、ＷＬ１に対応した２つのスイッチ群４２に第１グローバルワード線ＧＷＬ１−０が接続され、ローカルワード線ＷＬ２、ＷＬ３に対応した２つのスイッチ群４２に第１グローバルワード線ＧＷＬ１−１が接続され、ローカルワード線ＷＬ４、ＷＬ５に対応した２つのスイッチ群４２に第１グローバルワード線ＧＷＬ１−２が接続される。なお、第１ブロックデコード配線ＢＤ１及び第２ブロックデコード配線ＢＤ２−０、ＢＤ２−１には、例えばブロックデコーダ１９によって電圧が与えられる。またｎチャネルＭＯＳトランジスタ４３のウェル電位は、そのソース電位とは別個に与えることが可能であり、ブロックデコーダ１９から与えられる。ｐチャネルＭＯＳトランジスタ４４も同様であり、そのウェル電位はソース電位と別個に与えることが可能であり、ブロックデコーダ１９から与えられる。上記ではメモリコア部１１、１２関してのみ説明したが、メモリコア部１３、１４については同様の構成である。

図６はレベルシフタ４１の回路図である。図示するようにレベルシフタ４１は、ｐチャネルＭＯＳトランジスタ５０、５１、ｎチャネルＭＯＳトランジスタ５２〜５５、及びインバータ５６を備えている。ＭＯＳトランジスタ５０のソースは電源電位に接続され、ドレインはＭＯＳトランジスタ５２のドレイン及びＭＯＳトランジスタ５１のゲートに接続され、ゲートはＭＯＳトランジスタ５１、５３のドレインに接続されている。ＭＯＳトランジスタ５１のソースは電源電位に接続されている。ＭＯＳトランジスタ５２、５３のソースはそれぞれＭＯＳトランジスタ５４、５５のドレインに接続され、ゲートには２．５Ｖ（２×Ｖref）が印加されている。ＭＯＳトランジスタ５４、５５は、ＭＯＳトランジスタ５０〜５３よりもゲート絶縁膜の薄い低耐圧ＭＯＳトランジスタであり、ソースが接地電位に接続されている。そして、ＭＯＳトランジスタ５４のゲートがレベルシフタ４１の入力端子ＩＮとなり、信号が入力される。ＭＯＳトランジスタ５５のゲートには、入力端子ＩＮへの入力信号がインバータ５６で反転された信号が入力される。またＭＯＳトランジスタ５０のドレインとＭＯＳトランジスタ５２のドレインとの接続ノードが、レベルシフタ４１の出力端子ＯＵＴとなる。

レベルシフタ４１には、図７の構成を用いても良い。図示するように、図６の構成においてＭＯＳトランジスタ５２、５３を廃し、ＭＯＳトランジスタ５４、５５のドレインがそれぞれＭＯＳトランジスタ５０、５１のドレインに接続されると共に、ＭＯＳトランジスタ５４、５５として高耐圧ＭＯＳトランジスタを用いている。

図８は、グローバルロウデコーダ２１ａ、ローカルロウデコーダ２７、及びメモリセルアレイ２６の断面構造を簡略に示す図である。図８はメモリコア部１１、１２に関するものであるが、メモリコア部１３、１４に関しても同様である。

図示するようにｐ型半導体基板６０の表面内に、互いに離隔されたｎ型ウェル領域６１〜６５が形成されている。半導体基板６０上及びｐ型ウェル領域６５上には、ロウアドレスデコード回路４０を形成するためのＭＯＳトランジスタが設けられる。このＭＯＳトランジスタは、ローカルロウデコーダ２７を形成するためのＭＯＳトランジスタよりもゲート絶縁膜の薄い低耐圧ＭＯＳトランジスタである。

ｎ型ウェル領域６１、６３表面の一部領域内にはそれぞれｐ型ウェル領域６６、６８が形成されている。ｎ型ウェル領域６１、６３及びｐ型ウェル領域６６、６８はローカルロウデコーダ２７を形成するために使用される。そして、ｎ型ウェル領域６１、６４上にＭＯＳトランジスタ４４が形成され、ｐ型ウェル領域６６、６８上にＭＯＳトランジスタ４３が形成される。

ｎ型ウェル領域６２、６４表面の一部領域内にはそれぞれｐ型ウェル領域６７、６９が形成されている。ｎ型ウェル領域６１、６３及びｐ型ウェル領域６７、６９はメモリセルアレイ２６を形成するために使用される。そしてｐ型ウェル領域６７、６９上に、フラッシュセルとなるＭＯＳトランジスタが形成される。

なおＭＯＳトランジスタ４３が形成されるｐ型ウェル領域６６には電位ＶＰＷ２が与えられる。ＶＰＷ２はＭＯＳトランジスタ４３のソース電位（ＢＤ１の電位）とは独立に設定可能である。またＭＯＳトランジスタ４４が形成されるｎ型ウェル領域６１には電位ＶＮＷ２が与えられる。ＶＮＷ２はＭＯＳトランジスタ４４のソース電位（ＢＤ２の電位）とは独立に設定可能である。

図８では図示を省略したが、レベルシフタ４１はローカルロウデコーダ２７と同様に、ｐ型半導体基板６０表面に形成されたｎ型ウェル領域と、このｎ型ウェル領域表面に形成されたｐ型ウェル領域上に形成される。

図９は、ローカルロウデコーダ２７及びメモリセルアレイ２６の一部領域の平面図である。なお、図中における（Ｍｉ、ｉ＝１、２、３、４）なる記載は、その配線がｉ層目のレベルにある配線層であることを意味している。

まずメモリセルアレイ２６について説明する。図示するように、半導体基板６０中には第１方向に沿ったストライプ形状の素子領域ＡＡが複数形成されている。半導体基板６０上には、複数の素子領域を跨ぐようにして、第１方向に直交する第２方向に沿ったストライプ形状のローカルワード線ＷＬが形成されている。ローカルワード線ＷＬは、素子領域ＡＡ上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層構造を有している。そして、上記積層構造をゲート電極に用いたＭＯＳトランジスタ、すなわちメモリセルＭＣがＡＡ上に形成されている。メモリセルＭＣは、隣接するもの同士でソースまたはドレインを共用している。また、コンタクトプラグＣＰ１によって同一行にあるメモリセルＭＣのソースを共通接続するソース線ＳＬが、メモリセルＭＣよりも上のレベルにある第１層目の金属配線層によって形成されている。更に、コンタクトプラグＣＰ２によって同一列にあるメモリセルＭＣのドレインを共通接続するローカルビット線ＢＬが、第４層目の金属配線層によって形成されている。また、第２層目の金属配線層によって形成された第２グローバルワード線ＧＷＬ２、及び第３層目の金属配線層によって形成された第１グローバルワード線ＧＷＬ１がメモリセルアレイ２６内を通過している。これらの金属配線層は、第２方向に沿ったストライプ形状に形成されている。

次にローカルロウデコーダ２７について説明する。図示するように、半導体基板６０中にはマトリクス状に素子領域ＡＡが形成されている。個々の素子領域ＡＡにはＭＯＳトランジスタ４３またはＭＯＳトランジスタ４４が形成される。素子領域は次のような関係を持って配置されている。すなわち第１方向に沿っては、２本のローカルワード線ＷＬにつき１個の素子領域ＡＡが形成される。第２方向に沿っては、１行あたり４つの素子領域ＡＡが形成される。従って、メモリセルＭＣが（（ｍ＋１）×（ｎ＋１））個あったとすると、ローカルロウデコーダ２７は（（（ｍ＋１）／２）×４）個の素子領域ＡＡを含む。そして、同一行に設けられた２個のＭＯＳトランジスタ４３及び２個のＭＯＳトランジスタ４４は、これらに対応付けられて設けられた２本のローカルワード線ＷＬを選択するために用いられる。また、同一列に設けられたＭＯＳトランジスタ４４は、同一の第２ブロックデコード配線ＢＤ２に接続される。

各素子領域ＡＡ上には、第１方向に沿ったストライプ形状のゲート電極７０、７１が形成されている。そして、同一列にあるＭＯＳトランジスタ４３のソースを共通接続するように、第１方向に沿ったストライプ形状の第１ブロックデコード配線ＢＤ１が形成されている。第１ブロックデコード配線ＢＤ１は、第１層目の金属配線層を用いて形成され、コンタクトプラグＣＰ４によってＭＯＳトランジスタ４３と接続されている。また、同一列にあるＭＯＳトランジスタ４４のソースを共通接続するようにして、第１方向に沿ったストライプ形状の第２ブロックデコード配線ＢＤ２−０、ＢＤ２−１が形成されている。第２ブロックデコード配線ＢＤ２−０、ＢＤ２−１は、第１層目の金属配線層を用いて形成され、コンタクトプラグＣＰ６によってＭＯＳトランジスタ４４と接続されている。

更に、同一行にあるＭＯＳトランジスタ４４のゲートを共通接続するようにして、第２方向に沿ったストライプ形状の第１グローバルワード線ＧＷＬ１が形成されている。第１グローバルワード線ＧＷＬ１は第３層目の金属配線層を用いて形成され、コンタクトプラグＣＰ５によってＭＯＳトランジスタ４４に接続されている。第１グローバルワード線ＧＷＬの一端はレベルシフタ４１に接続され、他端はメモリセルアレイ２６上を通過し、同一行にある別のローカルロウデコーダ２７に達する。また、同一行にあるＭＯＳトランジスタ４３のドレインと、ＭＯＳトランジスタ４４のドレインとを接続するようにして、第２方向に沿ったストライプ形状の金属配線層７２が形成されている。金属配線層７２は第２層目の金属配線層を用いて形成され、コンタクトプラグＣＰ７、ＣＰ８によってそれぞれＭＯＳトランジスタ４３、４４に接続されている。更に金属配線層７２は、コンタクトプラグＣＰ９によってローカルワード線ＷＬに接続されている。また、第２方向に沿ったストライプ形状の第２層目の金属配線層を用いて、第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−ｍが設けられている。第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−ｍは、コンタクトプラグＣＰ３によって、対応するＭＯＳトランジスタ４３のゲート７０に接続されている。

次に、上記メモリセルアレイ２６及びローカルロウデコーダ２７の断面構造について説明する。まずメモリセルアレイ２６の構成について説明する。図１０は図９におけるＹ１−Ｙ１’線方向に沿った断面図であり、図１１は図９におけるＸ１−Ｘ１’線方向に沿った断面図である。以下ではメモリコア部１１に着目して説明するが、その他のメモリコア部１２〜１４についても同様である。

図示するように、ｐ型半導体基板６０の表面領域内にはｎ型ウェル領域６２が形成され、ｎ型ウェル領域６２の表面領域内にはｐ型ウェル領域６７が形成されている。ｐ型ウェル領域６７上にはゲート絶縁膜８０を介在して、メモリセルＭＣとなるＭＯＳトランジスタのゲート電極が形成されている。メモリセルＭＣのゲート電極は、ゲート絶縁膜８０上に形成された多結晶シリコン層（フローティングゲート）８１、多結晶シリコン層８１上に形成されたゲート間絶縁膜８２、及びゲート間絶縁膜８２上に形成された多結晶シリコン層（制御ゲート）８３を有している。フローティングゲート８１は、図１１に示すように個々のメモリセル毎に分離されている。他方、制御ゲート８３は同一行のメモリセル間で共通接続されている。そして隣接するゲート電極間に位置するｐ型ウェル領域６７表面内には、不純物拡散層８４が形成されている。不純物拡散層８４は、隣接するトランジスタ同士で共用されている。

そしてｐ型ウェル領域６７上には、上記メモリセルを被覆するようにして、層間絶縁膜８５が形成されている。層間絶縁膜８５中には、２つのメモリセルＭＣが共有する不純物拡散層（ソース領域）８４に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜８５上には、コンタクトプラグＣＰ１に接続される金属配線層８６が形成されている。金属配線層８６はソース線ＳＬとして機能する。また層間絶縁膜８５中には、２つのメモリセルＭＣが共有する不純物拡散層（ドレイン領域）８４に達するコンタクトプラグＣＰ１０が形成されている。そして層間絶縁膜８５上には、コンタクトプラグＣＰ１０に接続される金属配線層８７が形成されている。

層間絶縁膜８５上には、金属配線層８６、８７を被覆するようにして、層間絶縁膜８８が形成されている。層間絶縁膜８８中には、金属配線層８７に達するコンタクトプラグＣＰ１１が形成されている。そして層間絶縁膜８８上には、コンタクトプラグＣＰ１１に接続された金属配線層８９が形成されている。また層間絶縁膜８８上には、金属配線層９０、９４が形成されている。金属配線層９０、９４は共に第２グローバルワード線として機能する。

層間絶縁膜８８上には、金属配線層８９、９０、９４を被覆するようにして、層間絶縁膜９２が形成されている。層間絶縁膜９２中には、金属配線層８９に達するコンタクトプラグＣＰ１２が形成されている。そして層間絶縁膜９２上には、コンタクトプラグＣＰ１２に接続された金属配線層９３が形成されている。また層間絶縁膜９２上には、金属配線層９１が形成されている。金属配線層９１は第１グローバルワード線として機能する。

層間絶縁膜９２上には、金属配線層９１、９３を被覆するようにして、層間絶縁膜９５が形成されている。層間絶縁膜９５中には、金属配線層９３に達するコンタクトプラグＣＰ１３が形成されている。そして層間絶縁膜９５上には、複数のコンタクトプラグＣＰ１３に接続された金属配線層９６が形成されている。金属配線層９６はローカルビット線ＢＬとして機能する。すなわち、コンタクトプラグＣＰ１０〜ＣＰ１３及び金属配線層８７、８９、９３が、図９におけるコンタクトプラグＣＰ２として機能する。そして層間絶縁膜９５上に、金属配線層９７を被覆するようにして層間絶縁膜９７が形成されている。

次に図１１を用いてローカルロウデコーダ２７の断面構造について説明する。
図示するように、ｐ型半導体基板６０の表面領域内にはｎ型ウェル領域６１が形成され、ｎ型ウェル領域６１の表面領域内にはｐ型ウェル領域６６が形成されている。ｐ型ウェル領域６６上にはＭＯＳトランジスタ４３が形成されている。すなわち、ｐ型ウェル領域６６の表面内に、ソース及びドレインとなる不純物拡散層９８が形成され、隣接する不純物拡散層９８間のウェル領域６６上にはゲート絶縁膜９９を介在してゲート電極７０が形成されている。またｎ型ウェル領域６１上にはＭＯＳトランジスタ４４が形成されている。すなわち、ｎ型ウェル領域６１の表面内に、ソース及びドレインとなる不純物拡散層１００が形成され、隣接する不純物拡散層１００間のウェル領域６１上にゲート絶縁膜１０１を介在してゲート電極７１が形成されている。各トランジスタ間は、素子分離領域ＳＴＩによって電気的に分離されている。

そして、ＭＯＳトランジスタ４３、４４を被覆するようにして、ウェル領域６１、６６上に層間絶縁膜８５が形成されている。層間絶縁膜８５中には、ＭＯＳトランジスタ４３のソースに達するコンタクトプラグＣＰ４が形成されている。そして層間絶縁膜８５上には、コンタクトプラグＣＰ４に接続される金属配線層１０２が形成されている。金属配線層１０２は第１ブロックデコード配線ＢＤ１として機能する。また層間絶縁膜８５中には、ＭＯＳトランジスタ４３のドレインに達するコンタクトプラグＣＰ１４が形成されている。そして層間絶縁膜８５上には、コンタクトプラグＣＰ１４に接続される金属配線層１０４が形成されている。更に層間絶縁膜８５中には、ＭＯＳトランジスタ４４のソースに達するコンタクトプラグＣＰ６が形成されている。そして層間絶縁膜８５上には、コンタクトプラグＣＰ６に接続される金属配線層１０３が形成されている。金属配線層１０３はブロックデコード配線ＢＤ２として機能する。また層間絶縁膜８５中には、ＭＯＳトランジスタ４４のドレインに達するコンタクトプラグＣＰ１８が形成されている。そして層間絶縁膜８５上には、コンタクトプラグＣＰ１８に接続される金属配線層１０５が形成されている。更に層間絶縁膜８５中には、ＭＯＳトランジスタ４４のゲート電極７１に達するコンタクトプラグＣＰ１６が形成されている。そして層間絶縁膜８５上には、コンタクトプラグＣＰ１６に接続される金属配線層１０６が形成されている。

層間絶縁膜８５上には層間絶縁膜８８が形成されている。層間絶縁膜８８中には、金属配線層１０４、１０５、１０６にそれぞれ達するコンタクトプラグＣＰ１５、ＣＰ１９、ＣＰ１７が形成されている。そして層間絶縁膜８８上には、コンタクトプラグＣＰ１５、ＣＰ１９に接続された金属配線層７２が形成されている。すなわち、コンタクトプラグＣＰ１４、ＣＰ１５及び金属配線層１０４が図９におけるコンタクトプラグＣＰ７に相当する。また、コンタクトプラグＣＰ１８、ＣＰ１９及び金属配線層１０５が図９におけるコンタクトプラグＣＰ８に相当する。

更にローカルロウデコーダ２７とメモリセルアレイ２６との境界部分において、層間絶縁膜８５中にＣＰ２０が形成され、層間絶縁膜８５上に金属配線層１０７が形成され、層間絶縁膜８８中にコンタクトプラグＣＰ２１が形成されている。そして、コンタクトプラグＣＰ２０、ＣＰ２１及び金属配線層１０７によって、金属配線層７２と制御ゲート８３とが接続されている。すなわち、コンタクトプラグＣＰ２０、ＣＰ２１及び金属配線層１０７は、図９におけるコンタクトプラグＣＰ９として機能する。

また層間絶縁膜８８上には、図示せぬ領域で第２グローバルワード線ＧＷＬ２が形成されている。そして第２グローバルワード線ＧＷＬ２は、図示せぬ領域で、対応するＭＯＳトランジスタ４３のゲート電極７０とコンタクトプラグＣＰ３によって接続される。

層間絶縁膜８８上には層間絶縁膜９２が形成されている。層間絶縁膜９２中には、コンタクトプラグＣＰ１７に接続されるコンタクトプラグＣＰ２２が形成される。そして層間絶縁膜９２上には金属配線層９１が形成される。金属配線層９１は第１グローバルワード線ＧＷＬ１として機能するもので、同一行のコンタクトプラグＣＰ１７は同一の第１グローバルワード線ＧＷＬ１（金属配線層９１）に接続される。すなわち、コンタクトプラグＣＰ１６、ＣＰ１７、ＣＰ２２及び金属配線層１０６は、図９におけるコンタクトプラグＣＰ５として機能する。

そして層間絶縁膜９２上には層間絶縁膜９５が形成され、層間絶縁膜９５上には、ビット線となる金属配線層９５、９３が形成される。

次に、上記構成のＮＯＲ型フラッシュメモリの動作について説明する。
＜書き込み動作＞
まず書き込み動作について説明する。例えば図２の構成において、メモリセルＭＣ００〜ＭＣ０７がデータの書き込み時に選択された場合、これらのメモリセルが共有するローカルワード線ＷＬ０にはＶＰＰ１（９Ｖ）が印加され、その他のローカルワード線には０Ｖが印加される。非選択メモリセルアレイのローカルワード線も０Ｖである。

ローカルビット線の電圧は書き込みデータに依存する。データ“０”を書き込むローカルビット線にはＶｄｐ（５Ｖ）が印加され、“１”データを書き込むローカルビット線には０Ｖが印加される。ソース線ＳＬは０Ｖとされる。非選択メモリセルアレイのビット線は０Ｖである。

すると、ゲートがＶＰＰ１、ドレインがＶｄｐのメモリセルでは、ソースからドレインに移動する電子の中には高エネルギーを持つものがあり（ホットエレクトロン）、これがゲート方向の電界によってフローティングゲートに到達する。このようにして、フローティングゲート中の電子の数が相対的に少ない“１”状態のメモリセルは、電子の数が相対的に多い“０”状態のメモリセルに代わる。

ゲートとドレインとの電圧関係が上記以外のメモリセルではドレイン電流が流れず、メモリセルのデータは変わらない。

＜読み出し動作＞
次に読み出し動作について説明する。図２の構成において、メモリセルＭＣ００〜ＭＣ０７がデータ読み出しに選択された場合、これらのメモリセルが共有するローカルワード線ＷＬ０に電圧Ｖcc２（４．７５Ｖ）が印加される。その他のワード線は０Ｖとされる。非選択メモリセルアレイのローカルワード線も０Ｖである。

選択されたローカルビット線には電圧Ｖｄ（１Ｖ）が印加され、非選択ローカルビット線には０Ｖが印加される。またソース線ＳＬは０Ｖとされる。すると、“１”状態のメモリセルでは電流が流れ、“０”状態のメモリセルは電流が流れない。この電流をセンスすることにより、データ“０”または“１”を読み出すことが出来る。

＜消去動作＞
次に消去動作について説明する。データの消去はメモリセルアレイ単位に一括して行われる。この時、選択メモリセルアレイの全てのローカルワード線がＶＢＢ（−７Ｖ）とされ、ｐ型ウェル領域６７及びｎ型ウェル領域６２がＶＰＰ２（１１Ｖ）とされる。ソース線及びローカルビット線はフローティングとされる。すると、ゲート絶縁膜８０の高電界が印加され、フローティングゲート８１内の電子はＦＮトンネリングによってｐ型ウェル領域６７に移動する。その結果、メモリセルのデータが“１”となる。この際、非選択メモリコアのｐ型ウェル領域及びワード線は０Ｖとされているので、データは消去されない。

なおデータの消去方法は、上記のようにウェル領域にバイアス電圧を印加する方法の他、ソースにバイアス電圧を印加する方法がある。この場合には、ソースとゲートのオーバーラップ部でトンネル電流が流れ、データが消去される。

＜消去ベリファイ動作＞
上記データ消去により、全てのメモリセルの閾値電圧は、データ“０”からデータ“１”の方向にシフトされる。その後、消去ベリファイ動作を行って、消去セルの閾値電圧の上限が所定の値ＶEV（例えば３．５Ｖ）以下であるか否かを確認する。従って、消去ベリファイ動作では選択ローカルワード線ＷＬにＶEVを印加して読み出し動作を行うことにより、消去ベリファイを行う。

図１２はメモリセルの閾値電圧Ｖthとメモリセル数との関係を示すグラフである。ＮＯＲ型フラッシュメモリのように選択トランジスタを有しないフラッシュメモリでは、図１２に示すように、閾値電圧が負の値になる場合がある（これを過消去セルと呼ぶ）。そのため、消去ベリファイ時は過消去セルの影響を排除するため、すなわち過消去セルを確実にオフ状態とさせておくために、非選択ローカルワード線ＷＬに例えば−１．５Ｖを印加する。

次に、上記読み出し動作、書き込み動作、消去動作、及び消去ベリファイ動作時におけるグローバルロウデコーダ２１ａ、２１ｂ及びローカルロウデコーダ２７の動作の詳細について、図１３乃至図１６を用いて説明する。図１３乃至図１６はグローバルロウデコーダ２１ａ、並びにメモリコア部１１、１２のメモリセルアレイ２６及びローカルロウデコーダ２７の回路図である。なお以下では、メモリコア部１１が選択され、且つ読み出し動作、書き込み動作、及び消去ベリファイ動作時にはメモリコア部１１のローカルワード線ＷＬ０が選択される場合を例に挙げて説明する。

＜読み出し動作＞
まず読み出し動作について図１３を用いて説明する。ローカルワード線ＷＬ０（選択ローカルワード線）に相当するロウアドレス信号が与えられることで、選択ローカルワード線ＷＬ０に対応するロウアドレスデコード回路４０及びロウアドレスデコード回路４５の出力は、それぞれ“Ｌ”レベル（０Ｖ）、“Ｈ”レベル（１．８Ｖ）となる。他方、その他のローカルワード線ＷＬ１〜ＷＬｍ（非選択ワード線）に対応するロウアドレスデコード回路４０及びロウアドレスデコード回路４５の出力は、それぞれ“Ｈ”レベル、“Ｌ”レベルとなる。すなわち、第１グローバルワード線ＧＷＬ１−０が“Ｌ”レベル（０Ｖ）、その他の第１グローバルワード線が“Ｈ”レベル（４．７５Ｖ）、第２グローバルワード線ＧＷＬ２−０が“Ｌ”レベル（０Ｖ）、その他の第２グローバルワード線が“Ｈ”レベル（１．８Ｖ）となる。

またブロックデコーダ１９は、ＶＰＷ２、ＶＮＷ２としてそれぞれ０Ｖ、４．７５Ｖを供給する。更にブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０、ＢＤ２−１にそれぞれ４．７５Ｖ、０Ｖを印加し、非選択メモリコア部１２におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０、ＢＤ２−１に０Ｖを印加する。

すると、選択メモリコア部１１においては、選択ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３がオフ状態、ＭＯＳトランジスタ４４がオン状態となる。従ってローカルワード線ＷＬ０には第２ブロックデコード配線ＢＤ２−０の電位（４．７５Ｖ）が印加される。また非選択ローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

非選択メモリコア部１２においては、ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３、４４が共にオフ状態であるので、ローカルワード線ＷＬ０は電気的にフローティングとなる。その他のローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

＜書き込み動作＞
次に書き込み動作について図１４を用いて説明する。選択ローカルワード線ＷＬ０に相当するロウアドレス信号が与えられることで、選択ローカルワード線ＷＬ０に対応するロウアドレスデコード回路４０及びロウアドレスデコード回路４５の出力は、それぞれ“Ｌ”レベル（０Ｖ）及び“Ｈ”レベル（１．８Ｖ）となる。他方、その他のローカルワード線ＷＬ１〜ＷＬｍに対応するロウアドレスデコード回路４０及びロウアドレスデコード回路４５の出力は、それぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。すなわち、第１グローバルワード線ＧＷＬ１−０が“Ｌ”レベル（０Ｖ）、その他の第１グローバルワード線が“Ｈ”レベル（９Ｖ）、第２グローバルワード線ＧＷＬ２−０が“Ｌ”レベル（０Ｖ）、その他の第２グローバルワード線が“Ｈ”レベル（１．８Ｖ）となる。

またブロックデコーダ１９は、ＶＰＷ２、ＶＮＷ２としてそれぞれ０Ｖ、９Ｖを供給する。更にブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０、ＢＤ２−１にそれぞれ９Ｖ、０Ｖを印加し、非選択メモリコア部１２におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０、ＢＤ−１に０Ｖを印加する。

すると、選択メモリコア部１１においては、選択ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３がオフ状態、ＭＯＳトランジスタ４４がオン状態となる。従ってローカルワード線ＷＬ０には第２ブロックデコード配線ＢＤ２−０の電位（９Ｖ）が印加される。また非選択ローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

非選択メモリコア部１２においては、ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３、４４が共にオフ状態であるので、ローカルワード線ＷＬ０は電気的にフローティングとなる。その他のローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

＜消去動作＞
次に消去動作について図１５を用いて説明する。消去時には全てのロウアドレスデコード回路４０の出力は“Ｈ”レベル（１．８Ｖ）となり、全てのロウアドレスデコード回路４５の出力が“Ｌ”レベル（０Ｖ）となる。すなわち、全てのローカルワード線が非選択状態とされ、全ての第１、第２グローバルワード線が“Ｈ”レベル（１．８Ｖ）となる。またブロックデコーダ１９は、ＶＰＷ２、ＶＮＷ２としてそれぞれ−７Ｖ、１１Ｖを供給する。更にブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に−７Ｖ、ブロックデコード配線ＢＤ２−０に１．８Ｖ、ＢＤ２−１に０Ｖを印加する。またブロックデコーダ１９は、非選択メモリコア部におけるブロックデコード配線ＢＤ１、ＢＤ２−０、ＢＤ２−１に０Ｖを印加する。

すると、選択メモリコア部１１においては、ローカルワード線ＷＬ０〜ＷＬｍに対応するＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ０〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（−７Ｖ）が印加される。

非選択メモリコア部１２においては、ＭＯＳトランジスタ４３、４４がオフ状態となる。従ってローカルワード線ＷＬ０〜ＷＬｍは電気的にフローティングの状態となる。

＜消去ベリファイ動作＞
次に消去ベリファイ動作について図１６を用いて説明する。選択ローカルワード線ＷＬ０に相当するロウアドレス信号が与えられることで、選択ローカルワード線ＷＬ０に対応するロウアドレスデコード回路４０及びロウアドレスデコード回路４５の出力は、それぞれ“Ｌ”レベル（０Ｖ）、“Ｈ”レベル（１．８Ｖ）となる。他方、その他の非選択ローカルワード線ＷＬ１〜ＷＬｍに対応するロウアドレスデコード回路４０及びロウアドレスデコード回路４５の出力は、それぞれ“Ｈ”レベル（１．８Ｖ）、“Ｌ”レベル（０Ｖ）となる。すなわち、第１グローバルワード線ＧＷＬ１−０が“Ｌ”レベル（０Ｖ）、その他の第１グローバルワード線が“Ｈ”レベル（３．５Ｖ）、第２グローバルワード線ＧＷＬ２−０が“Ｌ”レベル（０Ｖ）、その他の第２グローバルワード線が“Ｈ”レベル（１．８Ｖ）となる。

またブロックデコーダ１９は、ＶＰＷ２、ＶＮＷ２としてそれぞれ−３Ｖ、３．５Ｖを供給する。更にブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に−１．５Ｖ、ブロックデコード配線ＢＤ２−０、ＢＤ−１にそれぞれ３．５Ｖ、０Ｖを印加し、非選択メモリコア部１２におけるブロックデコード配線ＢＤ１、ＢＤ２−０、ＢＤ２−１に０Ｖを印加する。

すると、選択メモリコア部１１においては、選択ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３がオフ状態、ＭＯＳトランジスタ４４がオン状態となる。従ってローカルワード線ＷＬ０には第２ブロックデコード配線ＢＤ２−０の電位（３．５Ｖ）が印加される。また非選択ローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（−１．５Ｖ）が印加される。

非選択メモリコア部１２においては、ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３、４４が共にオフ状態であるので、ローカルワード線ＷＬ０は電気的にフローティングとなる。その他のローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

上記のように、この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリであると、次の効果を得ることが出来る。
（１）ロウデコーダを小型化出来る（その１）
本実施形態に係るＮＯＲ型フラッシュメモリは、メモリセルの制御ゲートを選択するためのロウデコーダとして、グローバルロウデコーダ２１ａ、２１ｂ、及びローカルロウデコーダ２７を備えている。

従来のＮＯＲ型フラッシュメモリであると、例えば特開２０００−４９３１２号公報の図５に示されるように、ローカルロウデコーダは少なくとも３個のＭＯＳトランジスタを必要としていた。なぜなら、消去動作時において負電圧を転送する必要があるからである。特開２０００−４９３１２号公報の手法であると、ＭＯＳトランジスタ５１ｃによって、ウェル領域に与えられた負電圧をワード線ＷＬに転送している。

この点、本実施形態に係る構成であると、図５に示すようにローカルロウデコーダ２７は２個のＭＯＳトランジスタで形成出来る。従って、ローカルロウデコーダ２７のサイズを従来に比べて小さく出来る。特に、ローカルロウデコーダに使用されるＭＯＳトランジスタは高耐圧型の比較的サイズの大きいトランジスタであること、またスイッチ群４２はワード線毎に設けられていることことから、スイッチ群４２内のトランジスタ数を削減出来ることは、ロウデコーダの小型化に非常に大きく寄与する。

なお、ローカルロウデコーダ２７内のＭＯＳトランジスタを減らす為に、本実施形態ではブロックデコード配線ＢＤ１、ＢＤ２を設け、更にローカルロウデコーダ２７のウェル領域の電位をブロックデコーダ１９によって制御している。すなわち、
・ロウアドレス信号に対応するスイッチ群４２においては、ｐチャネルＭＯＳトランジスタ４４によって第２ブロックデコード配線ＢＤ２の電位を選択ワード線に転送する。
・ロウアドレス信号に対応しないスイッチ群４２においては、ｎチャネルＭＯＳトランジスタ４３によって第１ブロックデコード配線ＢＤ１の電位を非選択ワード線に転送する。
・以上の関係を満たすように、ＭＯＳトランジスタ４３、４４のオン／オフを、第１、第２グローバルワード線ＧＷＬ１、ＧＷＬ２、第２ブロックデコード配線ＢＤ２、及びウェル電位によって制御する。

また消去ベリファイ動作時には、ブロックデコーダ１９はｐ型ウェル領域にブロックデコード配線ＢＤ１よりも低い電圧を印加する（図１６参照）。すると、バックゲートバイアス効果によって、選択ローカルワード線に対応するｎチャネルＭＯＳトランジスタ４３の閾値電圧が上昇し、カットオフ状態となる。これによりｐチャネルＭＯＳトランジスタ４４により読み出し電圧（３．５Ｖ）を選択ローカルワード線に安定して供給できる。

また、選択メモリコア部ではブロックデコード配線ＢＤ２−０、ＢＤ２−１に互いに相補な信号が与えられるのに対して、非選択メモリコア部では同じ信号が印加される。その結果、非選択メモリコア部において、選択ローカルワード線と同一の第２グローバルワード線に接続されたワード線は、電気的にフローティングな状態となる場合がある。すなわち、ワード線は電圧が印加されていない状態となる。その結果、メモリセルのゲート絶縁膜には電圧ストレスがかからず、メモリセルの信頼性の向上に繋がる。

（２）ロウデコーダを小型化出来る（その２）
本実施形態においてグローバルロウデコーダ２１ａ、２１ｂは、レベルシフタ４１を備えている。従来のＮＯＲ型フラッシュメモリであると、例えば特開２０００−４９３１２号公報の図４に示されるように、レベルシフタはワード線毎に必要であった。

この点、本実施形態に係る構成であると、図５に示すように、２本のローカルワード線で１個のレベルシフタ４１を共有している。すなわち、レベルシフタ４１の数を従来の半分にすることが出来る。従って、ロウデコーダのサイズを小型化出来る。なお、レベルシフタを半減するためにブロックデコード配線ＢＤ２を設ける必要があるが、その為には単に配線スペースがあれば良く、ロウデコーダのサイズの縮小化を妨げるものとはならない。

また本実施形態に係る構成であると、レベルシフタ４１のサイズを小さくできる。従来のＮＯＲ型フラッシュメモリであると、例えば特開２０００−４９３１２号公報の図４に示されるように、レベルシフタはＭＯＳトランジスタ４１ｂ〜４１ｇから構成される１段目と、ＭＯＳトランジスタ４１ｄ〜４１ｅから構成される２段目とを含む２段構えの構成を有している。このような構成を有する理由は、消去時に負電圧を出力する必要があるからである。

しかし本実施形態に係る構成であると、消去時に用いられる負電圧はｎチャネルＭＯＳトランジスタ４３が転送する。従ってレベルシフタ４１は負電圧を出力する必要がない。従って、レベルシフタ４１を図６、図７に示すような簡易な構成（１段のみの構成）とすることが出来る。そのため、レベルシフタ４１のサイズを小型化出来る。

なおレベルシフタ４１は、図６の構成とすることで、高速動作が可能となる。なぜなら、ＭＯＳトランジスタ５４、５５には、ＭＯＳトランジスタ５０〜５３よりも低耐圧（ゲート絶縁膜の薄い）のトランジスタを使用出来るからである。他方、図７の構成であると、ＭＯＳトランジスタ５４、５５に高耐圧のトランジスタを用いている。従って動作速度は図６より劣るが、ＭＯＳトランジスタ５２、５３が不要となり、レベルシフタを更に小型化出来る。

（３）ロウデコーダを小型化出来る（その３）
本実施形態に係る構成であると、ロウアドレスデコード回路４０はｎチャネルＭＯＳトランジスタ４３のゲートを制御する。従って、ロウアドレスデコード回路４０となるＮＡＮＤゲートを構成するＭＯＳトランジスタには、レベルシフタ４１やスイッチ群４１内のＭＯＳトランジスタよりも低耐圧のトランジスタを使用出来る。これはロウアドレスデコード回路４５についても同様である。従ってグローバルロウデコーダ２１ａ、２１ｂを小型化出来る。

なお、上記実施形態では、ロウアドレスデコード回路４０となるＮＡＮＤゲートはローカルワード線毎に設けられている。しかし図１７に示すように、複数のローカルワード線で１個のロウアドレスデコード回路４０を共有しても良い。但しこの場合には、非選択ローカルワード線が電気的にフローティングの状態となる。すると、ローカルワード線はカップリングノイズやビット線リーク電流の問題などが発生するおそれがある。従って、本実施形態のようにローカルワード線毎にロウアドレスデコード回路４０を設けた方が、回路の安定動作の観点からは好ましい。

次にこの発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態においてロウアドレスデコード回路４５及びレベルシフタ４１の数を削減したものである。図１８は本実施形態に係るＮＯＲ型フラッシュメモリのグローバルロウデコーダ２１ａ、メモリコア部１１、１２の回路図である。

第１の実施形態では、２本のローカルワード線毎に１個のロウアドレスデコード回路４５及びレベルシフタ４１が設けられている。これに対して本実施形態では、図１８に示すようにロウアドレスデコード回路４５及びレベルシフタ４１が、４本のローカルワード線毎に設けられている。すなわち、第１グローバルワード線ＧＷＬ１が、４本のローカルワード線ＷＬによって共通に使用されている。この場合、第１グローバルワード線ＧＷＬ１を共用する４本のローカルワード線ＷＬに関するＭＯＳトランジスタ４４は、それぞれ異なる第２ブロックデコード配線ＢＤ２に接続されている。この４本の第２ブロックデコード配線ＢＤ２−０〜ＢＤ２−３によって、選択ローカルワード線以外は非選択とされる。

図１９は、本実施形態に係るローカルロウデコーダ２７及びメモリセルアレイ２６の平面図である。図示するように、ＭＯＳトランジスタ４３、４４は、メモリセルアレイ２６に、ワード線方向で隣接するように配置されている。ＭＯＳトランジスタ４３、４４はマトリクス状に配置されている。第１の実施形態では１本の第１グローバルワード線を２本のローカルワード線が共用しているので、２本のローカルワード線毎に１行のＭＯＳトランジスタ４３、４４が配置される。そして１行あたりＭＯＳトランジスタ４３、３３は各２個含まれている。これに対して本実施形態であると、１本の第１グローバルワード線を４本のローカルワード線が共用している。従って、４本のローカルワード線毎に１行のＭＯＳトランジスタ４３、４４が配置される。そして１行あたりＭＯＳトランジスタ４３、３３は各４個含まれている。

メモリセル及びローカルロウデコーダの断面構成は、基本的には第１の実施形態で説明した図９及び図１０と同様である。異なる点は、層間絶縁膜８８上に第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−３として機能する金属配線層（第１の実施形態における金属配線層９０、９４）が、４セルピッチ内に４本形成される点である。

次に本実施形態に係るＮＯＲ型フラッシュメモリの動作について、グローバルロウデコーダ２１ａ及びローカルロウデコーダ２７に着目して以下説明する。図２０乃至図２３はグローバルロウデコーダ２１ａ、並びにメモリコア部１１、１２のメモリセルアレイ２６及びローカルロウデコーダ２７の回路図である。なお以下では、メモリコア部１１が選択され、且つ読み出し動作、書き込み動作、及び消去ベリファイ動作時にはメモリコア部１１のローカルワード線ＷＬ０が選択される場合を例に挙げ、上記第１の実施形態と異なる点についてのみ説明する。

＜読み出し動作＞
まず読み出し動作について図２０を用いて説明する。ローカルワード線ＷＬ０（選択ローカルワード線）に相当するロウアドレス信号が与えられることで、第１グローバルワード線ＧＷＬ１−０が“Ｌ”レベル（０Ｖ）となる。従って、ローカルワード線ＷＬ０〜ＷＬ３に対応するＭＯＳトランジスタ４４のゲートには０Ｖが印加される。ブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０に４．７５Ｖ、ＢＤ２−１〜ＢＤ２−３に０Ｖを印加する。非選択メモリコア部１２におけるブロックデコード配線ＢＤ２−０〜ＢＤ２−３は全て０Ｖとされる。

すると第１の実施形態と同様に、選択メモリコア部１１においては、選択ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３がオフ状態、ＭＯＳトランジスタ４４がオン状態となる。従ってローカルワード線ＷＬ０には第２ブロックデコード配線ＢＤ２−０の電位（４．７５Ｖ）が印加される。また非選択ローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

＜書き込み動作＞
次に書き込み動作について図２１を用いて説明する。選択ローカルワード線ＷＬ０に相当するロウアドレス信号が与えられることで、第１グローバルワード線ＧＷＬ１−０が“Ｌ”レベル（０Ｖ）となる。従って、ローカルワード線ＷＬ０〜ＷＬ３に対応するＭＯＳトランジスタ４４のゲートには０Ｖが印加される。ブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０に９Ｖ、ＢＤ２−１〜ＢＤ２−３に０Ｖを印加する。非選択メモリコア部１２におけるブロックデコード配線ＢＤ２−０〜ＢＤ２−３は全て０Ｖとされる。更にブロックデコーダ１９は、ＶＰＷ１、ＶＮＷ２にそれぞれ０Ｖ、９Ｖを印加する。

すると第１の実施形態と同様に、選択メモリコア部１１においては、選択ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３がオフ状態、ＭＯＳトランジスタ４４がオン状態となる。従ってローカルワード線ＷＬ０には第２ブロックデコード配線ＢＤ２−０の電位（９Ｖ）が印加される。また非選択ローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

＜消去動作＞
次に消去動作について図２２を用いて説明する。消去時には全ての第１、第２グローバルワード線が“Ｈ”レベル（１．８Ｖ）となる。ブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に−７Ｖ、ブロックデコード配線ＢＤ２−０に１．８Ｖ、ＢＤ２−１〜ＢＤ２−３に０Ｖを印加する。またブロックデコーダ１９は、非選択メモリコア部におけるブロックデコード配線ＢＤ１、ＢＤ２−０〜ＢＤ−３に０Ｖを印加する。更にブロックデコーダ１９は、ＶＰＷ１、ＶＮＷ２にそれぞれ０Ｖ、１１Ｖを印加する。

すると、選択メモリコア部１１においては、ローカルワード線ＷＬ０〜ＷＬｍに対応するＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ０〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（−７Ｖ）が印加される。

非選択メモリコア部１２においては、ＭＯＳトランジスタ４３、４４がオフ状態となる。従ってローカルワード線ＷＬ０〜ＷＬｍは電気的にフローティングの状態となる。

＜消去ベリファイ動作＞
次に消去ベリファイ動作について図２３を用いて説明する。選択ローカルワード線ＷＬ０に相当するロウアドレス信号が与えられることで、第１グローバルワード線ＧＷＬ１−０が“Ｌ”レベル（０Ｖ）となる。従って、ローカルワード線ＷＬ０〜ＷＬ３に対応するＭＯＳトランジスタ４４のゲートには０Ｖが印加される。ブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に−１．５Ｖ、ブロックデコード配線ＢＤ２−０に３．５Ｖ、ＢＤ２−１〜ＢＤ２−３に０Ｖを印加し、非選択メモリコア部１２におけるブロックデコード配線ＢＤ１、ＢＤ２−０〜ＢＤ２−３に０Ｖを印加する。

すると、選択メモリコア部１１においては、選択ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３がオフ状態、ＭＯＳトランジスタ４４がオン状態となる。従ってローカルワード線ＷＬ０には第２ブロックデコード配線ＢＤ２−０の電位（３．５Ｖ）が印加される。また非選択ローカルワード線ＷＬ１〜ＷＬｍに関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬｍにはブロックデコード配線ＢＤ１の電位（−１．５Ｖ）が印加される。

上記のように、この発明の第２の実施形態に係る半導体記憶装置によれば、第１の実施形態で説明した（１）乃至（３）の効果に加えて、更に下記（４）の効果が得られる。

（４）ロウデコーダを小型化出来る（その４）
本実施形態であると、１本の第１グローバルワード線ＧＷＬ１を４本のローカルワード線で共用している。従って、ロウアドレスデコード回路４５及びレベルシフタ４１の数を第１の実施形態の半分にすることが出来る。従って、グローバルロウデコーダのサイズを、第１の実施形態に比べて大幅に縮小出来る。また、グローバルロウデコーダの部品点数が減るので、セルサイズが縮小化された場合でも本実施形態は実施可能であり、半導体メモリの更なる小型化が進行した場合に、本実施形態は特に有効である。

次にこの発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態を２Ｔｒフラッシュメモリに適用したものである。従って、ＬＳＩ１０の構成はほぼ図１と同様であり、以下では第１の実施形態と異なる点についてのみ説明する。

図２４は、本実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイ２６の回路図である。図示するようにメモリセルアレイ２６は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。

各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、２Ｔｒフラッシュメモリのメモリセルである。すなわち、メモリセルＭＣの各々は、１個のメモリセルトランジスタＭＴと１個の選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。列方向に配置されたメモリセルＭＣの数は、図２４では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。

メモリセルアレイ２６内において、同一行のメモリセルトランジスタＭＴの制御ゲートは、ローカルワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。同一行の選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてのみメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ローカルワード線ＷＬ０〜ＷＬ（４ｍ−１）はローカルロウデコーダ２７に接続される。セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はグローバルロウデコーダ２１ａ、２１ｂに接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバに接続されている。

次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１１〜１１４を備えている。ＭＯＳトランジスタ１１１〜１１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１１と１１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１１３と１１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１１と１１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１１３と１１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１１〜１１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１１、１１３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１２、１１４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、ローカルカラムゲート駆動部２３ａ、２３ｂによって選択される。

書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み用回路１７に接続されている。

次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１１５〜１１８を備えている。ＭＯＳトランジスタ１１５〜１１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１５〜１１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１１５〜１１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１１５〜１１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１１５〜１１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、ローカルカラムゲート駆動部２３ａ、２３ｂによって選択される。

読み出し用カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、グローバルカラムゲート２２ａ、２２ｂを介してセンスアンプ１８に接続されている。

次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ１４１〜１４４を備えている。ＭＯＳトランジスタ１４１〜１４４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１４１〜１４４の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。ＭＯＳトランジスタ１４１〜１４４のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ１４１、１４３は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ１４２、１４４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）は、書き込み時において、ローカルカラムゲート駆動部２３ａ、２３ｂによって選択される。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。

上記構成において、書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳが、図１におけるローカルカラムゲート２８に相当する。

図２５は書き込み回路１７の回路図である。図示するように書き込み回路１７は、書き込み回路１５０、スイッチ群１８０、及び入力バッファ１９０を備えている。
まず書き込み回路１５０について説明する。書き込み回路１５０はラッチ回路群１５１及びリセット回路１５２を備えている。ラッチ回路群１５１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたラッチ回路１５３を備えている。ラッチ回路１５３の各々は、２つのインバータ１５４、１５５を備えている。インバータ１５４の入力端は、インバータ１５５の出力端に接続され、インバータ１５４の出力端は、インバータ１５５の入力端に接続されている。そして、インバータ１５４の入力端とインバータ１５５の出力端との接続ノードがラッチ回路１５３の出力ノードとなり、対応する書き込み用グローバルビット線に接続されている。インバータ１５４、１５５はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ１５６及びｐチャネルＭＯＳトランジスタ１５７を備えている。ｎチャネルＭＯＳトランジスタ１５６のソースはＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ１５７のソースは書き込み禁止電圧ノードＶＰＩに接続されている。ｎチャネルＭＯＳトランジスタ１５６のゲートとｐチャネルＭＯＳトランジスタ１５７のゲートとは共通接続されている。そして、インバータ１５５のｐチャネルＭＯＳトランジスタ１５７のドレインとｎチャネルＭＯＳトランジスタ１５６のドレインとの接続ノードが、インバータ１５４のｐチャネルＭＯＳトランジスタ１５７のゲートとｎチャネルＭＯＳトランジスタ１５６のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ１５４のｐチャネルＭＯＳトランジスタ１５７のドレインとｎチャネルＭＯＳトランジスタ１５６のドレインとの接続ノードが、インバータ１５５のｐチャネルＭＯＳトランジスタ１５７のゲートとｎチャネルＭＯＳトランジスタ１５６のゲートとの接続ノードに接続され、この接続ノードがラッチ回路１５３の入力ノードとなる。

リセット回路１５２は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたｎチャネルＭＯＳトランジスタ１５８を備えている。各ｎチャネルＭＯＳトランジスタ１５８のドレインは対応する書き込み用グローバルビット線に接続され、ソースはＶＢＬＰＷノードに共通接続され、ゲートはＷＧＢＬＲＳＴノードに共通接続されている。

スイッチ群１８０は、ラッチ回路１５３毎に設けられたｎチャネルＭＯＳトランジスタ１８１、及びｎチャネルＭＯＳトランジスタ１８２を備えている。ＭＯＳトランジスタ１８１の電流経路の一端は、対応するラッチ回路１５３の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された２つのＭＯＳトランジスタ１８１の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ対応するラッチ回路１５３に接続されたＭＯＳトランジスタ１８１同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線ＷＧＢＬ２、ＷＧＢＬ３にそれぞれ対応するラッチ回路１５３に接続されたＭＯＳトランジスタ１８１同士もまた同じである。そして、書き込み用グローバルビット線ＷＧＢＬ（ｉ−１）（ｉ＝１、３、５、…）に対応するラッチ回路１５３に接続されたＭＯＳトランジスタ１８１のゲートは、ＷＤＨ０ノードに共通接続され、書き込み用グローバルビット線ＷＧＢＬｉに対応するラッチ回路１５３に接続されたＭＯＳトランジスタ１８１のゲートはＷＤＨ１ノードに共通接続されている。そして、互いに共通接続されたＭＯＳトランジスタ１８１の電流経路の他端は、ＭＯＳトランジスタ１８２の電流経路の一端に接続されている。ＭＯＳトランジスタ１８２のゲートには、一括して正電圧Ｖcc２が印加される。なお以下では、ＭＯＳトランジスタ１８１とラッチ回路１５３の入力ノードとの接続ノードを、それぞれノードＡ０〜Ａ（２ｎ−１）と呼ぶことにする。

次に入力バッファ１９０について説明する。入力バッファ１９０は、スイッチ群１８０内のＭＯＳトランジスタ１８２毎に設けられたインバータ１９１を備えている。インバータ１９１の入力ノードには、アドレスバッファ１５から与えられる書き込みデータが入力され、出力ノードはＭＯＳトランジスタ１８２の電流経路の他端に接続されている。インバータ１９１は、その高電圧側電源電位をＶcc２、低電圧電源電位を０Ｖとして動作する。以下では、インバータ１９１の出力ノードとＭＯＳトランジスタ１８２との接続ノードをそれぞれノードＴＯＷＤＩ０〜ＴＯＷＤＩ（（２ｎ−１）／２）と呼ぶことにする。

図２６は、ローカルロウデコーダ２７、メモリセルアレイ２６、及びグローバルロウデコーダ２１ａ、２１ｂの回路図である。図示するように、グローバルロウデコーダ２１ａ、２１ｂは、書き込み用デコーダ１２０及びセレクトゲートデコーダ１３０を含んでいる。

書き込み用デコーダ１２０は、第１の実施形態で説明したグローバルロウデコーダと同様に、ローカルロウデコーダ２７を制御する。また書き込み時において、メモリセルアレイが形成されたｐ型ウェル領域及び全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ２（−８Ｖ）を印加すると共に、メモリセルアレイが形成されたｐ型ウェル領域に正電圧ＶＰＰを印加する。セレクトゲートデコーダ１３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２を印加する。

上記書き込み用デコーダ１２０及びセレクトゲートデコーダ１３０の構成について説明する。まず、セレクトゲートデコーダ１３０の構成について説明する。セレクトゲートデコーダ１３０は、アドレスデコード部１３１及びスイッチ素子群１３２を備えている。アドレスデコード部１３１は、セレクトゲート線ＳＧ毎に設けられ、電源電圧Ｖcc２で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路１３３を備えている。ロウアドレスデコード回路１３３は、ＮＡＮＤ回路１３４及びインバータ１３５を有している。ＮＡＮＤ回路１３４は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ１３５がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。

スイッチ素子群１３２は、ｎチャネルＭＯＳトランジスタ１３６を有している。ｎチャネルＭＯＳトランジスタ１３６は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ１３５の出力が、ｎチャネルＭＯＳトランジスタ１３６の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ１３６のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ１３６はオフ状態とされ、読み出し動作時にはオン状態とされる。

次に、書き込み用デコーダ１２０の構成について説明する。書き込み用デコーダ１２０は、アドレスデコード部１２１及びスイッチ素子群１２２を備えている。アドレスデコード部１２１は、ロウアドレスデコード回路１２３、１２６及びレベルシフタ１２４を備えている。ロウアドレスデコード回路１２３はセレクトゲート線ＳＧ毎に設けられた例えばＮＡＮＤゲートであり、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。そしてロウアドレスデコード回路１２３の出力が、第２グローバルワード線ＧＷＬ２−０〜ＧＷＬ２−（４ｍ−１）に与えられる。ロウアドレスデコード回路１２６は、２本のローカルワード線毎に設けられた例えばＡＮＤゲートである。レベルシフタ１２４はロウアドレスデコード回路１２６毎に設けられ、ロウアドレスデコード回路１２６の出力を反転、レベルシフトして、その出力を第１グローバルワード線ＧＷＬ１−０〜ＧＷＬ１−（（４ｍ−１）／２）に与える。すなわち、本実施形態に係るロウアドレスデコード回路１２３、１２６及びレベルシフタ１２４は、第１の実施形態で説明したロウアドレスデコード回路４０、４５及びレベルシフタ４１にそれぞれ相当する。

ローカルロウデコーダ２７の構成は第１の実施形態と同様であるので説明は省略する。

次に、上記構成のフラッシュメモリのメモリセルアレイ２６の断面構造について図２７を用いて説明する。図２７はメモリセルアレイ１１０のビット線方向に沿った断面図である。

図示するように、ｐ型半導体基板６０の表面領域内にｎ型ウェル領域６２が形成され、ｎ型ウェル領域６２の表面領域内にｐ型ウェル領域６７が形成されている。ｐ型ウェル領域６７上には、ゲート絶縁膜８０が形成され、ゲート絶縁膜８０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜８０上に形成された多結晶シリコン層８１、多結晶シリコン層８１上に形成されたゲート間絶縁膜８２、及びゲート間絶縁膜８２上に形成された多結晶シリコン層８３を有している。ゲート間絶縁膜８２は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層８１は、ワード線方向において隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層８３は、隣接する素子領域ＡＡ間で共通接続され、制御ゲート（ローカルワード線ＷＬ）として機能する。

選択トランジスタＳＴにおいては、多結晶シリコン層８１、８３は、ワード線方向において隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層８１、８３が、セレクトゲート線ＳＧとして機能する。但し、多結晶シリコン層８３を電気的にフローティングとして、多結晶シリコン層８１のみを実質的にセレクトゲート線として機能させても良い。

隣接するゲート電極間に位置するｐ型ウェル領域６７表面内には、不純物拡散層８４が形成されている。不純物拡散層８４は、隣接するトランジスタ同士で共用されている。

メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層８４を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）８４を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）８４を中心にして、対称に配置されている。

その他の構成は第１の実施形態と同様であり、選択トランジスタＳＴのソース８４上にコンタクトプラグＣＰ１が形成され、メモリセルトランジスタＭＴのドレイン８４上にコンタクトプラグＣＰ２が形成されている。なお本実施形態では、例えば層間絶縁膜９２上に、セレクトゲート線のシャント配線ととして機能する金属配線層１９２が形成されている。金属配線層１９２は図示せぬ領域で選択トランジスタＳＴの多結晶シリコン層８１と接続され、セレクトゲートデコーダの出力する信号を伝達する。

次に、上記構成の２Ｔｒフラッシュメモリの動作について、図２８を用いて以下説明する。図２８は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。また説明の簡単化の為に、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び１本の読み出し用グローバルビット線ＲＧＢＬ０を有するメモリセルアレイの場合を例に説明する。

＜初期動作＞
まず、初期動作について図２９を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図２８において、時刻ｔ０〜ｔ１の期間に行われる。図２９は、初期動作時における、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応した入力バッファ１９０、スイッチ群１８０、及び書き込み回路１５０の回路図である。

まず初期動作にあたっては、信号ＷＤＨ０、ＷＤＨ１が共に“Ｌ”レベル（０Ｖ）とされる。これによりスイッチ群１８０内のＭＯＳトランジスタ１８１がオフ状態となり、書き込み回路１５０と入力バッファ１９０とは電気的に分離される。また、ラッチ回路１５３の高電圧電源電圧として与えられる書き込み禁止電圧ＶＰＩがＶcc２とされ、ＶＢＬＰＷが０Ｖとされる。そして、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされ、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１がリセットされる。すなわち、書き込み回路５０内のＭＯＳトランジスタ１５８がオン状態とされ、ＶＢＬＰＷノードから０Ｖが書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に与えられる。この結果、全てのラッチ回路１５３の出力ノードは“Ｌ”レベル（０Ｖ）となり、入力ノード（ノードＡ０、Ａ１）は“Ｈ”レベル（Ｖcc２）となる。

以上のように、初期動作において、書き込み用グローバルビット線が０Ｖにされると共に、ノードＡ０、Ａ１にＶcc２が与えられる。

＜データラッチ動作＞
次に、データラッチ動作について図３０及び図３１を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路１５３に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図２８において、時刻ｔ１〜ｔ２の間に行われる。図３０、図３１はデータラッチ動作時における、入力バッファ１９０、スイッチ群１８０、及び書き込み回路１５０の回路図であり、図３０は“０”データが入力された場合、図３１は“１”データが入力された場合について示している。以下では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み（ＷＧＢＬ０が選択状態）、ＷＧＢＬ１に接続されたメモリセルに“１”データを書き込む（ＷＧＢＬ１が非選択状態）場合を例に挙げて説明する。

まず図３０を用いて“０”データが入力された際について説明する。データラッチ動作にあたっては、信号ＷＧＢＬＲＳＴが０Ｖとされ、ＭＯＳトランジスタ１５８はオフ状態とされる。これにより、各書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１はＶＢＬＰＷノードと電気的に分離される。更に、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路１５３にデータをラッチさせる為に、信号ＷＤＨ０が“Ｈ”レベル（Ｖcc２）とされ、書き込み用グローバルビット線ＷＧＢＬ０に対応するＭＯＳトランジスタ１８１がオン状態となる。他方、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ１８１はオフ状態となる。従って、入力バッファ１９０と、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路１５３とが電気的に接続される。

そして、入力バッファ１９０のインバータに“０”データが入力される。“０”データが入力される際には、インバータ１９１の入力ノードに０Ｖが印加される。“０”データはインバータ１９１で反転される。その結果、ＴＯＷＤＩ０ノードの電位はＶcc２となる。すると、ＭＯＳトランジスタ１８２のゲートにはＶcc２が印加されているので、ＭＯＳトランジスタ１８２はカットオフの状態となる。従って、ラッチ回路１５３は時刻ｔ０〜ｔ１で与えられたデータを保持し続ける。すなわち、ノードＡ０はＶcc２のままであり、書き込み用グローバルビット線ＷＧＢＬ０は０Ｖのままである。

次に図３１を用いて“１”データを入力する場合について説明する。“０”データを入力する場合と異なるのは、ＷＤＨ０＝０Ｖ、ＷＤＨ１＝Ｖcc２とされることにより、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ１８１がオン状態とされる点である。

そして入力バッファに“１”データが入力される。“１”データが入力される際には、インバータ１９１の入力ノードにＶcc２が印加される。従って、ＴＯＷＤＩ０ノードの電位は０Ｖとなる。このＴＯＷＤＩ０ノードの電位は、ＭＯＳトランジスタ１８１の電流経路を介してラッチ回路１５３に入力される。その結果、ノードＡ１の電位はＶcc２から０Ｖに反転し、書き込み用グローバルビット線ＷＧＢＬ１の電位は０ＶからＶcc２に反転する。

以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。

＜書き込み動作＞
次に書き込み動作について図３２を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。

書き込み動作は、図２８において、時刻ｔ２〜ｔ３の期間に行われる。また図３２は、書き込み動作時におけるメモリセルアレイ２６及び書き込み回路１５０の回路図である。図３２において、ローカルワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。

まず書き込み動作にあたって、信号ＷＧＢＬＲＳＴはＶＢＢ１（−７Ｖ）とされて、ＭＯＳトランジスタ１５８はオフ状態となる。そして、書き込み禁止電圧ＶＰＩがＶcc２から０Ｖに変化し、ＶＢＬＰＷノードの電位が０ＶからＶＢＢ１に変化する。なお、ＶＰＩの電位は、−７Ｖではなく、その他の負電位であっても良い。

すると、ラッチ回路１５３内のインバータ１５４、１５５の低電圧側の電源電圧が０ＶからＶＢＢ１に変化し、高電圧側の電源電圧がＶcc２から０Ｖに変化するから、ノードＡ０、Ａ１の電位はそれぞれ０Ｖ、ＶＢＢ１に変化する。また書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の電位もそれぞれＶＢＢ１、０Ｖに変化する。

そして、選択ワード線ＷＬ０に正電圧ＶＰＰ（１２Ｖ）が印加される。また分離用ＭＯＳトランジスタ１２５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）が印加される。更に、書き込み用デコーダ２０によってメモリセルが形成されている基板（ｐ型ウェル領域６７）には負電位ＶＢＢ１が印加される。なお、書き込み時においては、信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ１３０のロウアドレスデコード回路１３３は、セレクトゲート線から電気的に分離されている。

また、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０が選択される。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１１、１１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。

また、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線は全て非選択とされる。そのため、選択ローカルワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１１〜１１４はオフ状態とされる。

更に、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）が非選択とされる。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１１５〜１１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

更に、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ１４２、１４４をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１が“Ｈ”レベル（Ｖcc２）とされる。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ１４１、１４３に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ１４１、１４３はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。

上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ローカルワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（０Ｖ）が与えられる。

その結果、書き込み用グローバルビット線ＷＧＢＬ１及びローカルワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ−ＶＰＩ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びローカルワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、チャネルにＶＰＩが印加されているため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びローカルワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。

以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜読み出し動作＞
次に読み出し動作について図３３を用いて説明する。図２８においては時刻ｔ３〜ｔ４の期間が読み出し動作を示す。図３３は、２Ｔｒフラッシュメモリのメモリセルアレイ２６、及び書き込み回路１５０の回路図である。図３３は、ローカルビット線ＬＢＬ０とローカルワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。データは、メモリセルブロックＢＬＫあたり１つのメモリセルＭＣから読み出される。但し１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。

図３３に示すように、まず、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０が選択される。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１１５がオン状態とされる。

また、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）が非選択とされる。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

また、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされることにより、書き込み回路１５０内のＭＯＳトランジスタ１５８がオン状態となる。またＶＢＬＰＷノードには０Ｖが与えられている。従って、読み出し動作時において全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は０Ｖとされる。

更に、読み出し用グローバルビット線ＲＧＢＬ０がプリチャージされる。読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、分離用ＭＯＳトランジスタ１３５がオン状態とされる。そしてセレクトゲートデコーダ１３０はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２＝３Ｖ）する。また、ローカルロウデコーダ２７は全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域６７の電位ＶＰＷ１は０Ｖとされる。更に、ソース線の電位が０Ｖとされる。なお、読み出し時において信号ＷＳＧは“Ｌ”レベルとされ、書き込み用デコーダ１２０のロウアドレスデコード回路１２３とセレクトゲート線とは電気的に分離されている。

すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ローカルワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。

そして、読み出し用グローバルビット線の電位変化をセンスアンプ１８が増幅する。以上のようにして、データの読み出し動作が行われる。

＜消去動作＞
次に消去動作について、図３４を用いて説明する。消去動作は、図２８における時刻ｔ４以降に行われる。図３４は、消去動作時におけるメモリセルアレイ２６の回路図である。データの消去は、ｐ型ウェル領域６７を共通とする全てのメモリセルＭＣから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。

消去動作にあたっては、ＭＯＳトランジスタ１１１〜１１８、１４１〜１４４の全てがオフ状態とされる。従って、全書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、ラッチ回路１５１、センスアンプ１８、ＶＢＬＰＷノード、及びＶＰＩノードと電気的に分離されて、フローティングの状態となる。

そしてローカルロウデコーダ２７は、選択ブロック内における全てのローカルワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電圧ＶＢＢ２を印加する。更に、メモリセルが形成されている基板（ｐ型ウェル領域６７）には正電位ＶＰＰが印加される。なお、消去時においては、信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされており、ロウアドレスデコード回路１２３、１３３は、セレクトゲート線から電気的に分離されている。

その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ローカルワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。なお、セレクトゲート線の電位は、ｐ型ウェル領域６７とのカップリングによってほぼＶＰＰにまで上昇する。以上のようにして、一括してデータが消去される。

次に、上記書き込み動作、読み出し動作、及び消去動作時におけるグローバルロウデコーダ２１ａ、２１ｂ及びローカルロウデコーダ２７の動作の詳細について、図３５乃至図３７を用いて説明する。図３５乃至図３７は書き込み用デコーダ１２０、セレクトゲートデコーダ１３０、及びメモリコア部１１のメモリセルアレイ２６及びローカルロウデコーダ２７の回路図である。なお以下では、メモリコア部１１が選択され、且つ書き込み動作及び読み出し動作時にはメモリコア部１１のローカルワード線ＷＬ０が選択される場合を例に挙げて説明する。

＜書き込み動作＞
まず書き込み動作について図３５を用いて説明する。選択ローカルワード線ＷＬ０に相当するロウアドレス信号が与えられることで、選択ローカルワード線ＷＬ０に対応するロウアドレスデコード回路１２３、１２６の出力は、それぞれ“Ｌ”レベル（０Ｖ）及び“Ｈ”レベル（Ｖcc２）となる。他方、その他のローカルワード線ＷＬ１〜ＷＬ（４ｍ−１）に対応するロウアドレスデコード回路１２３、１２６の出力は、それぞれ“Ｈ”レベル（Ｖcc２）及び“Ｌ”レベル（０Ｖ）となる。すなわち、第１グローバルワード線ＧＷＬ１−０が“Ｈ”レベル（ＶＰＰ）、その他の第１グローバルワード線が“Ｌ”レベル（０Ｖ）、第２グローバルワード線ＧＷＬ２−０が“Ｌ”レベル（０Ｖ）、その他の第２グローバルワード線が“Ｈ”レベル（Ｖcc２）となる。

また書き込み用デコーダ１２０は、ＶＰＷ２、ＶＮＷ２としてそれぞれ０Ｖ、ＶＰＰを供給する。更にブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０、ＢＤ−１にそれぞれＶＰＰ、０Ｖを印加し、非選択メモリコア部１２におけるブロックデコード配線ＢＤ１、ＢＤ２−０、ＢＤ２−１に０Ｖを印加する。

すると、選択メモリコア部１１においては、選択ローカルワード線ＷＬ０に対応するＭＯＳトランジスタ４３がオフ状態、ＭＯＳトランジスタ４４がオン状態となる。従ってローカルワード線ＷＬ０にはブロックデコード配線ＢＤ２−０の電位（ＶＰＰ）が印加される。また非選択ローカルワード線ＷＬ１〜ＷＬ（４ｍ−１）に関しては、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ１〜ＷＬ（４ｍ−１）にはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。
非選択メモリコア部１２においては、第１の実施形態と同様である。

＜読み出し動作＞
次に読み出し動作について図３６を用いて説明する。読み出し時には、全てのロウアドレスデコード回路１２３の出力が“Ｈ”レベル（Ｖcc２）となり、全てのロウアドレスデコード回路１２６の出力が“Ｌ”レベル（０Ｖ）となる。すなわち、全ての第１グローバルワード線“Ｈ”レベル（ＶＰＰ）となり、全ての第２グローバルワード線が“Ｈ”レベル（Ｖcc２）となる。換言すれば、全てのローカルワード線が非選択状態とされる。

また書き込み用デコーダ１２０は、ＶＰＷ２、ＶＮＷ２としてそれぞれ０Ｖ、ＶＰＰを供給する。更にブロックデコーダ１９は、選択メモリコア部１１におけるブロックデコード配線ＢＤ１に０Ｖ、ブロックデコード配線ＢＤ２−０、ＢＤ−１にＶＰＰを印加する。また、非選択メモリコア部１２におけるブロックデコード配線ＢＤ１、ＢＤ２−０、ＢＤ２−１には０Ｖが与えられる。

すると、選択メモリコア部１１においては、ローカルワード線ＷＬ０〜ＷＬ（４ｍ−１）に対応するＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４４がオフ状態となる。従ってローカルワード線ＷＬ０〜ＷＬ（４ｍ−１）にはブロックデコード配線ＢＤ１の電位（０Ｖ）が印加される。

非選択メモリコア部１２においては第１の実施形態と同様である。

＜消去動作＞
次に消去動作について図３７を用いて説明する。消去時は上記読み出し時において、ＢＤ１、ＶＰＷ２を共にＶＢＢ２とする。これにより、選択メモリコア部１１における全ローカルワード線ＷＬ０〜ＷＬ（４ｍ−１）にＶＢＢ２が印加される。

上記のように、第１の実施形態は２Ｔｒフラッシュメモリに適用することが出来、第１の実施形態で説明した（１）乃至（３）の効果が得られる。

次にこの発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態を２Ｔｒフラッシュメモリに適用したものである。図３８は、本実施形態に係る２Ｔｒフラッシュメモリの書き込み用デコーダ１２０及びメモリコア部１１の回路図である。その他の構成は第２、第３の実施形態と同様であるので説明は省略する。

図示するように本実施形態に係る２Ｔｒフラッシュメモリでは、第２の実施形態で説明したように、１本の第１グローバルワード線ＧＷＬ１を４本のローカルワード線が共用している。そして、同一のグローバルワード線ＧＷＬ１に接続された４つのＭＯＳトランジスタ４４のソースは、互いに異なるブロックデコード配線ＢＤ２−０〜ＢＤ２−３に接続されている。

上記のように、第２の実施形態は２Ｔｒフラッシュメモリにも適用することが出来、第２の実施形態で説明した（４）の効果を併せて得られる。

次にこの発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４の実施形態において、ＮＯＲ型フラッシュメモリ及び２Ｔｒフラッシュメモリの代わりに３Ｔｒ−ＮＡＮＤ型フラッシュメモリを用いたものである。

図３９は本実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図である。図示するようにメモリセルアレイ２６はマトリクス状に配置された（（ｍ＋１）×（ｎ＋１））個のメモリセルＭＣを備えている。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ローカルワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ローカルビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そしてメモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバに接続されている。

上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリの場合であっても、第１乃至第４の実施形態が適用出来る。

次にこの発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４の実施形態においてＮＯＲ型フラッシュメモリ及び２Ｔｒフラッシュメモリの代わりにＮＡＮＤ型フラッシュメモリを用いたものである。図４０はＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図である。

図示するようにメモリセルアレイ２６は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ローカルワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ローカルワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダに接続される。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはローカルビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバに接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

上記のようなＮＡＮＤ型フラッシュメモリであっても、上記第１乃至第４の実施形態が適用出来る。

次にこの発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態で説明したフラッシュメモリを同一のチップ上に混載したシステムＬＳＩに係るものである。図４１は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ３００は、ＭＣＵ３０１、Ｉ／Ｏ回路３０５、及び同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ３０２、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３並びに２Ｔｒフラッシュメモリ３０４を備えている。なお２Ｔｒフラッシュメモリの代わりに第１、第２の実施形態で説明したＮＯＲ型フラッシュメモリを用いても良いが、以下では２Ｔｒフラッシュメモリの場合を例に挙げて説明する。

ＮＡＮＤ型フラッシュメモリ３０２は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリ３０２の構成は上記第６の実施形態で説明したとおりである。

３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、ＬＳＩ３００へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３の構成は、上記第５の実施形態で説明したとおりである。

２Ｔｒフラッシュメモリ３０４は、ＭＣＵ３０１が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ３０４の構成は上記第３、第４の実施形態で説明した通りである。

ＭＣＵ３０１は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ３０４から読み出したプログラムに基づいた処理を行う。この際ＭＣＵ３０１は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ３０４にアクセスする。ＭＣＵ３０１の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ３０２に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ３０１は、ＮＡＮＤ型フラッシュメモリ３０２に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３から所定のデータを読み出す。そしてＭＣＵ３０１は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ３０２へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ３０２へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ３０２内のデータへのアクセスが行われる。すなわち、ＭＣＵ３０１０は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ３０２へトリガをかけ、データの読み出し（書き込み）を行う。

Ｉ／Ｏ回路３０５は、ＬＳＩ３００と外部との信号の授受を制御する。

上記構成のシステムＬＳＩ３００において、ＮＡＮＤ型フラッシュメモリ３０２、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３、及び２Ｔｒフラッシュメモリ３０４が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ３０２〜３０４間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。

２Ｔｒフラッシュメモリ３０２は、書き込み及び消去時に正電圧と負電圧を用いている。従って、２Ｔｒフラッシュメモリ３０２が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ３０２や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度を高速化出来る。

また２Ｔｒフラッシュメモリ３０４は、ＭＣＵ３０１が動作するためのプログラムデータを保持する。上記説明したように２Ｔｒフラッシュメモリ３０４は高速動作が可能である。従って、ＭＣＵ３０１がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ３４０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。

また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、消去単位がＮＡＮＤ型フラッシュメモリ３０２ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３０３は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。

また従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ３０２内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ３０４に保持させ、ＭＣＵ３０１によって上記制御を行わせれば良いからである。ＭＣＵ３０１は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ３０２に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ３０１の能力と、本来ＭＣＵ３０１が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ３０２の制御を行っても良い。

上記のように、この発明の第１乃至第７の実施形態によれば、ローカルロウデコーダを１本のワード線あたり２個のＭＯＳトランジスタで形成することが出来る。また、負電圧をウェル領域からＭＯＳトランジスタの電流経路を介して与えるのではなく、ウェル領域とは独立して電圧制御可能なソースから転送する。従って、ＭＯＳトランジスタのゲートに負電圧を印加する必要が無く、レベルシフト回路を小型化出来る。以上により、ロウデコーダを小型化出来、フラッシュメモリの面積を効果的に削減出来る。

なお、上記実施形態では、２本のローカルワード線毎または４本のローカルワード線毎に１本の第１グローバルワード線（すなわち、１個のレベルシフタ４１及び１個のロウアドレスデコード回路４５）を設ける場合について説明した。しかし、第１グローバルワード線の数を更に削減しても良い。第１グローバルワード線をｎ本のローカルワード線毎に設ける場合には、ｎ本のブロックデコード配線ＢＤ２−０〜ＢＤ２−（ｎ−１）を設けることで、選択ローカルワード線以外を非選択にするように制御すれば良い。この際におけるＭＯＳトランジスタ４３、４４の配置は図１９に示す通りである。すなわち、各ＭＯＳトランジスタ４３、４４が、（ｍ×ｎ）のマトリクス状に配置され、各行は、ｎ本のワード線のピッチに対応して配置される。

また、隣接するメモリコア部のローカルロウデコーダ２７及びメモリセルアレイ２６を図４２及び図４３に示すように配置しても良い。すなわち、複数のローカルロウデコーダ２７が隣り合うように、２つのメモリコア部１１、１２を配置する。この場合、図４４の断面図に示すように、２つのローカルロウデコーダ２７がｎ型ウェル領域とｐ型ウェル領域とを共有出来る。これにより、より面積を削減出来る。

更にＮＯＲ型フラッシュメモリの書き込み動作時には、図４５に示すように、選択メモリコア部におけるブロックデコード配線ＢＤ１に負電圧、例えば−１Ｖを与えても良い。この場合、ＭＯＳトランジスタ４３によって−１Ｖが非選択ワード線に与えられる。

なお上記実施形態では第１グローバルワード線と第２グローバルワード線とが、異なるレベルの金属配線層によって形成される場合を例に説明した。しかし、両者を同一のレベルの金属配線層で形成しても構わない。例えば第１、第２グローバルワード線の両方が、第２層目の金属配線層によって形成されても良い。

次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図４６にメモリカードの例を示した。図４６に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（ＮＯＲ型フラッシュメモリ、２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。

メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。

図４７に別のメモリカードの例を示した。図４６に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。

コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。

なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。

図４８は、別のアプリケーションを示す。図４８に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。

図４９に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。

図５０に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。

別のアプリケーションを図５１、図５２に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。

すなわち、この発明の第１乃至第７の実施形態に係る半導体記憶装置は、
１．フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記ワード線を選択するためのロウアドレス信号をデコードするロウデコーダと、
前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第１電圧が印加され、前記ロウデコーダによって非選択とされた前記ワード線に前記第１電圧を転送する第１ＭＯＳトランジスタと、
前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第２電圧が印加され、前記ロウデコーダによって選択された前記ワード線に前記第２電圧を転送する第２ＭＯＳトランジスタとを具備し、前記第１ＭＯＳトランジスタのバックゲートバイアスは、該第１ＭＯＳトランジスタの前記ソースの電位とは独立して制御される。
２．上記１において、前記メモリセルの消去動作時において、前記ロウデコーダは前記ワード線を非選択状態とし、
前記第１ＭＯＳトランジスタは、負電圧とされた前記第１電圧を前記ワード線に転送する。
３．上記１において、前記メモリセルの読み出し動作時において、前記第１電圧として負電圧が与えられ、
前記ロウデコーダによって非選択とされた前記ワード線に対しては、前記第１ＭＯＳトランジスタが前記第１電圧を印加し、
前記ロウデコーダによって選択された前記ワード線に対しては、前記第２ＭＯＳトランジスタが前記第２電圧を印加し、
前記第１ＭＯＳトランジスタのバックゲートバイアスとして負電圧が印加されることにより、選択された前記ワード線に対応する前記第１ＭＯＳトランジスタはオフ状態となる。
４．フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備え、互いに異なるウェル領域上に設けられた第１、第２メモリセルアレイと、
前記第１、第２メモリセルアレイのそれぞれにおいて、同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記第１、第２メモリセルアレイ毎に設けられたスイッチ素子群と、
前記ワード線を選択するためのロウアドレス信号をデコードして、前記スイッチ素子群を制御するロウデコーダとを具備し、前記スイッチ素子群は、前記第１、第２メモリセルアレイのそれぞれにおいて、前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第１電圧が印加され、前記ロウデコーダによって非選択とされた前記ワード線に前記第１電圧を転送する第１ＭＯＳトランジスタと、
前記第１、第２メモリセルアレイのそれぞれにおいて、前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第２電圧が印加され、前記ロウデコーダによって選択された前記ワード線に前記第２電圧を転送する第２ＭＯＳトランジスタとを備え、前記第１ＭＯＳトランジスタのバックゲートバイアスは、該第１ＭＯＳトランジスタの前記ソースの電位から独立して制御される。
５．フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記ワード線を選択するためのロウアドレス信号をデコードするロウデコーダと、
前記ロウデコーダに電圧を印加するブロックデコーダとを具備し、前記ロウデコーダは、前記ワード線を選択するためのロウアドレス信号をデコードしてロウアドレスデコード信号を得る第１デコード回路と、
前記ワード線毎に設けられ、いずれか一方のみがオン状態となる第１、第２スイッチ素子を備え、前記ロウアドレスデコード信号に基づいて、前記第１、第２スイッチ素子のそれぞれが第１、第２電圧を、対応する前記ワード線に転送する第２デコード回路とを備え、前記ブロックデコーダは、選択ワード線に対応する前記第２スイッチと非選択ワード線に対応する前記第１スイッチ素子がオン状態、選択ワード線に対応する前記第１スイッチ素子と非選択ワード線に対応する前記第２スイッチがオフ状態となるように前記第２デコード回路を制御し、
前記第２電圧は前記第１電圧よりも大きい。
６．上記３において、前記第１ＭＯＳトランジスタのバックゲートバイアスは、前記第１電圧よりも低い電圧である。
７．上記１において、前記ロウデコーダは、前記ワード線毎に設けられ、前記ロウアドレス信号をデコードする第１ロウアドレスデコード回路と、
複数の前記ワード線毎に設けられ、前記ロウアドレス信号をデコードする第２ロウアドレスデコード回路と、
前記第２ロウアドレスデコード回路の出力を反転、レベルシフトするレベルシフト回路とを備え、前記第１ロウアドレスデコード回路の出力は０Ｖまたは正電圧であり、且つ前記第１ＭＯＳトランジスタのゲートに入力され、
前記レベルシフト回路の出力は０Ｖまたは正電圧であり、且つ前記第２ＭＯＳトランジスタのゲートに入力される。
８．上記１において、前記第１、第２ＭＯＳトランジスタは、前記メモリセルアレイに前記ワード線方向で隣接するように配置され、
前記第１、第２ＭＯＳトランジスタのそれぞれは、（ｍ×ｎ、（ｍ、ｎ：自然数））の行列状に配置され、ｎ本の前記ワード線毎に、１行の前記第１、第２ＭＯＳトランジスタが配置される。
９．上記４において、前記第１、第２メモリセルアレイは同数の前記ワード線を備え、
前記ロウデコーダは、前記ワード線毎に設けられ、前記ロウアドレス信号をデコードする第１ロウアドレスデコード回路と、
複数の前記ワード線毎に設けられ、前記ロウアドレス信号をデコードする第２ロウアドレスデコード回路と、
前記第２ロウアドレスデコード回路の出力を反転、レベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力を、前記第１、第２メモリセルアレイに対応した前記スイッチ素子群に共通に転送する第１グローバルワード線と、
前記第１ロウアドレスデコード回路の出力を、前記第１、第２メモリセルアレイに対応した前記スイッチ素子群に共通に転送する第２グローバルワード線とを備え、前記第１ロウアドレスデコード回路の出力は０Ｖまたは正電圧であり、且つ前記第１ＭＯＳトランジスタのゲートに入力され、
前記レベルシフト回路の出力は０Ｖまたは正電圧であり、且つ前記第２ＭＯＳトランジスタのゲートに入力される。
１０．上記４において、前記メモリセルの消去動作時においては、前記第１、第２メモリセルアレイのいずれかが選択され、且つ前記ロウデコーダは前記ワード線を非選択状態とし、
選択された前記第１、第２メモリセルアレイのいずれか一方に対応する前記第１ＭＯＳトランジスタは、前記第１電圧として負電圧を前記ワード線に転送し、
非選択とされた前記第１、第２メモリセルアレイのいずれか他方に対応する前記第１、第２ＭＯＳトランジスタはオフ状態となる。
１１．上記９において、前記メモリセルの読み出し動作時において、前記第１、第２メモリセルアレイのいずれかが選択され、選択された前記第１、第２メモリセルアレイのいずれか一方の前記第１電圧には負電圧が与えられ、非選択とされた前記第１、第２メモリセルアレイのいずれか他方の前記第１電圧には０Ｖが印加され、
前記第１、第２メモリセルアレイにおいて、前記ロウデコーダによって非選択とされた前記ワード線に対しては、前記第１ＭＯＳトランジスタが前記第１電圧を印加し、
選択された前記第１、第２メモリセルアレイのいずれか一方において、前記ロウデコーダによって選択された前記ワード線に対しては、前記第２ＭＯＳトランジスタが前記第２電圧を印加し、前記第１ＭＯＳトランジスタはバックゲートバイアスとして負電圧が印加されることによりオフ状態とされ、
非選択とされた前記第１、第２メモリセルアレイのいずれか他方において、前記選択ワード線と同一の前記第１、第２グローバルワード線に接続される前記第１、第２ＭＯＳトランジスタは共にオフ状態とされる。
１２．上記１１において、前記第１ＭＯＳトランジスタの前記バックゲートバイアスは、前記第１電圧よりも低い電圧である。
１３．上記４において、前記スイッチ素子群は、前記第１、第２メモリセルアレイに前記ワード線方向で隣接するように配置され、
前記第１、第２ＭＯＳトランジスタのそれぞれは、（ｍ×ｎ、（ｍ、ｎ：自然数））の行列状に配置され、ｎ本の前記ワード線毎に、１行の前記第１、第２ＭＯＳトランジスタが配置される。
１４．上記５において、前記第１スイッチ素子は、ドレインが前記ワード線に接続され、ソースに前記第１電圧が印加され、ゲートに前記ロウアドレスデコード信号が入力されるｎチャネルＭＯＳトランジスタであり、
前記第２スイッチ素子は、ドレインが前記ワード線に接続され、ソースに前記第２電圧が印加され、ゲートが前記ロウアドレスデコード信号に基づいて制御されるｐチャネルＭＯＳトランジスタであり、
前記ブロックデコーダは、前記第１ＭＯＳトランジスタのバックゲートバイアスと前記第１電圧とを、それぞれ独立して制御する。
１５．上記１４において、前記メモリセルの消去動作時において、前記ロウデコーダは前記ワード線を非選択状態とし、
前記ブロックデコーダは前記第１電圧として負電圧を供給し、
前記ｎチャネルＭＯＳトランジスタは、前記ワード線に前記第１電圧を転送する。
１６．フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記ワード線を選択するためのロウアドレス信号をデコードするロウデコーダと、
前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第１電圧が印加され、前記ロウデコーダによって非選択とされた前記ワード線に第１電圧を転送するｎチャネルＭＯＳトランジスタと、
前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第２電圧が印加され、前記ロウデコーダによって選択された前記ワード線に第２電圧を転送するｐチャネルＭＯＳトランジスタと、
前記第１、第２電圧、及び前記ｎチャネルＭＯＳトランジスタのバックゲートバイアスを供給するブロックデコーダとを具備し、前記ブロックデコーダは、前記第１ＭＯＳトランジスタのバックゲートバイアスと前記第１電圧とをそれぞれ独立に制御し、
前記第１電圧は前記バックゲートバイアスに等しい、または前記バックゲートバイアスよりも高い電圧である。
１７．上記１６において、前記メモリセルの消去動作時において、前記ロウデコーダは前記ワード線を非選択状態とし、
前記ブロックデコーダは前記第１電圧として負電圧を供給し、
前記ｎチャネルＭＯＳトランジスタは、前記ワード線に前記第１電圧を転送する。
更に上記実施形態に係るメモリカードは、
１８．上記１記載の半導体記憶装置を備える。
１９．上記１８において、前記半導体記憶装置を制御する制御回路を更に備える。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＬＳＩのブロック図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるローカルカラムゲートの回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルカラムゲートの回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるレベルシフト回路の回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるレベルシフト回路の回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの断面図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるローカルロウデコーダ及びメモリセルアレイの平面図。 図９におけるＹ１−Ｙ１’線方向に沿った断面図。 図９におけるＸ１−Ｘ１’線方向に沿った断面図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルの閾値電圧とメモリセル数との関係を示すグラフ。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、消去ベリファイ動作時の様子を示す図。 ＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備えるローカルロウデコーダ及びメモリセルアレイの平面図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図であり、消去ベリファイ動作時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路の回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの動作時における各種信号のタイミングチャート。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路、スイッチ群、及び入力バッファの回路図であり、初期状態の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路、スイッチ群、及び入力バッファの回路図であり、データラッチ時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路、スイッチ群、及び入力バッファの回路図であり、データラッチ時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路及びメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路及びメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図であり、書き込み動作時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図であり、読み出し動作時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図であり、消去動作時の様子を示す図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図。 この発明の第５の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第６の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第７の実施形態に係るＬＳＩのブロック図。 この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図。 この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図。 この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリの断面図。 この発明の第１乃至第６の実施形態の第２変形例に係るフラッシュメモリの備えるグローバルロウデコーダ、ローカルロウデコーダ、及びメモリセルアレイの回路図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。

符号の説明

１０…ＬＳＩ、１１〜１４…メモリコア部、１５…アドレスバッファ、１６…制御部、１７、１５０…書き込み回路、１８…センスアンプ、１９…ブロックデコーダ、２０…電圧発生回路、２１ａ、２１ｂ…グローバルロウデコーダ、２２ａ、２２ｂ…グローバルカラムゲート、２３ａ、２３ｂ…ローカルカラムゲート、２４…グローバルカラムゲート、２５…カラムデコーダ、２６…メモリセルアレイ、２７…ローカルロウデコーダ、２８…ローカルカラムゲート、２９…ウェルデコーダ、３１〜３８、４３、５２〜５５、１１１〜１１８、１２５、１３６、１４１〜１４４、１５６、１５８、１８１、１８２…ｎチャネルＭＯＳトランジスタ、４０、４５、１２３、１２６、１３３…アドレスデコード回路、４１、１２４…レベルシフタ、４２、１２２、１３２…スイッチ群、４４、５０、５１、１５７…ｐチャネルＭＯＳトランジスタ、５６、１５４、１５５、１９１…インバータ、６０…半導体基板、６１〜６４…ｎ型ウェル領域、６５〜６９…ｐ型ウェル領域、７０、７１…ゲート電極、７２、８６、８７、８９〜９１、９３、９４、９６、１０２〜１０７、１９２…金属配線層、８０…ゲート絶縁膜、８１、８３…多結晶シリコン層、８２…ゲート間絶縁膜、８４…不純物拡散層、８５、８８、９２、９５、９７…層間絶縁膜、１２０…書き込み用デコーダ、１２１、１３１…アドレスデコード部、１５１…ラッチ回路群、１５３…ラッチ回路、１８０…スイッチ群、１９０…入力バッファ

Claims (5)

1. フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
   マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
   同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
   前記ワード線を選択するためのロウアドレス信号をデコードするロウデコーダと、
   前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第１電圧が印加され、前記ロウデコーダによって非選択とされた前記ワード線に前記第１電圧を転送する第１ＭＯＳトランジスタと、
   前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第２電圧が印加され、前記ロウデコーダによって選択された前記ワード線に前記第２電圧を転送する第２ＭＯＳトランジスタと
   を具備し、前記第１ＭＯＳトランジスタのバックゲートバイアスは、該第１ＭＯＳトランジスタの前記ソースの電位とは独立して制御される
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルの消去動作時において、前記ロウデコーダは前記ワード線を非選択状態とし、
   前記第１ＭＯＳトランジスタは、負電圧とされた前記第１電圧を前記ワード線に転送する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセルの読み出し動作時において、前記第１電圧として負電圧が与えられ、
   前記ロウデコーダによって非選択とされた前記ワード線に対しては、前記第１ＭＯＳトランジスタが前記第１電圧を印加し、
   前記ロウデコーダによって選択された前記ワード線に対しては、前記第２ＭＯＳトランジスタが前記第２電圧を印加し、
   前記第１ＭＯＳトランジスタのバックゲートバイアスとして負電圧が印加されることにより、選択された前記ワード線に対応する前記第１ＭＯＳトランジスタはオフ状態となる
   ことを特徴とする請求項１記載の半導体記憶装置。
4. フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
   マトリクス状に配置された前記メモリセルを備え、互いに異なるウェル領域上に設けられた第１、第２メモリセルアレイと、
   前記第１、第２メモリセルアレイのそれぞれにおいて、同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
   前記第１、第２メモリセルアレイ毎に設けられたスイッチ素子群と、
   前記ワード線を選択するためのロウアドレス信号をデコードして、前記スイッチ素子群を制御するロウデコーダと
   を具備し、前記スイッチ素子群は、前記第１、第２メモリセルアレイのそれぞれにおいて、前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第１電圧が印加され、前記ロウデコーダによって非選択とされた前記ワード線に前記第１電圧を転送する第１ＭＯＳトランジスタと、
   前記第１、第２メモリセルアレイのそれぞれにおいて、前記ワード線毎に設けられ、ドレインが前記ワード線に接続され、ソースに第２電圧が印加され、前記ロウデコーダによって選択された前記ワード線に前記第２電圧を転送する第２ＭＯＳトランジスタと
   を備え、前記第１ＭＯＳトランジスタのバックゲートバイアスは、該第１ＭＯＳトランジスタの前記ソースの電位から独立して制御される
   ことを特徴とする半導体記憶装置。
5. フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
   マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
   同一行にある前記メモリセルの前記ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
   前記ワード線を選択するためのロウアドレス信号をデコードするロウデコーダと、
   前記ロウデコーダに電圧を印加するブロックデコーダと
   を具備し、前記ロウデコーダは、前記ワード線を選択するためのロウアドレス信号をデコードしてロウアドレスデコード信号を得る第１デコード回路と、
   前記ワード線毎に設けられ、いずれか一方のみがオン状態となる第１、第２スイッチ素子を備え、前記ロウアドレスデコード信号に基づいて、前記第１、第２スイッチ素子のそれぞれが第１、第２電圧を、対応する前記ワード線に転送する第２デコード回路と
   を備え、前記ブロックデコーダは、選択ワード線に対応する前記第２スイッチと非選択ワード線に対応する前記第１スイッチ素子がオン状態、選択ワード線に対応する前記第１スイッチ素子と非選択ワード線に対応する前記第２スイッチがオフ状態となるように前記第２デコード回路を制御し、
   前記第２電圧は前記第１電圧よりも大きい
   ことを特徴とする半導体記憶装置。

Images