JP7222847B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
従来より、電圧を変換するレベルシフト回路が設けられた半導体装置が製造されている。このような半導体装置においては、レベルシフト回路が長期間安定して動作することが望まれる。
特許第４０２１３９５号公報
実施形態の目的は、レベルシフト回路が長期間安定して動作可能な半導体装置を提供することである。
実施形態に係る半導体装置は、ｎ形ウェルと、ｐ形ウェルと、前記ｎ形ウェル上に設けられたｐ形の第１～第４層と、前記ｐ形ウェル上に設けられたｎ形の第５～第１２層と、第１～第６ゲート電極と、第１ゲート絶縁膜と、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜と、第１～第８配線と、を備える。前記第１ゲート電極は、前記ｎ形ウェルにおける前記第１層と前記第２層との間の領域の直上域に設けられている。前記第２ゲート電極は、前記ｎ形ウェルにおける前記第３層と前記第４層との間の領域の直上域に設けられている。前記第３ゲート電極は、前記ｐ形ウェルにおける前記第５層と前記第６層との間の領域の直上域に設けられている。前記第４ゲート電極は、前記ｐ形ウェルにおける前記第７層と前記第８層との間の領域の直上域に設けられている。前記第５ゲート電極は、前記ｐ形ウェルにおける前記第９層と前記第１０層との間の領域の直上域に設けられている。前記第６ゲート電極は、前記ｐ形ウェルにおける前記第１１層と前記第１２層との間の領域の直上域に設けられている。前記第１ゲート絶縁膜は、前記ｎ形ウェルと前記第１ゲート電極との間、前記ｎ形ウェルと前記第２ゲート電極との間、前記ｐ形ウェルと前記第３ゲート電極との間、及び、前記ｐ形ウェルと前記第４ゲート電極との間に設けられている。前記第２ゲート絶縁膜は、前記ｐ形ウェルと前記第５ゲート電極との間、及び、前記ｐ形ウェルと前記第６ゲート電極との間に設けられている。前記第１配線は、前記ｎ形ウェル、前記第１層、及び、前記第３層に接続されている。前記第２配線は、前記第４層、前記第８層、及び、前記第１ゲート電極に接続されている。前記第３配線は、前記第２層、前記第６層、及び、前記第２ゲート電極に接続されている。前記第４配線は、前記第５層、及び、前記第１０層に接続されている。前記第５配線は、前記第３ゲート電極、及び、前記第５ゲート電極に接続されている。前記第６配線は、前記第７層、及び、前記第１２層に接続されている。前記第７配線は、前記第４ゲート電極、及び、前記第６ゲート電極に接続されている。前記第８配線は、前記ｐ形ウェル、前記第９層、及び、前記第１１層に接続されている。
実施形態に係る半導体装置は、エンハンスメント型の第１～第６トランジスタを備える。前記第１及び前記第４トランジスタはｐチャネル形である。前記第２、第３、第５及び第６トランジスタはｎチャネル形である。前記第３トランジスタの耐圧は前記第２トランジスタの耐圧よりも低い。前記第６トランジスタの耐圧は前記第５トランジスタの耐圧よりも低い。前記第１トランジスタのソースには第１電源電位が印加される。前記第２トランジスタのドレインは前記第１トランジスタのドレインに接続され、ゲートに第１入力信号が入力される。前記第３トランジスタのドレインは前記第２トランジスタのソースに接続され、ソースに前記第１電源電位よりも低い第２電源電位が印加され、ゲートに前記第１入力信号が入力される。前記第４トランジスタのソースは前記第１電源電位に接続され、ドレインは前記第１トランジスタのゲートに接続され、ゲートは前記第１トランジスタのドレインに接続される。前記第５トランジスタのドレインは前記第４トランジスタのドレインに接続され、ゲートに前記第１入力信号と相補関係にある第２入力信号が入力される。前記第６トランジスタのドレインは前記第５トランジスタのソースに接続され、ソースに前記第２電源電位が印加され、ゲートに前記第２入力信号が入力される。前記第４トランジスタのドレインから第１出力信号が出力され、前記第１トランジスタのドレインから前記第１出力信号と相補関係にある第２出力信号が出力される。
実施形態に係る半導体装置を模式的に示す断面図である。 実施形態に係る半導体装置を示す一部拡大断面図である。 実施形態に係る半導体装置に形成されたレベルシフト回路を示す回路図である。 （ａ）～（ｄ）は、電離放射線によりゲート絶縁膜に固定電荷が形成されるプロセスを示す図である。 （ａ）は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、固定電荷による閾値の変化を示すグラフであり、（ｂ）は、横軸に時間をとり、縦軸に閾値の絶対値をとって、閾値の経時変化を示すグラフである。
以下、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を模式的に示す断面図である。
図２は、本実施形態に係る半導体装置を示す一部拡大断面図である。
図１に示すように、本実施形態に係る半導体装置１においては、導電形が例えばｐ形の半導体基板１０が設けられている。半導体基板１０上の一部には、導電形がｎ形のｎ形ウェル１１が設けられており、半導体基板１０上の他の一部には、導電形がｐ形のｐ形ウェル１２が設けられている。以下の説明において、「ｐ＋形」とは、導電形がｐ形であって、「ｐ形」よりも不純物濃度が高いことを表し、「ｐ－形」とは、導電形がｐ形であって、「ｐ形」よりも不純物濃度が低いことを表す。ｎ形についても、同様である。
ｐ形ウェル１２には、高耐圧領域１３及び低耐圧領域１４が設けられている。高耐圧領域１３の不純物濃度は、低耐圧領域１４の不純物濃度と比較して、同じか又は低い。例えば、高耐圧領域１３は、ｎ形ウェル１１と低耐圧領域１４との間に配置されている。例えば、高耐圧領域１３は、ｎ形ウェル１１及び低耐圧領域１４に接している。
ｎ形ウェル１１上には、導電形がｐ＋形のｐ＋形層２１～２４が相互に離隔して設けられている。ｐ＋形層２１～２４の不純物濃度は、ｐ形ウェル１２の不純物濃度よりも高い。ｐ形ウェル１２の高耐圧領域１３上には、導電形がｎ＋形のｎ＋形層２５～２８が相互に離隔して設けられている。ｐ形ウェル１２の低耐圧領域１４上には、導電形がｎ＋形のｎ＋形層２９～３２が設けられている。ｎ＋形層２５～３２の不純物濃度は、ｎ形ウェル１１の不純物濃度よりも高い。また、ｎ＋形層２５～２８の不純物濃度は、ｎ＋形層２９～３２の不純物濃度と実質的に同じである。ｎ形ウェル１１には、導電形がｎ＋形のｎ＋形コンタクト層３６が形成されている。ｐ形ウェル１２には、導電形がｐ＋形のｐ＋形コンタクト層３７が形成されている。
半導体基板１０、ｎ形ウェル１１、ｐ形ウェル１２、ｐ＋形層２１～２４、ｎ＋形層２５～３２、ｎ＋形コンタクト層３６、及び、ｐ＋形コンタクト層３７は、半導体材料により形成されており、例えば、単結晶のシリコン（Ｓｉ）により一体的に形成されている。
半導体装置１においては、少なくとも、第１トランジスタ９１～第６トランジスタ９６の６つのトランジスタが形成されている。第１トランジスタ９１～第６トランジスタ９６は、エンハンスメント型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。
後述するように、これらのトランジスタのうち、第１トランジスタ９１及び第４トランジスタ９４はｎ形ウェル１１に設けられたｐチャネル形トランジスタである。第２トランジスタ９２及び第５トランジスタ９５は、ｐ形ウェル１２の高耐圧領域１３に設けられたｎチャネル形トランジスタである。第３トランジスタ９３及び第６トランジスタ９６は、ｐ形ウェル１２の低耐圧領域１４に設けられたｎチャネル形トランジスタである。第３トランジスタ９３の耐圧は、第１トランジスタ９１の耐圧及び第２トランジスタ９２の耐圧よりも低い。第６トランジスタ９６の耐圧は、第４トランジスタ９４の耐圧及び第５トランジスタ９５の耐圧よりも低い。
ｐ＋形層２１及びｐ＋形層２２は、それぞれ、ｐチャネル形の第１トランジスタ９１のソース及びドレインである。ｐ＋形層２３及びｐ＋形層２４は、それぞれ、ｐチャネル形の第４トランジスタ９４のソース及びドレインである。ｎ＋形層２５及びｎ＋形層２６は、それぞれ、ｎチャネル形の第２トランジスタ９２のソース及びドレインである。ｎ＋形層２７及びｎ＋形層２８は、それぞれ、ｎチャネル形の第５トランジスタ９５のソース及びドレインである。ｎ＋形層２９及びｎ＋形層３０は、それぞれ、ｎチャネル形の第３トランジスタ９３のソース及びドレインである。ｎ＋形層３１及びｎ＋形層３２は、それぞれ、ｎチャネル形の第６トランジスタ９６のソース及びドレインである。図１においては、各トランジスタのソースに相当する位置を「Ｓ」、ドレインに相当する位置を「Ｄ」の符号によって示している。
ｐ＋形層２１におけるｐ＋形層２２に対向する部分には、導電形がｐ－形のＬＤＤ（Lightly Doped Drain)領域２１ａが形成されている。ＬＤＤ領域２１ａの不純物濃度は、ｐ＋形層２１の不純物濃度よりも低い。また、ｐ＋形層２２におけるｐ＋形層２１に対向する部分には、導電形がｐ－形のＬＤＤ領域２２ａが形成されている。同様に、ｐ＋形層２３及び２４には、それぞれ、導電形がｐ－形のＬＤＤ領域２３ａ及び２４ａが形成されており、ｎ＋形層２５～３２には、それぞれ、導電形がｎ－形のＬＤＤ領域２５ａ～３２ａが形成されている。
ｎ形ウェル１１とｐ形ウェル１２の間には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁体）４１が設けられている。また、ｎ形ウェル１１上及びｐ形ウェル１２上には、各トランジスタを周囲から区画するためのＳＴＩが形成されている。例えば、ｐ＋形層２２とｐ＋形層２３との間には、ＳＴＩ４２が設けられている。ＳＴＩ４２によって、第１トランジスタ９１と第４トランジスタ９４とが電気的に分離されている。ｎ＋形層２６とｎ＋形層２７との間には、ＳＴＩ４３が設けられている。ＳＴＩ４３によって、第２トランジスタ９２と第５トランジスタ９５とが電気的に分離されている。
ｎ＋形層２８とｎ＋形層２９との間には、ＳＴＩ４４が設けられている。ＳＴＩ４４によって、第５トランジスタ９５と第３トランジスタ９３とが電気的に分離されている。ｎ＋形層３０とｎ＋形層３１との間には、ＳＴＩ４５が設けられている。ＳＴＩ４５によって、第３トランジスタ９３と第６トランジスタ９６とが電気的に分離されている。また、ｎ＋形コンタクト層３６を囲むように、ＳＴＩ４６が形成されている。ｐ＋形コンタクト層３７を囲むように、ＳＴＩ４７が形成されている。ＳＴＩ４１～４７は、例えば、シリコン酸化物（ＳｉＯ）により形成されている。
ｎ形ウェル１１におけるｐ＋形層２１とｐ＋形層２２との間の領域、すなわち、第１トランジスタ９１のチャネル領域の直上域には、第１トランジスタ９１のゲート電極５１が設けられている。ｎ形ウェル１１におけるｐ＋形層２３とｐ＋形層２４との間の領域、すなわち、第４トランジスタ９４のチャネル領域の直上域には、第４トランジスタ９４のゲート電極５２が設けられている。ｐ形ウェル１２におけるｎ＋形層２５とｎ＋形層２６との間の領域、すなわち、第２トランジスタ９２のチャネル領域の直上域には、第２トランジスタ９２のゲート電極５３が設けられている。ｐ形ウェル１２におけるｎ＋形層２７とｎ＋形層２８との間の領域、すなわち、第５トランジスタ９５のチャネル領域の直上域には、第５トランジスタ９５のゲート電極５４が設けられている。
ｐ形ウェル１２におけるｎ＋形層２９とｎ＋形層３０との間の領域、すなわち、第３トランジスタ９３のチャネル領域の直上域には、第３トランジスタ９３のゲート電極５５が設けられている。ｐ形ウェル１２におけるｎ＋形層３１とｎ＋形層３２との間の領域、すなわち、第６トランジスタ９６のチャネル領域の直上域には、第６トランジスタ９６のゲート電極５６が設けられている。ゲート電極５１～５６は、例えばポリシリコン等の導電材料により形成されている。
図１及び図２に示すように、ｎ形ウェル１１上及びｐ形ウェル１２の高耐圧領域１３上には、ゲート絶縁膜６１が設けられている。ゲート絶縁膜６１は、少なくとも、ｎ形ウェル１１とゲート電極５１との間、ｎ形ウェル１１とゲート電極５２との間、ｐ形ウェル１２とゲート電極５３との間、及び、ｐ形ウェル１２とゲート電極５４との間に配置されている。ゲート絶縁膜６１は、第１トランジスタ９１、第４トランジスタ９４、第２トランジスタ９２、及び、第５トランジスタ９５のゲート絶縁膜として機能する。
ｐ形ウェル１２の低耐圧領域１４上には、ゲート絶縁膜６２が設けられている。ゲート絶縁膜６２は、少なくとも、ｐ形ウェル１２とゲート電極５５との間、及び、ｐ形ウェル１２とゲート電極５６との間に配置されている。ゲート絶縁膜６２は、第３トランジスタ９３、及び、第６トランジスタ９６のゲート絶縁膜として機能する。
ゲート絶縁膜６２はゲート絶縁膜６１よりも薄い。例えば、ゲート絶縁膜６１の厚さｔ１は、ゲート絶縁膜６２の厚さｔ２の４倍以上７倍以下である。このため、上述の如く、第３トランジスタ９３及び第６トランジスタ９６の耐圧は、第１トランジスタ９１、第４トランジスタ９４、第２トランジスタ９２、及び、第５トランジスタ９５の耐圧よりも低い。ゲート絶縁膜６１及び６２は、例えば、シリコン酸化物等の絶縁材料により形成されており、例えば、シリコンの熱酸化膜である。ゲート絶縁膜６１とゲート絶縁膜６２との境界（図示せず）には、マルチゲート工程に起因する段差が形成されている。
ゲート絶縁膜６１及び６２上には、ゲート電極５１～５６を覆うように、層間絶縁膜６５が設けられている。層間絶縁膜６５内には、配線７１～７８が設けられている。配線７１～７８の形状は任意であり、例えば、それぞれ、水平方向に延びる配線部分と、垂直方向に延びるコンタクト部分を含む。
配線７１は、ｎ＋形コンタクト層３６を介して、ｎ形ウェル１１に接続されている。また、配線７１は、ｐ＋形層２１及びｐ＋形層２３に接続されている。更に、配線７１には、正の電源電位ＶＤＤ（第１電源電位）が印加される。
配線７２は、ｐ＋形層２４、ｎ＋形層２８、及び、ゲート電極５１に接続されている。配線７２からは、出力信号ＶｏｕｔＢが出力される。
配線７３は、ｐ＋形層２２、ｎ＋形層２６、及び、ゲート電極５２に接続されている。配線７３からは、出力信号ＶｏｕｔＡが出力される。出力信号ＶｏｕｔＡと出力信号ＶｏｕｔＢとは相補関係にある。
配線７４は、ｎ＋形層２５及びｎ＋形層３０に接続されている。
配線７５は、ゲート電極５３及びゲート電極５５に接続されている。配線７５には、入力信号ＶｉｎＢが入力される。
配線７６は、ｎ＋形層２７及びｎ＋形層３２に接続されている。
配線７７は、ゲート電極５４及びゲート電極５６に接続されている。配線７７には、入力信号ＶｉｎＡが入力される。入力信号ＶｉｎＡと入力信号ＶｉｎＢとは相補関係にある。
配線７８は、ｐ＋形コンタクト層３７を介してｐ形ウェル１２に接続されている。また、配線７８は、ｎ＋形層２９及びｎ＋形層３１に接続されている。更に、配線７８には、接地電位ＧＮＤ（第２電源電位）が印加される。なお、配線７８に印加される電源電位（第２電源電位）は接地電位ＧＮＤには限定されないが、配線７１に印加される電源電位ＶＤＤ（第１電源電位）よりも低い電位とする。
上述の構成により、半導体装置１には、レベルシフト回路が形成される。
図３は、本実施形態に係る半導体装置に形成されたレベルシフト回路を示す回路図である。
図３に示すように、半導体装置１に形成されたレベルシフト回路１００には、ｐチャネル形の第１トランジスタ９１、ｎチャネル形の第２トランジスタ９２、ｎチャネル形の第３トランジスタ９３、ｐチャネル形の第４トランジスタ９４、ｎチャネル形の第５トランジスタ９５、及び、ｎチャネル形の第６トランジスタ９６が設けられている。これらのトランジスタの構成は上述のとおりである。これらのトランジスタは全てエンハンスメント型である。第３トランジスタ９３及び第６トランジスタ９６の耐圧は、第１トランジスタ９１、第２トランジスタ９２、第４トランジスタ９４、及び、第５トランジスタ９５の耐圧よりも低い。
第１トランジスタ９１、第２トランジスタ９２、及び、第３トランジスタ９３は、正の電源電位ＶＤＤ（第１電源電位）と接地電位ＧＮＤ（第２電源電位）との間に直列に接続されており、第４トランジスタ９４、第５トランジスタ９５、及び、第６トランジスタ９６も、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されている。
以下、レベルシフト回路１００の回路構成をより詳細に説明する。
第１トランジスタ９１及び第４トランジスタ９４の各チャネル（ｎ形ウェル１１）には、配線７１及びｎ＋形コンタクト層３６を介して、電源電位ＶＤＤが印加される。第２トランジスタ９２、第５トランジスタ９５、第３トランジスタ９３、及び、第６トランジスタ９６の各チャネル（ｐ形ウェル１２）には、配線７８及びｐ＋形コンタクト層３７を介して、接地電位ＧＮＤが印加される。
第１トランジスタ９１のソース（ｐ＋形層２１）には、配線７１を介して、電源電位ＶＤＤが印加される。
第２トランジスタ９２のドレイン（ｎ＋形層２６）は、配線７３を介して、第１トランジスタ９１のドレイン（ｐ＋形層２２）に接続されている。
第３トランジスタ９３のドレイン（ｎ＋形層３０）は、配線７４を介して、第２トランジスタ９２のソース（ｎ＋形層２５）に接続されており、第３トランジスタ９３のソース（ｎ＋形層２９）には、配線７８を介して、接地電位ＧＮＤが印加される。
第４トランジスタ９４のソース（ｐ＋形層２３）には、配線７１を介して、電源電位ＶＤＤが印加され、第４トランジスタ９４のドレイン（ｐ＋形層２４）は、配線７２を介して、第１トランジスタ９１のゲート（ゲート電極５１）に接続されており、第４トランジスタ９４のゲート（ゲート電極５２）は、配線７３を介して、第１トランジスタ９１のドレイン（ｐ＋形層２２）に接続されている。
第５トランジスタ９５のドレイン（ｎ＋形層２８）は、配線７２を介して、第４トランジスタ９４のドレイン（ｐ＋形層２４）に接続されている。
第６トランジスタ９６のドレイン（ｎ＋形層３２）は、配線７６を介して、第５トランジスタ９５のソース（ｎ＋形層２７）に接続されており、第６トランジスタ９６のソース（ｎ＋形層３１）には、配線７８を介して、接地電位ＧＮＤが印加される。
また、レベルシフト回路１００には、インバータ９８及びインバータ９９が設けられている。インバータ９８の出力端は、第２トランジスタ９２のゲート（ゲート電極５３）、第３トランジスタ９３のゲート（ゲート電極５５）、及び、インバータ９９の入力端に接続されている。インバータ９９の出力端は、第５トランジスタ９５のゲート（ゲート電極５４）、及び、第６トランジスタ９６のゲート（ゲート電極５６）に接続されている。
これにより、インバータ９８の入力端に入力信号ＶｉｎＡが入力されると、インバータ９８及びインバータ９９により、相補関係にある入力信号ＶｉｎＡ及び入力信号ＶｉｎＢが生成される。入力信号ＶｉｎＢは、第２トランジスタ９２のゲート（ゲート電極５３）及び第３トランジスタ９３のゲート（ゲート電極５５）に入力される。入力信号ＶｉｎＡは、第５トランジスタ９５のゲート（ゲート電極５４）及び第６トランジスタ９６のゲート（ゲート電極５６）に入力される。
第１トランジスタ９１のドレイン（ｐ＋形層２２）と第２トランジスタ９２のドレイン（ｎ＋形層２６）との接続点Ｎ１（配線７３）から、出力信号ＶｏｕｔＡが出力される。第４トランジスタ９４のドレイン（ｐ＋形層２４）と第５トランジスタ９５のドレイン（ｎ＋形層２８）との接続点Ｎ２（配線７２）から、出力信号ＶｏｕｔＢが出力される。出力信号ＶｏｕｔＡと出力信号ＶｏｕｔＢとは相補関係にある。
例えば、出力信号ＶｏｕｔＡと出力信号ＶｏｕｔＢとの電位差の絶対値は、入力信号ＶｉｎＡと入力信号ＶｉｎＢとの電位差の絶対値よりも大きい。一例では、入力信号ＶｉｎＡ及びＶｉｎＢのハイレベルは１．５Ｖであり、ロウレベルは０Ｖである。また、電源電位ＶＤＤは５Ｖである。したがって、出力信号ＶｏｕｔＡ及びＶｏｕｔＢのハイレベルは約５Ｖであり、ロウレベルは約０Ｖである。
次に、本実施形態に係る半導体装置１の動作について説明する。
先ず、レベルシフト動作について説明する。
レベルシフト回路１００を構成する第１トランジスタ９１～第６トランジスタ９６は全てエンハンスメント型であるため、ゲート－ソース間の電位がゼロのときは、オフ状態となる。
入力信号ＶｉｎＡがロウレベルであるときは、入力信号ＶｉｎＢはハイレベルとなるため、ｎチャネル形の第２トランジスタ９２及び第３トランジスタ９３がオン状態となり、接続点Ｎ１の電位が接地電位ＧＮＤに近づく。これにより、ｐチャネル形の第４トランジスタ９４がオン状態となる。また、ロウレベルの入力信号ＶｉｎＡにより、ｎチャネル形の第５トランジスタ９５及び第６トランジスタ９６がオフ状態となる。これにより、接続点Ｎ２の電位が電源電位ＶＤＤに近づき、ｐチャネル形の第１トランジスタ９１がオフ状態となる。この結果、出力信号ＶｏｕｔＡの電位は略接地電位ＧＮＤ（ロウレベル）となり、出力信号ＶｏｕｔＢの電位は略電源電位ＶＤＤ（ハイレベル）となる。
一方、入力信号ＶｉｎＡがハイレベルであるときは、ｎチャネル形の第５トランジスタ９５及び第６トランジスタ９６がオン状態となる。これにより、接続点Ｎ２の電位が接地電位ＧＮＤに近づき、ｐチャネル形の第１トランジスタ９１がオン状態となる。また、入力信号ＶｉｎＢはロウレベルとなるため、ｎチャネル形の第２トランジスタ９２及び第３トランジスタ９３がオフ状態となる。これにより、接続点Ｎ１の電位が電源電位ＶＤＤに近づき、ｐチャネル形の第４トランジスタ９４がオフ状態となる。この結果、出力信号ＶｏｕｔＡの電位は略電源電位ＶＤＤ（ハイレベル）となり、出力信号ＶｏｕｔＢの電位は略接地電位ＧＮＤ（ロウレベル）となる。
次に、電離放射線による影響について説明する。
図４（ａ）～（ｄ）は、電離放射線によりゲート絶縁膜に固定電荷が形成されるプロセスを示す図である。
図５（ａ）は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、固定電荷による閾値の変化を示すグラフであり、（ｂ）は、横軸に時間をとり、縦軸に閾値の絶対値をとって、閾値の経時変化を示すグラフである。
図４（ａ）に示すように、電離放射線Ｒが半導体装置１内に入射すると、半導体基板１０、ｎ形ウェル１１、ｐ形ウェル１２、ｐ＋形層２１～ｎ＋形層３２等のシリコン部分内と、ゲート絶縁膜６１及び６２内において、正孔－電子対が発生する。
その後、図４（ｂ）に示すように、正孔－電子対が再結合する。このとき、シリコン部分は接地電位等の外部電位に接続されているため、正孔－電子対が再結合して消滅しやすい。これに対して、ゲート絶縁膜は絶縁性であり外部電位に接続されていないため、正孔－電子対が再結合しにくく、正孔及び電子が残留しやすい。
次に、図４（ｃ）に示すように、レベルシフト回路１００の駆動に伴い、ゲート電極に正電位が印加されると、ゲート絶縁膜中の電子はゲート電極を介して外部に排出される。しかしながら、正孔は実質的に排出されず、ゲート絶縁膜中に残留する。
また、図４（ｄ）に示すように、ゲート電極に正電位が印加されることにより、ゲート絶縁膜中の正孔がシリコン部分との界面に向かって移動し、トラップサイトに捕獲される。これにより、ゲート絶縁膜中に正の電荷が固定される。このようにして、電離放射線Ｒの入射とレベルシフト回路１００の駆動を繰り返すことにより、ゲート絶縁膜中に正の固定電荷が蓄積されていく。
この結果、図５（ａ）に示すように、トランジスタの閾値が変化する。例えば、ｎチャネル形トランジスタの場合は閾値が低下する。これにより、入力信号がロウレベルのときに、ｎチャネル形トランジスタが完全にオフ状態にならなくなり、レベルシフト回路１００の動作が不安定になる。一方、ｎチャネル形トランジスタの場合は閾値が上昇する。
図５（ｂ）に示すように、電離放射線による閾値の経時変化の程度は、トランジスタの導電形によって異なり、ゲート絶縁膜の膜厚にも依存する。ｎチャネル形トランジスタの閾値の変化量は、ｐチャネル形トランジスタの閾値の変化量よりも大きい。また、ｎチャネル形トランジスタにおいても、ゲート絶縁膜が薄いほど、電荷の捕獲量が減少するため、固定電荷が蓄積されにくく、閾値の変化量が小さい。
本実施形態に係る半導体装置１においては、厚いゲート絶縁膜６１を含む第２トランジスタ９２と、薄いゲート絶縁膜６２を含む第３トランジスタ９３を設け、これらのトランジスタのゲートに同じ入力信号ＶｉｎＢを入力している。また、厚いゲート絶縁膜６１を含む第５トランジスタ９５と、薄いゲート絶縁膜６２を含む第６トランジスタ９６を設け、これらのトランジスタのゲートに同じ入力信号ＶｉｎＡを入力している。
半導体装置１の製造時から時間が経過し、相当量の電離放射線が入射されると、厚いゲート絶縁膜６１を含む第２トランジスタ９２及び第５トランジスタ９５は閾値が低下して、入力信号がロウレベルのときに十分にオフ状態にならなくなる。しかしながら、薄いゲート絶縁膜６２を含む第３トランジスタ９３及び第６トランジスタ９６の閾値はあまり低下しないため、入力信号がロウレベルのときに十分なオフ状態を実現することができる。
なお、薄いゲート絶縁膜６２を含む第３トランジスタ９３及び第６トランジスタ９６の耐圧は、厚いゲート絶縁膜６１を含む第２トランジスタ９２及び第５トランジスタ９５の耐圧よりも低くなる。そこで、レベルシフト回路１００においては、薄いゲート絶縁膜６２を含む第３トランジスタ９３を厚いゲート絶縁膜６１を含む第２トランジスタ９２よりも低電位側に接続し、薄いゲート絶縁膜６２を含む第６トランジスタ９６を厚いゲート絶縁膜６１を含む第５トランジスタ９５よりも低電位側に接続している。このため、レベルシフト回路１００の駆動に伴って薄いゲート絶縁膜６２に印加される電圧は、厚いゲート絶縁膜６１に印加される電圧よりも低い。これにより、薄いゲート絶縁膜６２が絶縁破壊されることを抑制できる。
このように、第２トランジスタ９２及び第３トランジスタ９３からなる回路全体、並びに、第５トランジスタ９５及び第６トランジスタ９６からなる回路全体においては、必要な耐圧を確保すると共に、オフ状態におけるリーク電流を抑制することができる。また、ｐチャネル形トランジスタについては、元々、電離放射線の影響は小さい。この結果、レベルシフト回路１００全体として、電離放射線による影響を抑制した安定した動作が可能となる。
また、本実施形態においては、レベルシフト回路１００を構成する第１トランジスタ９１～第６トランジスタ９６を全てエンハンスメント型としているため、入力信号ＶｉｎＡがロウレベルであるときに、第１トランジスタ９１、第５トランジスタ９５、及び、第６トランジスタ９６を確実にオフ状態とすることができると共に、入力信号ＶｉｎＡがハイレベルであるときに、第２トランジスタ９２、第３トランジスタ９３、及び、第４トランジスタ９４を確実にオフ状態とすることができる。また、各トランジスタをエンハンスメント型とすることにより、電離放射線に起因して閾値が多少低下しても、オフ状態におけるリーク電流の増加を抑制することができる。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、レベルシフト回路１００を構成するｎチャネル形トランジスタを、厚いゲート絶縁膜６１を含むトランジスタと薄いゲート絶縁膜６２を含むトランジスタの二段構成としている。これにより、レベルシフト回路１００全体として耐圧を確保しつつ、電離放射線による閾値の低下を抑制し、経年劣化を抑制することができる。また、レベルシフト回路１００をエンハンスメント型トランジスタにより構成することにより、各トランジスタのオフ状態を確実に実現すると共に、電離放射線に起因するリーク電流の増加を抑制することができる。
以上説明した実施形態によれば、レベルシフト回路が長期間安定して動作可能な半導体装置を実現することができる。
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置
１０：半導体基板
１１：ｎ形ウェル
１２：ｐ形ウェル
１３：高耐圧領域
１４：低耐圧領域
２１～２４：ｐ＋形層
２５～３２:ｎ＋形層
３６：ｎ＋形コンタクト層
３７：ｐ＋形コンタクト層
４１～４７：ＳＴＩ
５１～５６：ゲート電極
６１、６２：ゲート絶縁膜
６５：層間絶縁膜
７１～７８：配線
９１：第１トランジスタ
９２：第２トランジスタ
９３：第３トランジスタ
９４：第４トランジスタ
９５：第５トランジスタ
９６：第６トランジスタ
９８、９９：インバータ
１００：レベルシフト回路
Ｎ１、Ｎ２：接続点
Ｒ：電離放射線
ＶｉｎＡ、ＶｉｎＢ：入力信号
ＶｏｕｔＡ、ＶｏｕｔＢ：出力信号
ｔ１、ｔ２：厚さ

Claims (9)

  1. ｎ形ウェルと、
    ｐ形ウェルと、
    前記ｎ形ウェル上に設けられたｐ形の第１～第４層と、
    前記ｐ形ウェル上に設けられたｎ形の第５～第１２層と、
    前記ｎ形ウェルにおける前記第１層と前記第２層との間の領域の直上域に設けられた第１ゲート電極と、
    前記ｎ形ウェルにおける前記第３層と前記第４層との間の領域の直上域に設けられた第２ゲート電極と、
    前記ｐ形ウェルにおける前記第５層と前記第６層との間の領域の直上域に設けられた第３ゲート電極と、
    前記ｐ形ウェルにおける前記第７層と前記第８層との間の領域の直上域に設けられた第４ゲート電極と、
    前記ｐ形ウェルにおける前記第９層と前記第１０層との間の領域の直上域に設けられた第５ゲート電極と、
    前記ｐ形ウェルにおける前記第１１層と前記第１２層との間の領域の直上域に設けられた第６ゲート電極と、
    前記ｎ形ウェルと前記第１ゲート電極との間、前記ｎ形ウェルと前記第２ゲート電極との間、前記ｐ形ウェルと前記第３ゲート電極との間、及び、前記ｐ形ウェルと前記第４ゲート電極との間に設けられた第１ゲート絶縁膜と、
    前記ｐ形ウェルと前記第５ゲート電極との間、及び、前記ｐ形ウェルと前記第６ゲート電極との間に設けられ、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜と、
    前記ｎ形ウェル、前記第１層、及び、前記第３層に接続された第１配線と、
    前記第４層、前記第８層、及び、前記第１ゲート電極に接続された第２配線と、
    前記第２層、前記第６層、及び、前記第２ゲート電極に接続された第３配線と、
    前記第５層、及び、前記第１０層に接続された第４配線と、
    前記第３ゲート電極、及び、前記第５ゲート電極に接続された第５配線と、
    前記第７層、及び、前記第１２層に接続された第６配線と、
    前記第４ゲート電極、及び、前記第６ゲート電極に接続された第７配線と、
    前記ｐ形ウェル、前記第９層、及び、前記第１１層に接続された第８配線と、
    を備え、
    前記ｎ形ウェル、前記第１層、前記第２層、前記第１ゲート絶縁膜、及び、前記第１ゲート電極を含む第１トランジスタ、前記ｐ形ウェル、前記第５層、前記第６層、前記第１ゲート絶縁膜、及び、前記第３ゲート電極を含む第２トランジスタ、前記ｐ形ウェル、前記第９層、前記第１０層、前記第２ゲート絶縁膜、及び、前記第５ゲート電極を含む第３トランジスタ、前記ｎ形ウェル、前記第３層、前記第４層、前記第１ゲート絶縁膜、及び、前記第２ゲート電極を含む第４トランジスタ、前記ｐ形ウェル、前記第７層、前記第８層、前記第１ゲート絶縁膜、及び、前記第４ゲート電極を含む第５トランジスタ、並びに、前記ｐ形ウェル、前記第１１層、前記第１２層、前記第２ゲート絶縁膜、及び、前記第６ゲート電極を含む第６トランジスタは、エンハンスメント型である半導体装置。
  2. 前記第１配線には第１電源電位が印加され、
    前記第２配線から第１出力信号が出力され、
    前記第３配線から前記第１出力信号と相補関係にある第２出力信号が出力され、
    前記第５配線には第１入力信号が入力され、
    前記第７配線には前記第１入力信号と相補関係にある第２入力信号が入力され、
    前記第８配線には前記第１電源電位よりも低い第２電源電位が印加される請求項１記載の半導体装置。
  3. 前記第１出力信号と前記第２出力信号の電位差の絶対値は、前記第１入力信号と前記第２入力信号の電位差の絶対値よりも大きい請求項２記載の半導体装置。
  4. 前記ｎ形ウェルと前記ｐ形ウェルとの間に設けられた第１素子分離絶縁体をさらに備えた請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第２層と前記第３層との間に設けられた第２素子分離絶縁体と、
    前記第６層と前記第７層との間に設けられた第３素子分離絶縁体と、
    前記第８層と前記第９層との間に設けられた第４素子分離絶縁体と、
    前記第１０層と前記第１１層との間に設けられた第５素子分離絶縁体と、
    をさらに備えた請求項４記載の半導体装置。
  6. 前記ｐ形ウェルにおける前記第５～第８層が配置された第１領域の不純物濃度は、前記ｐ形ウェルにおける前記第９～第１２層が配置された第２領域の不純物濃度と比較して、同じか又は低い請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第５～第８層の不純物濃度は前記第９～第１２層の不純物濃度と実質的に同じである請求項１～６のいずれか１つに記載の半導体装置。
  8. ソースに第１電源電位が印加され、ｐチャネル形であり、エンハンスメント型である第１トランジスタと、
    ドレインが前記第１トランジスタのドレインに接続され、ゲートに第１入力信号が入力され、ｎチャネル形であり、エンハンスメント型である第２トランジスタと、
    ドレインが前記第２トランジスタのソースに接続され、ソースに前記第１電源電位よりも低い第２電源電位が印加され、ゲートに前記第１入力信号が入力され、ｎチャネル形であり、エンハンスメント型であり、耐圧が前記第２トランジスタの耐圧よりも低い第３トランジスタと、
    ソースが前記第１電源電位に接続され、ドレインが前記第１トランジスタのゲートに接続され、ゲートが前記第１トランジスタのドレインに接続され、ｐチャネル形であり、エンハンスメント型である第４トランジスタと、
    ドレインが前記第４トランジスタのドレインに接続され、ゲートに前記第１入力信号と相補関係にある第２入力信号が入力され、ｎチャネル形であり、エンハンスメント型である第５トランジスタと、
    ドレインが前記第５トランジスタのソースに接続され、ソースに前記第２電源電位が印加され、ゲートに前記第２入力信号が入力され、ｎチャネル形であり、エンハンスメント型であり、耐圧が前記第５トランジスタの耐圧よりも低い第６トランジスタと、
    を備え、
    前記第４トランジスタのドレインから第１出力信号が出力され、前記第１トランジスタのドレインから前記第１出力信号と相補関係にある第２出力信号が出力される半導体装置。
  9. 前記第１出力信号と前記第２出力信号の電位差の絶対値は、前記第１入力信号と前記第２入力信号の電位差の絶対値よりも大きい請求項８記載の半導体装置。
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