JP7156612B2 - 半導体素子 - Google Patents
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Description
図1は、実施の形態1にかかるCMOSイメージセンサ(固体撮像素子;半導体素子)に用いられる画素部1の基本的な回路構成を示す図である。図1に示すCMOSイメージセンサの画素部1は、所謂、APS(Active Pixel Sensor)とも呼ばれる典型的な4トランジスタ型CMOSイメージセンサの画素部である。
実施の形態1にかかるCMOSイメージセンサに用いられる画素部1の詳細な構造について説明する前に、発明者らが事前検討した内容について説明する。
図2は、図1に示す画素部1の第1比較例である画素部50の平面レイアウト図である。図3は、図2に示す平面レイアウト図のA-A’部分の断面模式図である。なお、画素部50の回路構成については、画素部1の場合と同様であるため、その説明を省略する。
図5は、図1に示す画素部1の第2比較例である画素部60の平面レイアウト図である。図6は、図5に示す平面レイアウト図のB-B’部分の断面模式図である。なお、画素部60の回路構成については、画素部1の場合と同様であるため、その説明を省略する。
図8は、図1に示す画素部1の平面レイアウト図である。なお、図8では、第1配線層のメタル以下が示されており、第2層以上のメタルは省略されている。図9は、図8に示す平面レイアウト図のE-E’部分の断面模式図である。また、図10は、図8に示す画素部1が行列状に配置されたCMOSイメージセンサ20の平面レイアウト図である。
実施の形態2では、フォトダイオードPPDを囲むようにして設けられた素子分離領域に対して負電圧を印加することによってフォトダイオードPPDの耐放射線性を向上させる場合について説明した。それに対し、実施の形態3では、CMOS素子(半導体素子)を囲むようにして設けられた素子分離領域に対して負電圧を印加することによって当該CMOS素子の耐放射線性を向上させている。以下、具体的に説明する。
2 バッファ
4 転送ゲート駆動ライン
5 リセット信号線
6 行選択信号線
10 素子分離領域とそれに囲まれた活性領域との境界線
11 N型拡散領域の外周辺
20 CMOSイメージセンサ
100 半導体基板
101 Pウェル
102 素子分離領域
103 N型拡散領域(N-領域)
104 ピニング層
105 PMD(絶縁膜)
106 N型反転領域
107 ガードリング領域(P++領域)
108 N型拡散領域(N++領域)
109 ポリシリコン
109a ポリシリコン電極
109b ポリシリコン電極
109c ポリシリコン電極
110 Nウェル
FD 浮遊拡散容量
MN1,MN2 NチャネルMOSトランジスタ
MP1,MP2 PチャネルMOSトランジスタ
N1,N2,N11,N12,N13 ノード
PPD フォトダイオード
MTG トランスファトランジスタ
MR リセットトランジスタ
MDR 増幅トランジスタ
MSEL 行選択トランジスタ
GND 接地電圧線
VDD 電源電圧線
VOUT 出力信号線
Claims (9)
- 半導体基板と、
前記半導体基板の第1導電型の第1ウェル上に形成され、当該第1ウェルとともに第1回路素子を構成する第2導電型の第1拡散領域と、
平面視上、前記第1回路素子を囲むようにして前記半導体基板に形成された素子分離領域と、
前記素子分離領域と前記第1ウェルとの境界線から離れて前記素子分離領域上に設けられ、前記第1ウェルの電位よりも低い所定電圧が印加された電極と、
を備え、
前記電極は、当該電極と、前記素子分離領域と前記第1ウェルとの境界線と、の距離が、前記素子分離領域の基板表面からの深さ以上となるように配置されている、
半導体素子。 - 前記半導体基板の第1導電型の第2ウェル上に形成され、当該第2ウェルとともに第2回路素子を構成する第2導電型の第2拡散領域をさらに備え、
平面視上、前記素子分離領域は、前記第1及び前記第2回路素子の間に設けられ、
前記電極は、さらに、前記素子分離領域と前記第2ウェルとの境界線から離れて前記素子分離領域上に設けられている、
請求項1に記載の半導体素子。 - 前記第1ウェル及び前記第2ウェルは、何れもPウェルであって、
前記第1拡散領域は、前記第1ウェルとともに前記第1回路素子である第1フォトダイオードを構成するN型拡散領域であって、
前記第2拡散領域は、前記第2ウェルとともに前記第2回路素子である第2フォトダイオードを構成するN型拡散領域であって、
前記電極には、Pウェルである前記第1ウェルの電位よりも低い負の前記所定電圧が印加されている、
請求項2に記載の半導体素子。 - 前記第1ウェル及び前記第2ウェルは、何れもPウェルであって、
前記第1拡散領域は、前記第1回路素子である第1のNチャネルMOSトランジスタのソース及びドレインの何れかに用いられるN型拡散領域であって、
前記第2拡散領域は、前記第2回路素子である第2のNチャネルMOSトランジスタのソース及びドレインの何れかに用いられるN型拡散領域であって、
前記電極には、Pウェルである前記第1ウェルの電位よりも低い負の前記所定電圧が印加されている、
請求項2に記載の半導体素子。 - 前記第1ウェル及び前記第2ウェルは、何れもPウェルであって、
前記第1拡散領域は、前記第1ウェルとともに前記第1回路素子であるフォトダイオードを構成するN型拡散領域であって、
前記第2拡散領域は、前記第2回路素子であるNチャネルMOSトランジスタのソース及びドレインの何れかに用いられるN型拡散領域であって、
前記電極には、Pウェルである前記第1ウェルの電位よりも低い負の前記所定電圧が印加されている、
請求項2に記載の半導体素子。 - 前記第1ウェルはPウェルであって、
前記電極には、前記半導体基板上に形成されるNチャネルMOSトランジスタのゲート耐圧及びドレイン-ソース間耐圧を含むCMOS素子耐圧よりも大きな絶対値を示す負の前記所定電圧が印加されている、
請求項1~5の何れか一項に記載の半導体素子。 - 前記第1ウェル及び前記第2ウェルは、何れもNウェルであって、
前記第1拡散領域は、前記第1回路素子である第1のPチャネルMOSトランジスタのソース及びドレインの何れかに用いられるP型拡散領域であって、
前記第2拡散領域は、前記第2回路素子である第2のPチャネルMOSトランジスタのソース及びドレインの何れかに用いられるP型拡散領域であって、
前記電極には、Nウェルである前記第1ウェルの電位よりも低い前記所定電圧が印加されている、
請求項2に記載の半導体素子。 - 前記第1ウェルはNウェルであって、
前記電極には、Nウェルである前記第1ウェルの電位よりも、前記半導体基板上に形成されるPチャネルMOSトランジスタのゲート耐圧及びドレイン-ソース間耐圧を含むCMOS素子耐圧を超える電圧分低い前記所定電圧が印加されている、
請求項1、2及び7の何れか一項に記載の半導体素子。 - 前記素子分離領域を含む前記半導体基板上に設けられた層間絶縁膜をさらに備え、
前記電極は、前記層間絶縁膜を介して前記素子分離領域上に設けられている、
請求項1~8の何れか一項に記載の半導体素子。
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