JP2005109400A - 半導体集積回路 - Google Patents
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Abstract
【課題】 ノイズに対する遮断周波数fuが高い素子を有する半導体集積回路を提供する。
【解決手段】 第1導電型半導体基板8に設けられ、互いに分離された複数の第2導電型ディープウェル層9と、第2導電型ディープウェル層9にそれぞれ1つずつ設けられた第1導電型バックゲートウェル層10と、第1導電型バックゲートウェル層10に、第1導電型バックゲートウェル層10をバックゲートとしてそれぞれに1つずつ設けられ、並列に接続された第2導電型MISトランジスタ素子3と、第1導電型バックゲートウェル層10に、第2導電型MISトランジスタ素子3を囲み、第2導電型ディープウェル層9に達する第2導電型分離ウェル層4とを備えることを特徴とする半導体集積回路。
【選択図】図1
【解決手段】 第1導電型半導体基板8に設けられ、互いに分離された複数の第2導電型ディープウェル層9と、第2導電型ディープウェル層9にそれぞれ1つずつ設けられた第1導電型バックゲートウェル層10と、第1導電型バックゲートウェル層10に、第1導電型バックゲートウェル層10をバックゲートとしてそれぞれに1つずつ設けられ、並列に接続された第2導電型MISトランジスタ素子3と、第1導電型バックゲートウェル層10に、第2導電型MISトランジスタ素子3を囲み、第2導電型ディープウェル層9に達する第2導電型分離ウェル層4とを備えることを特徴とする半導体集積回路。
【選択図】図1
Description
本発明は、ディジタル回路とアナログ回路とを同一基板上に形成半導体集積回路に関する。
ディジタル回路とアナログ回路とを同一基板上に形成したMIS集積回路において、ディジタル回路からアナログ回路へのノイズ成分の伝播を防止する方法のうち、ディジタル回路のpウェル層と、アナログ回路のpウェル層を物理的に分割する有用な方法が例えば、非特許文献1に記載されている。
K.W. Chew et al. "Impact of Deep N-well Implantation on Substrate Noise Coupling and RF Transistor Performance for System-on-a-Chip Integration"、ESSDERC 2002 D11.1
K.W. Chew et al. "Impact of Deep N-well Implantation on Substrate Noise Coupling and RF Transistor Performance for System-on-a-Chip Integration"、ESSDERC 2002 D11.1
図9は、非特許文献1に記載の方法による半導体集積回路21を示す。半導体集積回路21は、不図示のディジタル回路を有しており、アナログ回路の構成要素として代表的MIS素子であるN型MOSトランジスタ22を有している。このN型MOSトランジスタ22は、p型半導体基板23にディープnウェル層24を設け、このディープnウェル層24に設けたバックゲートp型ウェル層25にソースn+コンタクト層26、ドレインn+コンタクト層27、ゲート酸化膜28、およびゲートn+ポリシリコン層29を設けて構成され、さらにバックゲートp型ウェル層25にはバイアス電圧を加えるためにp+コンタクト層30を備えている。また、N型MOSトランジスタ22は、周りを取り囲む分離nウェル層31を備え、この分離nウェル層31とディープnウェル層24によって、バックゲートpウェル層25をp型半導体基板23から分離している。分離nウェル層31はディープnウェル層24にバイアス電圧を加えるためのコンタクト層32を有している。p型半導体基板23はコンタクト層33を有している。また、半導体集積回路21には、各要素の分離のための浅溝分離層(STI)34が設けられている。
図10は、ノイズ電流が流れる経路であるコンタクト層33とソースn+コンタクト層26またはドレインn+コンタクト層27との間の等価回路を示す。p型半導体基板23には抵抗成分R01が存在し、ここにディジタル回路等から発生するノイズ成分が伝播するものとする。p型半導体基板23とディープnウェル層24の間にはキャパシタ成分C01が存在しており、このキャパシタC01の大きさは、ディープnウェル層9とディープnウェル層24との界面の面積によって決まる。また、分離nウェル層31およびディープnウェル層24の合成抵抗成分R02が存在する。このため、ディープnウェル層9、ディープnウェル層24の間(図10の等価回路a−b間)には、1次のハイパスフィルタが形成され、このハイパスフィルタの遮断周波数fu0は、以下の(数1)で表すことができる。
p型半導体基板23に伝播するノイズは、ディープnウェル層24に伝わる際、このハイパスフィルタによって、(数1)で表される遮断周波数fu0以下の周波数成分が除去される。
同様に、ディープnウェル層24とバックゲートpウェル層25の間にもキャパシタ成分C02が存在し、キャパシタC02の大きさは、ディープnウェル層24とバックゲートpウェル層25との界面の面積によって決まる。また、バックゲートpウェル層24とディープnウェル層24の界面からソースn+コンタクト層26またはドレインn+コンタクト層27までの抵抗成分R03およびバックゲートpウェル層25とディープnウェル層24の界面からバイアスを与えるコンタクトp+コンタクト層30までの抵抗成分R04が存在する。このため、ディープnウェル層24からN型MOSトランジスタ22のバックゲートpウェル層25の間(図10の等価回路b−c間)には、1次のハイパスフィルタが形成される。従って、p型半導体基板23からみたN型MOSトランジスタ22のn+コンタクト26などの端子まで(図10の等価回路a−c間)には、2次のハイパスフィルタが形成され、その遮断周波数fu0は、(数2)で表すことができる。
このため、p型半導体基板23に伝播するノイズは、ディープnウェル層24を経由し、N型MOSトランジスタ22のn+コンタクト26などの端子へ伝わる際、数式2で表される遮断周波数fu0以下の周波数成分がこのハイパスフィルタによって除去される。
より高い周波数成分を除去するためには、数式2のキャパシタ成分C01,C02および抵抗成分R02,R04をより小さくすればよいが、これは、バックゲートpウェル層25およびディープnウェル層24の面積を小さくすることで容易に実現できる。一方、N型MOSトランジスタが大きなサイズを必要とする場合には、図11および図12に示すように、複数の面積が小さいN型MOSトランジスタ22を並列に幾つか並べ、隣接するトランジスタ22のソース26、ドレイン27およびゲート29を接続することで大きなゲート幅を持つトランジスタブロック35を実現している。
このように、複数のトランジスタ22を並列に接続してトランジスタブロック35を構成すれば、各トランジスタ22におけるキャパシタC02を構成するディープnウェル層24とバックゲートpウェル層25との界面からコンタクト層30までの距離が短くなるので、抵抗成分R04を小さく抑えることは可能であるが、複数のトランジスタ22が共有するディープnウェル層24およびバックゲートpウェル層25の面積は大きくなるので、R01,R02,C01およびC02が大きくなり、結果的にノイズに対するハイパスフィルタの遮断周波数が低くなる問題があった。
そこで、本発明は、ノイズに対する遮断周波数が高い素子を有する半導体集積回路を提供することを課題とする。
本発明による半導体集積回路は、第1導電型半導体基板に設けられ、互いに分離された複数の第2導電型ディープウェル層と、前記第2導電型ディープウェル層にそれぞれ1つずつ設けられた第1導電型バックゲートウェル層と、前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとしてそれぞれに1つずつ設けられ、並列に接続された第2導電型MISトランジスタ素子と、前記第1導電型バックゲートウェル層に、前記第2導電型MISトランジスタ素子を囲み、前記第2導電型ディープウェル層に達する第2導電型分離ウェル層とを備えるものとする。
この構成によると、第2導電型MOSトランジスタが大きなサイズを必要とする場合に、ユニット毎にトランジスタ下層の第2導電型ディープウェル層が区切られるために、前記第2導電型ディープウェル層の単位面積の増大を防ぎ、(数2)のR01,R02,C01およびC02を小さくできる。このため、第1導電型半導体基板から前記第2導電型MOSトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
本発明による半導体集積回路は、第1導電型半導体基板に設けられた第2導電型ディープウェル層と、前記第2導電型ディープウェル層に設けられた第1導電型バックゲートウェル層と、前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第2導電型MISトランジスタ素子と、前記第1導電型バックゲートウェル層に、前記第2導電型ディープウェル層に達し、前記複数の第2導電型MISトランジスタ素子すべてを囲むとともに、前記複数の第2導電型MISトランジスタ素子ごとに前記第1導電型バックゲートウェル層を区切る第2導電型分離ウェル層とを備えるものとする。
この構成によると、前記第2導電型ディープウェル層を複数の前記第2導電型MISトランジスタが共有するため、集積度を高くできる。また、前記第1導電型バックゲート層を分割したので、第1導電型ディープウェル層との界面積が小さくなるため、(数2)のC02を小さくでき、バイアス電源からキャパシタを構成する前記第2導電型ディープウェル層の実効部までの距離が短くなるため、抵抗成分R02を小さくできる。このため、第1導電型半導体基板から前記第2導電型MOSトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
第1導電型半導体基板に設けられた第2導電型ディープウェル層と、前記第2導電型ディープウェル層に設けられた第1導電型バックゲートウェル層と、前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第2導電型MISトランジスタ素子と、前記第1導電型バックゲートウェル層に、前記第2導電型ディープウェル層に達し、前記複数の第2導電型MISトランジスタ素子すべてを囲むとともに、前記複数の第2導電型MISトランジスタ素子ごとに前記第1導電型バックゲートウェル層を区切る第2導電型分離ウェル層とを備え、前記第2導電型ディープウェル層は、前記第2導電型分離ウェル層の直下で分離されているものとする。
この構成によると、前記第2導電型ディープウェル層を複数の前記第2導電型MISトランジスタが共有するため、集積度を高くできる。また、前記第1導電型バックゲート層を分割したので、第1導電型ディープウェル層との界面積が小さくなるため、(数2)のC02を小さくでき、バイアス電源からキャパシタを構成する前記第2導電型ディープウェル層の実効部までの距離が短くなるため、抵抗成分R02を小さくできる。さらに、前記第2導電型ディープウェル層を素子ごとに分離したので、前記第2導電型ディープウェル層と前記第1導電型半導体基板との界面積が小さくなるため、C01を小さくできる、このため、第1導電型半導体基板から前記第2導電型MOSトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
本発明による半導体集積回路は、第1導電型半導体基板に設けた第2導電型ディープウェル層と、前記第2導電型ディープウェル層に設けられた第1導電型バックゲートウェル層と、前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第2導電型MISトランジスタ素子と、前記第1導電型バックゲートウェル層に、前記第2導電型MISトランジスタ素子グループを囲み、前記第2導電型ディープウェル層に達する第2導電型分離ウェル層と、前記第2導電型分離ウェル層の前記第2導電型分離ウェル層で囲まれた領域中に、前記第2導電型ディープウェル層に達する第2導電型バイアスウェル層とを備えるものとする。
この構成によると、前記第2導電型ディープウェル層を複数の前記第2導電型MISトランジスタが共有するため、集積度を高くできる。バイアス電源からキャパシタを構成する前記第2導電型ディープウェル層の界面までの距離を短くすることで抵抗成分(数2)のR02を小さくできる。このため、第1導電型半導体基板から前記第2導電型MOSトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
また、本発明による半導体集積回路において、前記第1導電型はp型であり、前記第2導電型はn型であってもよく、または、前記第1導電型はn型であり、前記第2導電型はp型であってもよい。
この構成によると、ノイズ成分に対する遮断周波数が高いN型MISトランジスタ、または、P型MISトランジスタが実現できる。
本発明によれば、MISトランジスタ等の素子ブロックが大きなサイズを必要とするときや、集積度が高い回路を必要とする場合においても、半導体基板から素子ブロックへのノイズの伝播を少なくすることができる。
(第1実施形態)
図1は、本発明の第1実施形態であり半導体集積回路1を示す平面図である。半導体集積回路1は、アナログ回路の構成要素としてN型MOSトランジスタブロック2を有するとともに、不図示のディジタル回路を有している。N型MOSトランジスタブロック2は、4つのN型MOSトランジスタ素子3を有し、各N型MOSトランジスタ素子3は、周囲を囲む分離p型ウェル層4で他のN型MOSトランジスタ素子3と分離されている。N型MOSトランジスタブロック2内のすべてのトランジスタ素子3のソース,ドレインおよびゲートの各電極は配線5,6および7で互いに接続されている。半導体集積回路1は、さらに複数のN型MOSトランジスタ素子3’からなるN型MOSトランジスタブロック2’とを有している。
図1は、本発明の第1実施形態であり半導体集積回路1を示す平面図である。半導体集積回路1は、アナログ回路の構成要素としてN型MOSトランジスタブロック2を有するとともに、不図示のディジタル回路を有している。N型MOSトランジスタブロック2は、4つのN型MOSトランジスタ素子3を有し、各N型MOSトランジスタ素子3は、周囲を囲む分離p型ウェル層4で他のN型MOSトランジスタ素子3と分離されている。N型MOSトランジスタブロック2内のすべてのトランジスタ素子3のソース,ドレインおよびゲートの各電極は配線5,6および7で互いに接続されている。半導体集積回路1は、さらに複数のN型MOSトランジスタ素子3’からなるN型MOSトランジスタブロック2’とを有している。
図2に半導体集積回路1の断面構造を示す。半導体集積回路1は、p型半導体基板8上にディープnウェル層9を有し、さらにディープnウェル層上9にバックゲートpウェル層10を有する。このバックゲートpウェル層10をバックゲートとしてソースn+コンタクト層11、ドレインn+コンタクト層12、ゲート絶縁膜13およびゲートn+コンタクト層14が設けられ、N型MOSトランジスタ素子3を構成している。また、バックゲートpウェル層10にはバイアスを与えるp+コンタクト層15が設けられている。さらに、各N型MOSトランジスタ素子3を取り囲みディープnウェル層9に達する分離nウェル層4が設けられている。この分離nウェル層4は、各N型MOSトランジスタ素子3ごとにバックゲートpウェル層10を切り離すと共に、各バックゲートpウェル層10をp型半導体基板8から分離している。分離nウェル層4はn+コンタクト層16を有しており、ディープnウェル層9に基準バイアス電圧を供給することができる。p型半導体基板8はp+コンコンタクト層17を有している。また、半導体集積回路1には、各要素の分離のための浅溝分離層(STI)が設けられている。
図3は、2つのN型MOSトランジスタ素子3が並列に接続された半導体集積回路1において、ノイズ電流の流れる経路である、p型半導体基板8のコンタクト層17とMOSトランジスタ素子3のソースn+コンタクト層11またはドレインn+コンタクト層12との間の等価回路を示す。抵抗成分R1は、p+コンタクト層17から見て、p型半導体基板8とディープnウェル層9との界面までの抵抗であり、キャパシタ成分C1は、p型半導体基板8とディープnウェル層9との界面に存在する寄生キャパシタ成分である。抵抗成分R2はディープnウェル層9から分離nウェル層4を経て、基準バイアスを供給するn+コンタクト層16に至るまでの抵抗である。キャパシタ成分C2およびC3は、2つのN型MOSトランジスタ3の各バックゲートpウェル層10とディープnウェル層9の界面に存在するキャパシタ成分であり、抵抗成分R3および抵抗成分R5は、各バックゲートpウェル層10とディープnウェル層9との界面からみた、ソースn+コンタクト層13またはドレインn+コンタクト層14までの抵抗であり、抵抗成分R4およびR6は、各バックゲートpウェル層10とディープnウェル層9との界面からみた、p+コンタクト層15までのバックゲートpウェル層10の抵抗である。
この等価回路により、a−c間、a−d間の遮断周波数は、それぞれ、(数3)、(数4)で表わすことができる。
ここで、2つのN型MOSトランジスタ素子3の構造は同じであることから、C2=C3,R3=R5,R4=R6であり、数式3と数式4は同じ式となる。
分離n型ウェル層4によって各N型MOSトランジスタ素子3を個別に囲む構造としたので、各N型MOSトランジスタ素子3のバックゲートpウェル層10の面積を小さくすることができる。これによりバックゲートpウェル層10とディープnウェル層9との界面の寄生容量C2を小さくでき、N型MOSトランジスタグループ2のp型半導体基板8に伝播するノイズに対する遮断周波数fuを高くすることができる。
(第2実施形態)
図4および図5は、本発明の第2実施形態である半導体集積回路1を示す。N型MOSトランジスタ3は第1実施形態と同様に並列に接続されている。第1実施形態では各N型MOSトランジスタ3を個別の分離nウェル層4で囲んでいるが、本実施形態では、各N型MOSトランジスタ3を囲む分離nウェル層4が一体となっている。これにより、同じN型MOSトランジスタブロック2内のN型MOSトランジスタ3同士間にスペースを開ける必要がなく、ディープnウェル層9の面積を小さくすることができる。これにより、N型MOSトランジスタブロック2内により多くのN型MOSトランジスタ3が配置される場合も、ディープnウェル層9とp型半導体基板8の界面の面積が大きくなることを防止できるので、(数3)の寄生容量C1を小さくでき、N型MOSトランジスタグループ2のp型半導体基板8に伝播するノイズに対する遮断周波数fuを高くすることができる。
図4および図5は、本発明の第2実施形態である半導体集積回路1を示す。N型MOSトランジスタ3は第1実施形態と同様に並列に接続されている。第1実施形態では各N型MOSトランジスタ3を個別の分離nウェル層4で囲んでいるが、本実施形態では、各N型MOSトランジスタ3を囲む分離nウェル層4が一体となっている。これにより、同じN型MOSトランジスタブロック2内のN型MOSトランジスタ3同士間にスペースを開ける必要がなく、ディープnウェル層9の面積を小さくすることができる。これにより、N型MOSトランジスタブロック2内により多くのN型MOSトランジスタ3が配置される場合も、ディープnウェル層9とp型半導体基板8の界面の面積が大きくなることを防止できるので、(数3)の寄生容量C1を小さくでき、N型MOSトランジスタグループ2のp型半導体基板8に伝播するノイズに対する遮断周波数fuを高くすることができる。
(第3実施形態)
図6は、本発明の第3実施形態である半導体集積回路1を示す。本実施形態の半導体装置1は第2実施形態と同様の素子の平面配置を有しているが、ディープnウェル層9が分離nウェル層4の直下で分割されている。これにより、これによりディープnウェル層9とp型半導体基板8との界面の面積を小さくできるので、(数3)の寄生容量C1を小さくでき、N型MOSトランジスタグループ2のp型半導体基板8に伝播するノイズに対する遮断周波数fuを高くすることができる。
図6は、本発明の第3実施形態である半導体集積回路1を示す。本実施形態の半導体装置1は第2実施形態と同様の素子の平面配置を有しているが、ディープnウェル層9が分離nウェル層4の直下で分割されている。これにより、これによりディープnウェル層9とp型半導体基板8との界面の面積を小さくできるので、(数3)の寄生容量C1を小さくでき、N型MOSトランジスタグループ2のp型半導体基板8に伝播するノイズに対する遮断周波数fuを高くすることができる。
図7および図8は、本発明の第4実施形態である半導体集積回路1を示す。本実施形態の半導体集積回路1のN型MOSトランジスタブロック2内のN型MOSトランジスタ3は、第1、第2および第3実施形態のように、各N型MOSトランジスタ3を囲む分離nウェル層を有しておらず、バックゲートpウェル層10は分割されていない。しかし、バックゲートpウェル層10内にはディープnウェル層9に達するバイアスnウェル層18を有しており、このバイアスnウェル層18にはn+コンタクト層16と同じ電位が与えれられる。各N型MOSトランジスタ3を囲む分離nウェル層を有していないために、N型MOSトランジスタブロック2内のN型MOSトランジスタ3はより密集して配置でき、半導体集積回路1の集積度を高くすることができる。本実施形態の半導体集積回路1における、N型MOSトランジスタ3の端子から見たp型半導体基板8に伝播するノイズに対する遮断周波数fuは、前述の場合と同様に(数3)で表わすことができる。ここで、N型MOSトランジスタブロック2内にバイアスnウェル層18があるために、ノイズ電流がディープnウェル層9を流れる経路が短く、等価回路の抵抗R2を従来技術による半導体集積回路21の等価回路の抵抗R02よりも小さくすることができ、N型MOSトランジスタグループ2のp型半導体基板8に伝播するノイズに対する遮断周波数fuを高くすることができる。
N型MOSトランジスタにおける例を示したが、本発明は、P型MOSトランジスタにn型半導体基板から伝播するノイズを除去するためにも有効である。また、MOSトランジスタだけでなくポリシリコン抵抗等の他の素子に基板から伝播するノイズ成分を除去するためにも有効である。
1 半導体集積回路
2 N型MOSトランジスタグループ
3 N型MOSトランジスタ素子
4 分離nウェル層
8 p型半導体基板
9 ディープnウェル層
10 バックゲートpウェル層
11 ソースn+コンタクト層
12 ドレインn+コンタクト層
13 ゲート絶縁層
14 ゲートn+コンタクト層
18 バイアスnウェル層
2 N型MOSトランジスタグループ
3 N型MOSトランジスタ素子
4 分離nウェル層
8 p型半導体基板
9 ディープnウェル層
10 バックゲートpウェル層
11 ソースn+コンタクト層
12 ドレインn+コンタクト層
13 ゲート絶縁層
14 ゲートn+コンタクト層
18 バイアスnウェル層
Claims (6)
- 第1導電型半導体基板に設けられ、互いに分離された複数の第2導電型ディープウェル層と、
前記第2導電型ディープウェル層にそれぞれ1つずつ設けられた第1導電型バックゲートウェル層と、
前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとしてそれぞれに1つずつ設けられ、並列に接続された第2導電型MISトランジスタ素子と、
前記第1導電型バックゲートウェル層に、前記第2導電型MISトランジスタ素子を囲み、前記第2導電型ディープウェル層に達する第2導電型分離ウェル層とを備えることを特徴とする半導体集積回路。 - 第1導電型半導体基板に設けられた第2導電型ディープウェル層と、
前記第2導電型ディープウェル層に設けられた第1導電型バックゲートウェル層と、
前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第2導電型MISトランジスタ素子と、
前記第1導電型バックゲートウェル層に、前記第2導電型ディープウェル層に達し、前記複数の第2導電型MISトランジスタ素子すべてを囲むとともに、前記複数の第2導電型MISトランジスタ素子ごとに前記第1導電型バックゲートウェル層を区切る第2導電型分離ウェル層とを備えることを特徴とする半導体集積回路。 - 第1導電型半導体基板に設けられた第2導電型ディープウェル層と、
前記第2導電型ディープウェル層に設けられた第1導電型バックゲートウェル層と、
前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第2導電型MISトランジスタ素子と、
前記第1導電型バックゲートウェル層に、前記第2導電型ディープウェル層に達し、前記複数の第2導電型MISトランジスタ素子すべてを囲むとともに、前記複数の第2導電型MISトランジスタ素子ごとに前記第1導電型バックゲートウェル層を区切る第2導電型分離ウェル層とを備え、
前記第2導電型ディープウェル層は、前記第2導電型分離ウェル層の直下で分離されていることを特徴とする半導体集積回路。 - 第1導電型半導体基板に設けた第2導電型ディープウェル層と、
前記第2導電型ディープウェル層に設けられた第1導電型バックゲートウェル層と、
前記第1導電型バックゲートウェル層に、該第1導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第2導電型MISトランジスタ素子と、
前記第1導電型バックゲートウェル層に、前記第2導電型MISトランジスタ素子グループを囲み、前記第2導電型ディープウェル層に達する第2導電型分離ウェル層と、
前記第2導電型分離ウェル層の前記第2導電型分離ウェル層で囲まれた領域中に、前記第2導電型ディープウェル層に達する第2導電型バイアスウェル層とを備えることを特徴とする半導体集積回路。 - 前記第1導電型はp型であり、前記第2導電型はn型であることを特徴とする請求項1から4のいずれかに記載の半導体集積回路。
- 前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする請求項1から4のいずれかに記載の半導体集積回路。
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JP2003344381A Pending JP2005109400A (ja) | 2003-10-02 | 2003-10-02 | 半導体集積回路 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2007115995A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
JP2014199946A (ja) * | 2006-05-31 | 2014-10-23 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドAdvanced Analogic Technologies Incorporated | 集積回路のための分離構造 |
-
2003
- 2003-10-02 JP JP2003344381A patent/JP2005109400A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007115998A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
JP2007115996A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
JP2007115997A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
JP2007115995A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
JP2014199946A (ja) * | 2006-05-31 | 2014-10-23 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドAdvanced Analogic Technologies Incorporated | 集積回路のための分離構造 |
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