JP2007115995A

JP2007115995A - 半導体装置

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Publication number: JP2007115995A
Application number: JP2005307651A
Authority: JP
Inventors: Takanao Akiba; 高尚秋場; Masahiro Hayashi; 正浩林; Kunio Watanabe; 邦雄渡辺; 知朗 ▲高▼相; Tomoaki Takaai; Han Kenmochi; 範剣持
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-10-21
Filing date: 2005-10-21
Publication date: 2007-05-10
Anticipated expiration: 2025-10-21
Also published as: JP4784737B2

Abstract

【課題】駆動電圧の異なる複数のトランジスタを混載された半導体装置であって、信頼性の向上および微細化が図られた半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、半導体層１０に設けられた素子領域２００と素子分離領域４００とを含み、素子領域２００は、素子領域２００に設けられた第１導電型の第１ウェル２０２と、第１ウェル２０２に設けられた第１トランジスタ２００Ｐと、を含み、素子分離領域４００は、素子領域２００を画定する第１分離絶縁層４２０と、第１分離絶縁層４２０と離間して設けられた第２分離絶縁層４２２と、少なくとも第１分離絶縁層４２０と第２分離絶縁層４２２との間の前記半導体層１０に設けられた第２導電型の第１不純物領域４１４と、を含み、第１ウェル２０２の深さは、第１不純物領域４１４の深さと比して浅い。
【選択図】図３

Description

本発明は、半導体装置に関する。

近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このような技術として、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、電子機器に搭載される半導体装置の全体を縮小化する方法がある（例えば特開２００３−２５８１２０号公報参照）。
特開２００３−２５８１２０号公報

本発明の目的は、駆動電圧の異なる複数のトランジスタが混載された半導体装置であって、信頼性の向上および微細化が図られた半導体装置を提供することにある。

（１）本発明にかかる半導体装置は、
半導体層に設けられた素子領域と素子分離領域とを含み、
前記素子領域は、
前記素子領域に設けられた第１導電型の第１ウェルと、
前記第１ウェルに設けられた第１トランジスタと、を含み、
前記素子分離領域は、
前記素子領域を画定する第１分離絶縁層と、
前記第１分離絶縁層と離間して設けられた第２分離絶縁層と、
少なくとも前記第１分離絶縁層と前記第２分離絶縁層との間の前記半導体層に設けられた第２導電型の第１不純物領域と、を含み、
前記第１ウェルの深さは、前記第１不純物領域の深さと比して浅い。

本発明にかかる半導体装置によれば、素子領域を囲む素子分離領域は、素子領域に設けられたウェルと比して深い位置に第１不純物領域を有する。これにより、隣接する他の素子領域との間を確実に電気的に離間することができる。その結果、隣接する素子領域同士でのリークを抑制することができ、信頼性の向上した半導体装置を提供することができる。

本発明にかかる半導体装置は、さらに、下記の態様をとることができる。

（２）本発明にかかる半導体装置において、
前記第１ウェルに内包された第２導電型の第２ウェルと、
前記第２ウェルに設けられた第２トランジスタと、を含むことができる。

（３）本発明にかかる半導体装置において、
前記素子分離領域の前記第１不純物領域に内包され、該第１不純物領域と比して不純物濃度が大きい第２不純物領域を、含むことができる。

（４）本発明にかかる半導体装置において、
前記素子分離領域の前記第２不純物領域に内包され、該第２不純物領域と比して不純物濃度が大きい高濃度不純物領域を、含むことができる。

以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。

１．半導体装置
図１ないし図４を参照しつつ本実施の形態にかかる半導体装置について説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図２は、図１のＩ−Ｉ線に沿った断面図である。図３は、図１のＩＩ−ＩＩ線に沿った断面図である。図４は、図１のＩＩＩ−ＩＩＩ線に沿った断面図である。

図１に示すように、本実施の形態の半導体装置は、素子領域である第１トランジスタ形成領域（以下、「高耐圧トランジスタ形成領域」という。）１００と、第２トランジスタ形成領域（以下、「中耐圧トランジスタ形成領域」という。）２００と、第３トランジスタ形成領域（以下、「低耐圧トランジスタ形成領域」という。）３００とが設けられている。高耐圧トランジスタ形成領域１００には、高電圧駆動用のｐ型の高耐圧トランジスタ１００Ｐおよびｎ型の高耐圧トランジスタ１００Ｎが形成されている。中耐圧トランジスタ形成領域２００には、中電圧動作用のｎ型の中耐圧トランジスタ２００Ｎおよびｐ型の中耐圧トランジスタ２００Ｐが形成されている。低耐圧トランジスタ形成領域３００には、低電圧動作用のｎ型の低耐圧トランジスタ３００Ｎおよびｐ型の低耐圧トランジスタ３００Ｐが形成されている。

すなわち、本実施の形態にかかる半導体装置では、同一基板（同一チップ）に、ｎ型の高耐圧トランジスタ１００Ｎおよびｐ型の高耐圧トランジスタ１００Ｐと、ｎ型の中耐圧トランジスタ２００Ｎおよびｐ型の中耐圧トランジスタ２００Ｐと、Ｎ型の低耐圧トランジスタ３００Ｎおよびｐ型の低耐圧トランジスタ３００Ｐと、が混載されている。なお、図１には６つのトランジスタしか記載されていないが、これは便宜的なものであって、各トランジスタの個数は特に限定されない。

本実施の形態にかかる半導体装置では、高耐圧トランジスタ形成領域１００、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００は、それぞれ素子分離領域４００（図１における灰色部分）に囲まれている。素子分離領域４００は、一つの素子領域を囲む四辺形の形状を有している。そして、隣接する素子領域同士では、素子分離領域４００の一辺を共通にしている。具体的には、高耐圧トランジスタ形成領域１００と中耐圧トランジスタ形成領域２００とでは、その相互間にある素子分離領域４００は、いずれの素子領域の素子分離領域を兼ねているのである。これは、中耐圧トランジスタ形成領域２００と低耐圧トランジスタ形成領域３００との相互間においても同様である。なお、図１には、素子分離領域４００の半導体層１０の最表面に設けられている不純物領域（後述する）のみを示すものとする。

また、高耐圧トランジスタ形成領域１００では、ｐ型の高耐圧トランジスタ１００Ｐが四辺形の素子分離領域４００によって囲まれ、一方、ｎ型の高耐圧トランジスタ１００Ｎも素子分離領域４００により囲まれている。ｎ型の高耐圧トランジスタ１００Ｎを囲む素子分離領域４００は、ガードリングをも兼ねていることとなる。つまり、高耐圧トランジスタ形成領域１００では、素子分離領域４００が高耐圧トランジスタ形成領域１００の全体を囲むと同時に、ｐ型の高耐圧トランジスタ１００Ｐおよびｎ型の高耐圧トランジスタ１００Ｎのそれぞれも素子分離領域４００に囲まれていることとなる。中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００は、高耐圧トランジスタ形成領域１００と同様に、それぞれ四辺形の素子分離領域４００に囲まれている。

次に、高耐圧トランジスタ形成領域１００、中耐圧トランジスタ形成領域２００、低耐圧トランジスタ形成領域３００および素子分離領域４００の断面構造について説明する。

１．１．高耐圧トランジスタ形成領域
図１および図２を参照しつつ、高耐圧トランジスタ形成領域１００について説明する。図２は、図１のＩ−Ｉ線に沿った断面図である。

図２に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０としては、たとえば、ｐ型のシリコン基板などを用いることができる。高耐圧トランジスタ形成領域１００では、半導体層１０に設けられた分離絶縁層２０により、第１トランジスタ領域１０ＨＶｎと、第２トランジスタ領域１０ＨＶｐとが画定されている。第１トランジスタ領域１０ＨＶｎには、ｎ型の高耐圧トランジスタ１００Ｎが形成されている。第２トランジスタ領域１０ＨＶｐには、ｐ型の高耐圧トランジスタ１００Ｐが形成されている。高耐圧トランジスタ１００Ｎの周囲には、第１トランジスタ領域１０ＨＶｎを囲むようにガードリング領域１０ＨＧｎが形成されている。同様に、高耐圧トランジスタ１００Ｐの周囲には、第２トランジスタ領域１０ＨＶｐを囲むように、ガードリング領域１０ＨＧｐが設けられている。ｎ型の高耐圧トランジスタ１００Ｎの周囲に設けられるガードリング領域１０ＨＧｎは、素子分離領域４００の役割も果たしている。つまり、高耐圧トランジスタ形成領域１００は、素子分離領域４００により囲まれていることとなる。

高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層１３０ａと、第２ゲート絶縁層１３０ｂと、ゲート電極１３２と、サイドウォール絶縁層１３４と、ｐ型の高濃度不純物層であるソース領域１３６およびドレイン領域１３６（以下、ソース領域およびドレイン領域を「ソース領域／ドレイン領域」という。）と、オフセット絶縁層２２と、ｐ型の低濃度不純物層１３８と、ｎ型ウェル１４４と、を含む。

第１ゲート絶縁層１３０ａは、半導体層１０の上であって、ｎ型ウェル１４４内のチャネル領域の上に設けられている。第２ゲート絶縁層１３０ｂは、オフセット絶縁層２２の上に形成されている。第１ゲート絶縁層１３０は、第２ゲート絶縁層１３０ｂに挟まれて形成されている。第２ゲート絶縁層１３０ｂの膜厚は、第１ゲート絶縁層１３０ａの膜厚よりも小さい。第１ゲート絶縁層１３０ａおよび第２ゲート絶縁層１３０ｂの上には、ゲート電極１３２およびサイドウォール絶縁層１３４が形成されている。サイドウォール絶縁層１３４は、ゲート電極１３２の側方に形成されている。

ソース領域／ドレイン領域１３６は、ｐ型低濃度不純物層１３８内の上部に形成されている。ソース領域／ドレイン領域１３６では、ｐ型低濃度不純物層１３８に比べ、不純物濃度を濃くすることができる。オフセット絶縁層２２は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層２２は、ソース領域１３６と第１ゲート絶縁層１３０ａ下のチャネル領域との間、および、ドレイン領域１３６と第１ゲート絶縁層１３０ａ下のチャネル領域との間に形成されている。オフセット絶縁層２２は、ｐ型低濃度不純物層１３８に内包されている。

ｐ型低濃度不純物層１３８は、ｎ型ウェル１４４内の上部に形成されている。低濃度不純物層１３８は、ソース領域／ドレイン領域１３６の全てと重なっており、ソース領域／ドレイン領域１３６よりも深く形成されている。即ち、ｐ型低濃度不純物層１３８は、ソース領域／ドレイン領域１３６を内包している。ｎ型ウェル１４４は、半導体層１０内の上部に形成されている。

さらに、高耐圧トランジスタ１００Ｐは、ｎ型のガードリング１４０により囲まれている。ガードリング１４０は、高耐圧トランジスタ１００Ｐとは分離絶縁層２０により離間された半導体層１０に設けられている。そして、ガードリング１４０は、ｎ型低濃度不純物領域１４２に内包されている。ｎ型低濃度不純物領域１４２は、ｎ型ウェル１４４に内包されている。つまり、ｎ型ウェル１４４は、ｐ型低濃度不純物層１３８、ソース領域／ドレイン領域１３６およびｎ型低濃度不純物領域１４２を内包している。なお、図１では、ガードリング領域１０ＨＧｐのうち、半導体層１０の最表面に設けられているガードリング１４０のみを示している。

ｎ型の高耐圧トランジスタ１００Ｎは、図１に示すように、第１ゲート絶縁層１１０ａと、第２ゲート絶縁層１１０ｂと、ゲート電極１１２と、サイドウォール絶縁層１１４と、ｎ型の高濃度不純物層であるソース領域／ドレイン領域１３６と、オフセット絶縁層２４と、ｎ型低濃度不純物層１１８と、ｎ型ウェル１２４と、を含む。それぞれの部材の構成については、不純物の導電型が異なる以外は、上述の高耐圧トランジスタ１００Ｐと同様であるため、その詳細な説明を省略する。また、高耐圧トランジスタ１００Ｎは、高耐圧トランジスタ１００Ｐと同様に、ｐ型のガ−ドリング１２０により囲まれている。なお、図２では、ガードリング１２０に、後述の素子分離領域４００の４１０と別の符号を付して説明しているが、図１に示すように、がードリング１２０と高濃度不純物領域４１０とは、連続した一つの不純物領域である。

１．２．中耐圧トランジスタ形成領域
次に、図１および図３を参照しつつ、中耐圧トランジスタ形成領域２００について説明する。図３は、図１のＩＩ−ＩＩ線に沿った断面図である。

図１および図３に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０に設けられた分離絶縁層４２２により、まず、中耐圧トランジスタ形成領域２００が画定されている。中耐圧トランジスタ形成領域２００においては、分離絶縁層２０により、第１トランジスタ領域１０ＭＶｎと、第２トランジスタ領域１０ＭＶｐと、第１トランジスタ領域１０ＭＶｎおよび第２トランジスタ領域１０ＭＶｐを囲むガードリング領域１０ＭＧと、が設けられている。第１トランジスタ領域１０ＭＶｎには、ｎ型の中耐圧トランジスタ２００Ｎが形成されている。第２トランジスタ領域１０ＭＶｐには、ｐ型の中耐圧トランジスタ２００Ｐが形成されている。さらに、ガードリング領域１０ＭＧには、中耐圧トランジスタ２００Ｐと中耐圧トランジスタ２００Ｎとを囲むように、ｎ型不純物層であるガードリング２０４が形成されている。そして、中耐圧トランジスタ形成領域２００を囲むように、素子分離領域４００が形成されている。すなわち、中耐圧トランジスタ形成領域２００では、中耐圧トランジスタ２００Ｐ、２００Ｎが、ガードリング領域１０ＭＧと素子分離領域４００とに囲まれていることになる。

図３に示すように、中耐圧トランジスタ２００Ｐは、ゲート絶縁層２１０と、ゲート電極２１２と、サイドウォール絶縁層２１４と、ｐ型低濃度不純物層２１８と、ｐ型高濃度不純物層であるソース領域／ドレイン領域２１６と、ｎ型ウェル２２２と、を含む。

ゲート絶縁層２１０は、ｎ型ウェル２２２内のチャネル領域の上に設けられている。ゲート電極２１２は、ゲート絶縁層２１０の上に形成されている。サイドウォール絶縁層２１４は、ゲート電極２１２の側方に形成されている。ソース領域／ドレイン領域２１６は、ｎ型ウェル２２２内であって、ゲート電極２１４を長さ方向にみたときのゲート電極２１４の側方に位置する半導体層１０に形成されている。ｐ型低濃度不純物層２１８は、ソース領域／ドレイン領域２１６よりも浅く形成されている。ｐ型低濃度不純物層２１８は、サイドウォール絶縁層２１４の下方に形成されている。ｐ型低濃度不純物層２１８では、ソース領域／ドレイン領域２１６に比べ、不純物濃度を薄くすることができる。ｎ型ウェル２２２は、半導体層１０内の上部に形成されている。ｎ型ウェル２２２は、ｐ型低濃度不純物層２１８、ソース領域／ドレイン領域２１６を内包している。

また、ｎ型ウェル２２２には、中耐圧トランジスタ２００Ｐとは、分離絶縁層２０により分離された位置に、ウェル２２２の電位をとるためのコンタクト領域２２０が設けられている。コンタクト領域は、ｎ型の不純物領域からなる。

中耐圧トランジスタ２００Ｎは、ゲート絶縁層２３０と、ゲート電極２３２と、サイドウォール絶縁層２３４と、ｎ型低濃度不純物層２３８と、ｎ型の高濃度不純物層であるソース領域／ドレイン領域２３６と、ｐ型ウェル２４２と、を含む。さらに、ｐ型ウェル２４２内には、中耐圧トランジスタ２００Ｎとは、分離絶縁層２０により分離された位置に、ｐ型ウェル２４２の電位をとるためのコンタクト領域２４０が設けられている。なお、それぞれの部材の位置関係については、上述の中耐圧トランジスタ１００Ｐと同様であるため、その詳細な説明を省略する。

中耐圧トランジスタ２００Ｐ、２００Ｎを囲むように、ガードリング領域１０ＭＧが設けられている。ガードリング領域１０ＭＧは、素子分離絶縁層２０と、分離絶縁層４２２とによって画定されている。そして、図３に示すように、素子分離絶縁層２０と、分離絶縁層４２２との間に位置する半導体層１０にｎ型の高濃度不純物層であるガードリング２０４が設けられている。なお、分離絶縁層４２２は、後述する素子分離領域４００をも画定している。さらに、ガードリング２０４は、ｎ型不純物領域２０６に内包され、ｎ型不純物領域２０６は、ｎ型ウェル２０２に内包されている。ｎ型ウェル２０２は、ｎ型ウェル２２２およびｐ型ウェル２４２を内包している。また、本実施の形態では、ｎ型ウェル２０２とｎ型ウェル２２２とに、異なる符号を付して説明したが、双方は、不純物濃度が異なるのみで、図示したように明確な境界があるわけではない。

１．３．低耐圧トランジスタ形成領域
次に、図１および図４を参照しつつ、低耐圧トランジスタ形成領域３００について説明する。図４は、図１のＩＩＩ−ＩＩＩ線に沿った断面図である。

図１および図４に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０に設けられた分離絶縁層４２４により、まず、低耐圧トランジスタ形成領域３００が画定されている。低耐圧トランジスタ形成領域３００では、分離絶縁層２０により第１トランジスタ領域１０ＬＶｎと、第２トランジスタ領域１０ＬＶｐと、第１トランジスタ領域１０ＬＶｎおよび第２トランジスタ領域１０ＬＶｐを囲むガードリング領域１０ＬＧと、が設けられている。第１トランジスタ領域１０ＬＶｎには、ｎ型の低耐圧トランジスタ３００Ｎが形成されている。第２トランジスタ領域１０ＬＶｐには、ｐ型の低耐圧トランジスタ３００Ｐが形成されている。ガードリング領域１０ＬＧには、ｎ型不純物層であるガードリング３０４が形成されている。そして、低耐圧トランジスタ形成領域３００を囲むように、素子分離領域４００が形成されている。すなわち、低耐圧トランジスタ形成領域３００では、低耐圧トランジスタ３００Ｐ、３００Ｎが、ガードリング領域１０ＬＧと素子分離領域４００とに囲まれていることになる。

図４に示すように、低耐圧トランジスタ３００Ｐは、ゲート絶縁層３１０と、ゲート電極３１２と、サイドウォール絶縁層３１４と、ｐ型低濃度不純物層３１８と、ｐ型の高濃度不純物層であるソース領域／ドレイン領域３１６と、ｎ型ウェル３２２と、を含む。

ゲート絶縁層３１０は、ｎ型ウェル３２２内のチャネル領域の上に設けられている。ゲート電極３１２は、ゲート絶縁層３１０の上に形成されている。サイドウォール絶縁層３１４は、ゲート電極３１２の側方に形成されている。ソース領域／ドレイン領域３１６は、ｎ型ウェル３２２内であって、ゲート電極３１４を長さ方向にみたときのゲート電極３１４の側方に位置する半導体層１０に形成されている。ｐ型低濃度不純物層３１８は、ソース領域／ドレイン領域３１６よりも浅く形成されている。ｐ型低濃度不純物層３１８は、サイドウォール絶縁層３１４の下方に形成されている。ｐ型低濃度不純物層３１８では、ｐ型のソース領域／ドレイン領域３１６に比べ、不純物濃度を薄くすることができる。ｎ型ウェル３２２は、半導体層１０内の上部に形成されている。ｎ型ウェル３２２は、ｐ型低濃度不純物層３１８、ソース領域／ドレイン領域３１６を内包している。

また、ｎ型ウェル３２２には、低耐圧トランジスタ３００Ｐとは、分離絶縁層２０により分離された位置に、ｎ型ウェル３２２の電位をとるためのコンタクト領域２２０が設けられている。コンタクト領域は、ｎ型の不純物領域からなる。

低耐圧トランジスタ３００Ｎは、ゲート絶縁層３３０、ゲート電極３３２と、サイドウォール絶縁層３３４と、ｎ型低濃度不純物層３３８と、ｎ型の高濃度不純物層であるソース領域／ドレイン領域３３６と、ｐ型ウェル３４２と、を含む。さらに、ｐ型ウェル３４２内には、低耐圧トランジスタ３００Ｎとは、分離絶縁層２０により分離された位置に、ｐ型ウェル３４２の電位をとるためのコンタクト領域２４０が設けられている。なお、それぞれの部材の位置関係については、上述の低耐圧トランジスタ３００Ｐと同様であるため、その詳細な説明を省略する。

低耐圧トランジスタ３００Ｐ、３００Ｎを囲むように、ガードリング領域１０ＬＧが設けられている。ガードリング領域１０ＬＧは、素子分離絶縁層２０と、分離絶縁層４２４とによって画定されている。そして、図４に示すように、素子分離絶縁層２０と、分離絶縁層４２４との間に位置する半導体層１０にｎ型の高濃度不純物層であるガードリング３０４が設けられている。なお、分離絶縁層４２４は、後述する素子分離領域４００をも画定している。さらに、ガードリング３０４は、ｎ型不純物領域３０６に内包され、ｎ型不純物領域３０６は、ｎ型ウェル３０２に内包されている。ｎ型ウェル３０２は、ｎ型ウェル３２２およびｐ型ウェル３４２を内包している。また、本実施の形態では、ｎ型ウェル３０２とｎ型ウェル３２２とに、異なる符号付して説明したが、双方は、不純物濃度が異なるのみで、図示したように明確な境界があるわけではない。

１．４．素子分離領域
次に、素子分離領域４００の構造について、図１ないし図４を参照しつつ説明する。

上述したように、素子分離領域４００は、高耐圧トランジスタ形成領域１００、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００を囲んでいる。そして、隣り合う素子領域同士では、素子分離領域４００の一辺を共通にしている。

この素子分離領域４００について、図３を参照しつつ説明する。素子分離領域４００は、中耐圧トランジスタ形成領域２００を囲む分離絶縁層４２２（「第１分離絶縁層」に相当する。）と、分離絶縁層４２２の端から所定の距離を有して設けられた分離絶縁層（「第２分離絶縁層」に相当する。）と、を含む。図３に示すように、高耐圧トランジスタ形成領域１００との境界では、高耐圧トランジスタ形成領域１００を囲む分離絶縁層４２０の一部が第２分離絶縁層の役割を果たし、低耐圧トランジスタ形成領域３００の境界では、低耐圧トランジスタ形成領域３００を囲む分離絶縁層４２４の一部が第２分離絶縁層の役割を果たす。つまり、第１分離絶縁層および第２分離絶縁層は、素子分離領域４００の一辺を共有する素子領域同士を画定している分離絶縁層がその役割を果たすこととなる。

そして、分離絶縁層４２２と、分離絶縁層４２４との間の半導体層１０に設けられた、ｐ型の高濃度不純物領域４１０と、高濃度不純物領域４１０を内包するｐ型の中濃度不純物領域４１２と、中濃度不純物領域４１２を内包するｐ型の低濃度不純物領域４１４と、を含む。つまり、素子分離領域４００には、不純物濃度が半導体層１０の表面に近づくにつれて濃くなるよう３重の不純物領域が設けられている。

ついで、図２を参照しつつ、高耐圧トランジスタ形成領域１００を囲む素子分離領域４００について説明する。高耐圧トランジスタ形成領域１００では、上述したように、高耐圧トランジスタ１００Ｐおよび高耐圧トランジスタ１００Ｎのそれぞれが素子分離領域４００に囲まれている。このとき、高耐圧トランジスタ１００Ｎを囲むｐ型のガードリング１２０が、素子分離領域４００の役割を果たすこととなる。つまり、分離絶縁層２０は、図４を参照して説明した素子分離領域４００の第１分離絶縁層４２２に相当し、ガードリング１２０は高濃度不純物領域４１０に相当し、ｐ型の低濃度不純物領域１２２は、中濃度不純物領域４１２に相当し、ｐ型ウェル１２４は、低濃度不純物領域４１４に相当することとなる。

素子分離領域４００に設けられる不純物領域のうち底面がもっとも深い位置にある低濃度不純物領域４１４の底面は、中耐圧トランジスタ形成領域２００に設けられているウェル３０２の底面と比して深い位置に設けられている。

本実施の形態にかかる半導体装置は、以下の利点を有する。

第１に、本実施の形態にかかる半導体装置では、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００のそれぞれの素子領域を囲む素子分離領域４００が設けられている。素子分離領域４００は、各素子領域に設けられたｎ型ウェル２０２、３０２と比して深い位置に低濃度不純物領域４１４を有している。これにより、隣接する中耐圧トランジスタ形成領域２００と低耐圧トランジスタ形成領域３００同士の間を確実に電気的に離間することができる。その結果、隣接する素子領域同士でのリークを抑制することができ、信頼性の向上した半導体装置を提供することができる。

第２に、本実施の形態にかかる半導体装置によれば、素子分離領域４００は、素子領域を画定する第１分離絶縁層と、この第１分離絶縁層と離間された第２分離絶縁層と、３重の不純物領域で形成されている。通常、素子分離領域としては半導体層中に設けられた酸化膜の幅により、隣接する素子領域との距離を確保することがある。しかし、トランジスタに印加される電圧が上昇するにつれて、酸化膜の幅も大きくなってしまい、半導体装置の微細化をはかれないことがある。しかし、本実施の形態にかかる半導体装置によれば、素子分離領域４００に、低濃度不純物領域４１４、中濃度不純物領域４１２および高濃度不純物領域４１０が３重に設けられていることで、耐圧を維持を図りつつ、その幅が小さい素子分離領域４００を形成することができる。その結果、微細化が図られた半導体装置を提供することができる。

第３に、本実施の形態にかかる半導体装置によれば、トランジスタが形成される領域の周囲に少なくとも低濃度不純物領域４１４を含む素子分離領域４００により囲まれている。これにより、素子分離領域４００の幅を小さくした場合であっても隣接する素子領域間でのリークを抑制することができる。その結果、信頼性の向上および微細化が図られた半導体装置を提供することができる。

第４に、本実施の形態にかかる半導体装置によれば、各素子領域が、四辺形の素子分離領域４００に囲まれている。このように、一つの素子領域の末端構造をいずれの素子領域においても共通にし、また四辺形の形状とすることにより、駆動電圧の異なるトランジスタを混載する場合であっても、配置の制限を軽減することができ、半導体回路の設計を行いやすくすることができる。また、隣接する２つの素子領域を囲む素子分離領域４００同士の一部が重なっている。そのため、複数のトランジスタが混載された半導体装置であっても、微細化が図られた半導体装置を提供することができる。さらに、それぞれの素子形成領域を囲む素子分離領域４００には、それぞれ、少なくとも低濃度不純物領域４１４が設けられている。これにより、分離領域４００の幅を小さくした場合であっても、隣接する素子領域間でのリークを抑制することができる。その結果、信頼性の向上および微細化が図られた半導体装置を提供することができる。

２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について図５ないし図１９を参照しつつ説明する。図５ないし１９は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。なお、図５ないし図１９では、中耐圧トランジスタ形成領域２００の中耐圧トランジスタ２００Ｐおよび低耐圧トランジスタ形成領域３００の低耐圧トランジスタ３００Ｎを省略した図面で説明する。

（１）図５に示すように、まず、半導体層１０を準備する。なお、以下の説明では、半導体層１０として、ｐ型のシリコン基板を用いた場合を例として説明する。ついで、半導体層１０の上に、酸化シリコン膜１２ａおよび窒化シリコン膜１２ｂを形成する。酸化シリコン膜１２ａおよび窒化シリコン膜１２ｂは、公知の形成方法、たとえば、ＣＶＤ法などにより形成することができる。

ついで、図５に示すように、高耐圧トランジスタ形成領域１００においてｐ型ウェル１２４およびｎ型ウェル１４４と、素子分離領域４００においてｐ型低濃度不純物領域４１４とを形成する。この工程では、まず、ｐ型ウェル１２４および低濃度不純物領域４１４の形成領域の上方に開口を有するマスク層（図示せず）を形成し、半導体層１０にｐ型の不純物を導入する。その後、マスク層を公知の除去方法により除去することで形成される。

ついで、ｎ型ウェル１４４が形成される領域の上方に開口を有するマスク層（図示せず）を形成し、半導体層１０にｎ型の不純物を導入する。その後、導入された不純物を拡散するための熱処理を施す。この熱処理により、導入された不純物が拡散され、高耐圧トランジスタ形成領域１００においては、ｐ型ウェル１２４およびｎ型ウェル１４４と、素子分離領域４００において、低濃度不純物領域４１４が形成される。なお、ｐ型の不純物の導入とｎ型の不純物の導入順序は、上記と逆であってもよい。また、ｐ型ウェル１２４と低濃度不純物領域４１４とは、異なる符号で図示しているが、連続した一つのウェルである。

（２）次に、半導体層１０に高耐圧トランジスタ形成領域１００、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００を画定する分離絶縁層４２０、４２２、４２４と、各トランジスタ形成領域において、第１トランジスタ領域１０ＨＶｎ、１０ＭＶｎ、１０ＬＶｎと第２トランジスタ領域１０ＨＶｐ、１０ＭＶｐ、１０ＬＶｐを画定する分離絶縁層２０と、高耐圧トランジスタ形成１００において、オフセット絶縁層２２を形成する。

本実施の形態にかかる半導体装置では、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法により、分離絶縁層２０、４２０、４２２、４２４およびオフセット絶縁層２２を形成する場合について説明する。まず、窒化シリコン膜１２ｂの上に、所定のパターンを有するマスク層（図示せず）を形成する。ついで、マスク層を用いて窒化シリコン膜１２ｂ、酸化シリコン膜１２ａおよび半導体層１０をエッチングする。これにより、図６に示すように、半導体層１０にトレンチ１８が形成される。その後、マスク層を、材質に応じた除去方法により除去する。

（３）次に、図７に示すように、トレンチ１８に絶縁層を埋め込む。以下に、トレンチ１８に絶縁層を埋め込む方法の一例を説明する。まず、図６に参照されるトレンチ１８を埋め込むように、半導体層１０の上方の全面に絶縁層（図示せず）を形成する。その後、絶縁層を窒化シリコン膜１２ｂ（図６参照）が露出するまで、たとえば、ＣＭＰ法により除去する。その後、窒化シリコン膜１２ａを、たとえば、熱リン酸を用いたウェットエッチングにより選択的に除去する。その後、半導体層１０の上面方向に、窒化シリコン膜１２ｂの膜厚分突出した絶縁層を除去し、半導体層１０の面内の高さをほぼ均一とする。この工程で、酸化シリコン膜１２ａをも除去されることとなる。

（４）次に、図８に示すように、高耐圧トランジスタ形成領域１００では、第２トランジスタ領域１０ＨＶｐにソース領域／ドレイン領域を内包するｐ型低濃度不純物領域１３８を、ガードリング領域１０ＨＧｐにガードリングを内包するｎ型低濃度不純物領域１４２を、第１トランジスタ領域１０ＨＶｎにｎ型低濃度不純物領域１１８を、ガードリング領域１０ＨＶＧｎにガードリングを内包するｐ型低濃度不純物領域１２２を、素子分離領域４００に低濃度不純物領域４１４に内包される中濃度不純物領域４１２を形成する。この工程では、まず、半導体層１０の上に、酸化シリコン膜１４を形成する。ついで、ｐ型低濃度不純物領域１３８、ｐ型低濃度不純物領域１２２および中濃度不純物領域４１２が形成される領域の上方にマスク層（図示せず）を形成した後、半導体層１０にｐ型の不純物の導入を行う。その後、マスク層を除去し、新たに、ｎ型低濃度不純物領域１１８およびｎ型低濃度不純物領域１４２が形成される領域の上方に開口を有するマスク層（図示せず）を形成する。ついで、半導体層１０にｎ型の不純物の導入を行う。その後、マスク層を除去し、必要に応じて拡散のための熱処理を施す。なお、上記の説明では、ｎ型の不純物を導入した後にｐ型の不純物の導入を行った場合を例としたが、不純物の導入の順序は、これに限定されない。

（５）次に、高耐圧トランジスタ１００Ｎの第１ゲート絶縁層１１０ａおよび高耐圧トランジスタ１００Ｐの第１ゲート絶縁層１３０ａ（図２参照）の形成を行う。この工程では、まず、図９に示すように、半導体層１０の上に、酸化シリコン膜１６ａを形成し、その後、酸化シリコン膜１６ａの上に第１ゲート絶縁層１１０ａ、１３０ａが形成される領域に開口を有する窒化シリコン膜１６ｂを形成する。窒化シリコン膜１６ｂは、半導体層１０の上方の全面に窒化シリコン膜（図示せず）を形成した後、公知の一般的なパターニング技術により形成される。

（６）次に、熱酸化処理を施すことにより、窒化シリコン膜１６ｂ（図９参照）に覆われていない領域では、図１０に示すように、第１ゲート絶縁層１１０ａ、１３０ａが形成される。ついで、窒化シリコン膜１６ｂを、たとえば、熱リン酸を用いたウェットエッチングにより選択的に除去する。

（７）次に、図１１に示すように、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００において、ｎ型ウェル２０２およびｎ型ウェル３０２を形成する。この工程では、まず、高耐圧トランジスタ形成領域１００および素子分離領域４００を覆うマスク層Ｍ１を形成する。その後、マスク層Ｍ１を用いて半導体層１０にｎ型の不純物を導入する。このとき、ｎ型ウェル２０２およびｎ型ウェル３０２の底面は、素子分離領域４００の低濃度不純物領域４１４の底面と比して浅い位置となるように、たとえば、注入エネルギーを適宜調整して行う。また、このｎ型ウェル２０２およびｎ型ウェル３０２の形成では、熱拡散を行わないことが好ましい。これによれば、底面の位置を調整を容易に行うことができる。さらに、同様の理由により、ｎ型ウェル２０２およびｎ型ウェル３０２の形成工程は、長時間で高温の熱処理工程を全て終えた後に行うことが好ましい。

（８）次に、図１２に示すように、中耐圧トランジスタ形成領域２００において、ｐ型ウェル２２２およびｎ型ウェル２４２（図３参照）およびガードリングを内包するｎ型低濃度不純物領域２０６の形成を行う。この工程では、ｎ型ウェル２４２およびｎ型低濃度不純物領域２０６が形成される領域の上方に開口を有するマスク層（図示せず）を形成した後、ｎ型不純物を半導体層１０に導入することで形成される。ついで、ｐ型ウェル２２２が形成される領域の上方に開口を有するマスク層（図示せず）を形成した後、ｐ型不純物を半導体層１０に導入することで形成される。なお、ｎ型不純物およびｐ型不純物の導入順序に制限がないのは言うまでもない。その後、マスク層および酸化シリコン膜１６ａを、公知の方法により除去する。

（９）次に、図１３に示すように、中耐圧トランジスタ２００Ｎ、２００Ｐのゲート絶縁層となる絶縁層１０００を形成する。また、この絶縁層１０００は、高耐圧トランジスタ１００Ｎ、１００Ｐの第２ゲ−ト絶縁層１１０ｂ、１３０ｂともなる。

ついで、図１３に示すように、低耐圧トランジスタ形成領域３００において、ｐ型ウェル３２２（図４参照）およびｎ型ウェル３４２（図４参照）および素子分離領域ガードリングを内包するｎ型低濃度不純物領域３０６の形成を行う。この工程は、上記工程（８）と同様に行うことができる。

（１０）次に、図１４に示すように、低耐圧トランジスタ形成領域３００に形成された、絶縁層１０００を除去する。絶縁層１０００の除去は、低耐圧トランジスタ形成領域３００以外を覆うマスク層Ｍ２を形成した後、たとえば、フッ酸によるウェットエッチングにより行うことができる。

（１１）次に、図１５に示すように、低耐圧トランジスタ形成領域３００において、低耐圧トランジスタ３００Ｐ、３００Ｎのためのゲート絶縁層となる絶縁層２０００を形成する。絶縁層２０００の形成は、たとえば、熱酸化法により行うことができる。絶縁層２０００は、全領域に亘って形成されているため、特に図示はしないが、第１ゲート絶縁層１１０ａ１３０ａと、絶縁層１０００との上にも形成されていることになる。その後、半導体層１０の上方に、ゲート電極のための導電層５００を形成する。導電層５００としては、たとえば、多結晶シリコン層を形成することができる。

（１２）次に、図１６に示すように、導電層５００をパターニングすることで、ゲート電極３２、５４、２１４、３４４を形成する。この工程では、絶縁層１０００および絶縁層２０００が同時にパターニングされることとなり、ゲート絶縁層２１０、２３０、３１０、３３０が形成される。ついで、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００において、ｐ型低濃度不純物領域２１８、３１８と、ｎ型低濃度不純物領域２３８、３３８の形成を行う。

（１３）次に、図１７に示すように、各トランジスタのゲート電極１１２、１３２、２１２、２３２、３１２、３３２の側面にサイドウォール絶縁層１１４、１３４、２１４、２３４、３１４、３３４を形成する。サイドウォール絶縁層の形成は、半導体層１０の上方全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで行われる。

（１４）次に、図１８に示すように、高耐圧トランジスタ形成領域１００、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００において、ｎ型のソース領域／ドレイン領域１１６、２３６、３３６（図２ないし図４参照）の形成、およびガ−ドリング１４０、２０４、３０４（図２ないし図４参照）の形成を行う。この工程では、ソース領域／ドレイン領域１１６、２３６、３３６およびガードリング１４０、２０４、３０４を形成したい領域の上方に開口を有するマスク層（図示せず）を形成し、マスク層を用いて不純物を導入することで形成することができる。

（１５）次に、図１９に参照されるように、高耐圧トランジスタ形成領域１００、中耐圧トランジスタ形成領域２００および低耐圧トランジスタ形成領域３００において、ｐ型のソース領域／ドレイン領域１３６、２１６、３１６の形成と、素子分離領域４００において、高濃度不純物領域４１０（１２２も含む）の形成を行う。この工程では、ｐ型の不純物領域を形成したい領域の上方に開口を有するマスク層を形成した後、マスク層を用いてｐ型の不純物を導入することで形成することができる。

（１６）次に、必要に応じて、各トランジスタのゲート電極、ソース領域およびドレイン領域の上方にシリサイド層（図示せず）を公知の方法により形成することができる。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

本実施の形態にかかる半導体装置を説明する図。図１のＩ−Ｉ線に沿った断面図。図１のＩＩ−ＩＩ線に沿った断面図。図１のＩＩＩ−ＩＩＩ線に沿った断面図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。本実施の形態にかかる半導体装置の製造方法を説明する図。

符号の説明

１０…半導体層、１２ａ、１４ａ、１６ａ…酸化シリコン膜、１２ｂ、１４ｂ、１６ｂ…窒化シリコン膜、１８…トレンチ、２０…分離絶縁層、２４…オフセット絶縁層、１００…高耐圧トランジスタ形成領域、２００…中耐圧トランジスタ形成領域、３００…低耐圧トランジスタ形成領域、１００Ｎ、１００Ｐ…高耐圧トランジスタ、１１０ａ、１３０ａ…第１ゲート絶縁層、１１０ｂ、１３０ｂ…第２ゲート絶縁層、１１２、１３２…ゲート電極、１１４、１３４…サイドウォール絶縁層、１１６、１３６…ソース領域／ドレイン領域、１１８、１４２…ｎ型低濃度不純物層、１２２、１３８…ｐ型低濃度不純物層、１２０、１４０…ガードリング、１２４…ｐ型ウェル、１４４…ｎ型ウェル、２００Ｎ、２００Ｐ…中耐圧トランジスタ、２０２…ｎ型ウェル、２０４…ガードリング、２０６…ｎ型低濃度不純物領域、２１０、２３０…ゲート絶縁層、２１２、２３２…ゲート電極、２１４、２３４…サイドウォール絶縁層、２１６、２３６…ソース領域／ドレイン領域、２１８…型低濃度不純物層、２２０、２４０…コンタクト領域、２２２…ｎ型ウェル、２４２…ｐ型ウェル、３００Ｎ、３００Ｐ…低耐圧トランジスタ、３０２…ｎ型ウェル、３０４…ガードリング、３０６…ｎ型低濃度不純物領域、３１０、３３０…ゲート絶縁層、３１２、３３２…ゲート電極、３１４、３３４…サイドウォール絶縁層、３１６…ソース領域／ドレイン領域、３１８…ｎ型低濃度不純物層、３２２…ｐ型ウェル、３３８…ｐ型低濃度不純物層、３４２…ｎ型ウェル、４００…素子分離領域、４１０…高濃度不純物領域、４１２…中濃度不純物領域、４１４…低濃度不純物領域、４２０、４２２…分離絶縁層、５００…導電層、１０００、２０００…絶縁層

Claims

半導体層に設けられた素子領域と素子分離領域とを含み、
前記素子領域は、
前記素子領域に設けられた第１導電型の第１ウェルと、
前記第１ウェルに設けられた第１トランジスタと、を含み、
前記素子分離領域は、
前記素子領域を画定する第１分離絶縁層と、
前記第１分離絶縁層と離間して設けられた第２分離絶縁層と、
少なくとも前記第１分離絶縁層と前記第２分離絶縁層との間の前記半導体層に設けられた第２導電型の第１不純物領域と、を含み、
前記第１ウェルの深さは、前記第１不純物領域の深さと比して浅い、半導体装置。
請求項１において、
前記第１ウェルに内包された第２導電型の第２ウェルと、
前記第２ウェルに設けられた第２トランジスタと、を含む、半導体装置。
請求項１または２において、
前記素子分離領域の前記第１不純物領域に内包され、該第１不純物領域と比して不純物濃度が大きい第２不純物領域を、含む、半導体装置。
請求項１ないし３のいずれかにおいて、
前記素子分離領域の前記第２不純物領域に内包され、該第２不純物領域と比して不純物濃度が大きい高濃度不純物領域を、含む、半導体装置。