JPH01206646A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01206646A JPH01206646A JP63032036A JP3203688A JPH01206646A JP H01206646 A JPH01206646 A JP H01206646A JP 63032036 A JP63032036 A JP 63032036A JP 3203688 A JP3203688 A JP 3203688A JP H01206646 A JPH01206646 A JP H01206646A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 11
- 238000002955 isolation Methods 0.000 abstract description 10
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 230000002452 interceptive effect Effects 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 241000270666 Testudines Species 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路に係９１特にデジタル回路群と
それ以外の回路群（たとえばアナログ回路群）とが混在
する半導体集積回路における回路群相互間の分離部に関
する。
それ以外の回路群（たとえばアナログ回路群）とが混在
する半導体集積回路における回路群相互間の分離部に関
する。
（従来の技術）
近年、半導体集積回路の高集積化が進んでおり、それに
対する要求も多様化してきておシ、１チツプで多機ＨＱ
ｋ有するＬＳＩ （大規模集積回路）の開発に対する要
求が高まってきた。それに伴って、デジタル回路群、ア
ナログ回路群、メモリ回４〜 路群等うちの少なくとも二種類の回路群が混在する混在
ＬＳＩは益々増加するものと予想される。
対する要求も多様化してきておシ、１チツプで多機ＨＱ
ｋ有するＬＳＩ （大規模集積回路）の開発に対する要
求が高まってきた。それに伴って、デジタル回路群、ア
ナログ回路群、メモリ回４〜 路群等うちの少なくとも二種類の回路群が混在する混在
ＬＳＩは益々増加するものと予想される。
混在ＬＳＩにおいては、各回路群相互間の干渉がＬＳＩ
の性能に悪影響を及ばずおそれがある。たとえば、アナ
ログ回路群のみからなる単体のアナログＬＳＩ ６るい
はメモリ回路群のみからなる単体のメモリＬＳＩでは要
求性能を満たしているにも拘らず、デジタル回路群とそ
の他の回路群とが混在するＬＳＩではデジタル回路群か
ら発生する雑音信号の影響によってアナログ回路群の性
能が劣化したシ、メモリ回路群の動作が異常になるとい
う問題が発生する。また、デジタル回路群の微細化、高
速化に伴い、発生する雑音信号も増大するので、高精度
のアナログ回路群、信頼性の高いメモリ回路群の混在が
困難になってきている。
の性能に悪影響を及ばずおそれがある。たとえば、アナ
ログ回路群のみからなる単体のアナログＬＳＩ ６るい
はメモリ回路群のみからなる単体のメモリＬＳＩでは要
求性能を満たしているにも拘らず、デジタル回路群とそ
の他の回路群とが混在するＬＳＩではデジタル回路群か
ら発生する雑音信号の影響によってアナログ回路群の性
能が劣化したシ、メモリ回路群の動作が異常になるとい
う問題が発生する。また、デジタル回路群の微細化、高
速化に伴い、発生する雑音信号も増大するので、高精度
のアナログ回路群、信頼性の高いメモリ回路群の混在が
困難になってきている。
（発明が解決しようとする課題）
本発明は、上記したようにデジタル回路群とその他の回
路群とが混在する場合に各回路群相互間の干渉により性
能劣化、信頼性低下などが生じるという問題点を解決す
べくなされたもので、上記回路群相互間の干渉を防止で
き、性能、信頼性の向上が可能になる半導体集積回路を
提供することを目的とする。
路群とが混在する場合に各回路群相互間の干渉により性
能劣化、信頼性低下などが生じるという問題点を解決す
べくなされたもので、上記回路群相互間の干渉を防止で
き、性能、信頼性の向上が可能になる半導体集積回路を
提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の半導体集積回路は、デジタル回路群とその他の
回路群とが混在し、このデジタル回路群の領域とその他
の回路群の領域との間にＰ型ウェル領域またはＮ型ウェ
ル領域が形成されており、このウェル領域はその表面部
に筒濃度不純物層が形成され、この高濃度不純物層に所
定のバイアス電圧源が接続されていることを特徴とする
。
回路群とが混在し、このデジタル回路群の領域とその他
の回路群の領域との間にＰ型ウェル領域またはＮ型ウェ
ル領域が形成されており、このウェル領域はその表面部
に筒濃度不純物層が形成され、この高濃度不純物層に所
定のバイアス電圧源が接続されていることを特徴とする
。
（作用）
ウェル領域にバイアスが与えられることによって前記回
路群相互間の分離が可能になシ、回路群相互間の干渉が
防止されることになる。なお、バイアス電圧としては雑
音が４＼さいものが望ましく、巣＆回路内のバイアス電
圧源としては前記その他の回路群の電源電圧を用いても
よい。
路群相互間の分離が可能になシ、回路群相互間の干渉が
防止されることになる。なお、バイアス電圧としては雑
音が４＼さいものが望ましく、巣＆回路内のバイアス電
圧源としては前記その他の回路群の電源電圧を用いても
よい。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は混在ＬＳＩにおけるパターン配置を概略的に示
しておシ、ｌは２値レベルを処理するデジタル回路群、
２は２値以外の中間レベルを処理する回路を含むその他
の回路群（アナログ回路とかたとえばダイナミック型の
メモリ回路など）、３は上記デジタル回路群ｌの周囲に
設けられた回路群相互間分離用のウェル領域である。
しておシ、ｌは２値レベルを処理するデジタル回路群、
２は２値以外の中間レベルを処理する回路を含むその他
の回路群（アナログ回路とかたとえばダイナミック型の
メモリ回路など）、３は上記デジタル回路群ｌの周囲に
設けられた回路群相互間分離用のウェル領域である。
上記デジタル回路群１は徨々の論理回路を含み、上記ア
ナログ回路群２は例えばアナログ／デジタル変換回路と
かデジタル／アナログ変換回路を宮む。また、混在ＬＳ
Ｉがアナログ／デジタル変換回路とかデジタル／アナロ
グ変換回路である場合には、デソタル処理系がデジタル
回路群に相当し、アナログ入力系とかアナログ出力系が
アナログ回路群に相当する。
ナログ回路群２は例えばアナログ／デジタル変換回路と
かデジタル／アナログ変換回路を宮む。また、混在ＬＳ
Ｉがアナログ／デジタル変換回路とかデジタル／アナロ
グ変換回路である場合には、デソタル処理系がデジタル
回路群に相当し、アナログ入力系とかアナログ出力系が
アナログ回路群に相当する。
第２図は、上記第１図の混在ＬＳＩにおける回路群相互
間の分離領域３′およびその周辺領域の断面構造を示し
ている。ここで、１０はたとえばＮ型の半導体基板、１
１はデジタル回路群領域、１２はアナログ回路群領域で
ある。上記デジタル回路群領域１１において、１３は基
板電極引出し用のＮ＋型不純物領域、ｌ ４’および１
５はＰチャネルＭＯ８）ランジスタ用のソース領域およ
びドレイン領域（それぞれＰ１域）、１６はＰ型不純物
領域（Ｐウェル）、１７はＰウェル電極引出し用のＰ−
１域、１８および１９ばＮチャネルＭＯ８）ランジスタ
用のソース領域およびドレイン領域（それぞれ耐領域）
、２０および２ノは基板表面上のダート絶縁膜２２上に
形成されたＭＯＳ ）ランジスタ用ダート電極、２３は
上記ダート電極２１．２２に接続された入力ノード、２
４は上記ドレイン領域１５．１９相互に接続された出力
ノード、２５および２６はデジタル回路群専用のｖＤＤ
１電源供給ノードおよび接地電位供給ノードである。一
方、アナログ回路群領域１２において、２７はＰウェル
、２８はＰウェル電極引出し用のＰ１領域、２９および
３θはＮチャネルＭＯ８）ランソスタ用のンース領域お
よびドレイン領域（それぞれ内域）、３ノは基板表面上
のダート絶縁膜３２上に形成されたＭＯＳ ）ランソス
タ用ゲート’ｔｌ＆ｓ３３はダート入力ノード、３４は
アナログ回路群専用の接地電位供給ノードである。
間の分離領域３′およびその周辺領域の断面構造を示し
ている。ここで、１０はたとえばＮ型の半導体基板、１
１はデジタル回路群領域、１２はアナログ回路群領域で
ある。上記デジタル回路群領域１１において、１３は基
板電極引出し用のＮ＋型不純物領域、ｌ ４’および１
５はＰチャネルＭＯ８）ランジスタ用のソース領域およ
びドレイン領域（それぞれＰ１域）、１６はＰ型不純物
領域（Ｐウェル）、１７はＰウェル電極引出し用のＰ−
１域、１８および１９ばＮチャネルＭＯ８）ランジスタ
用のソース領域およびドレイン領域（それぞれ耐領域）
、２０および２ノは基板表面上のダート絶縁膜２２上に
形成されたＭＯＳ ）ランジスタ用ダート電極、２３は
上記ダート電極２１．２２に接続された入力ノード、２
４は上記ドレイン領域１５．１９相互に接続された出力
ノード、２５および２６はデジタル回路群専用のｖＤＤ
１電源供給ノードおよび接地電位供給ノードである。一
方、アナログ回路群領域１２において、２７はＰウェル
、２８はＰウェル電極引出し用のＰ１領域、２９および
３θはＮチャネルＭＯ８）ランソスタ用のンース領域お
よびドレイン領域（それぞれ内域）、３ノは基板表面上
のダート絶縁膜３２上に形成されたＭＯＳ ）ランソス
タ用ゲート’ｔｌ＆ｓ３３はダート入力ノード、３４は
アナログ回路群専用の接地電位供給ノードである。
一方、３５は基板とは逆導電型の分離領域用のＰウェル
であシ、前記Ｐウェル１６，２７！と例えば略同じ深さ
に形成されている。このＰウェル３５の表面の一部にＰ
ウェル１ｉＥ憔用の高濃度不純物層であるＰＮ域３６が
形成されている。なお、このＰウェル３５は、前記Ｐウ
ェル１６，２７と同じプロセスで形成される。そして、
このＰウェル３５は基板１０との接合面が順バイアスと
なるように、そのＰ＋領域３６がバイアス電圧源（本例
では接地電位）に接続されている。この場合、バイアス
電圧源としては雑音の少ないものが望ましく、独立の電
源でもよいが、同一チッグ上の電源を使用する場合には
、デジタル回路群専用＊＠よシもアナログ回路群専用電
源の方が低雑音であるので好ましい。
であシ、前記Ｐウェル１６，２７！と例えば略同じ深さ
に形成されている。このＰウェル３５の表面の一部にＰ
ウェル１ｉＥ憔用の高濃度不純物層であるＰＮ域３６が
形成されている。なお、このＰウェル３５は、前記Ｐウ
ェル１６，２７と同じプロセスで形成される。そして、
このＰウェル３５は基板１０との接合面が順バイアスと
なるように、そのＰ＋領域３６がバイアス電圧源（本例
では接地電位）に接続されている。この場合、バイアス
電圧源としては雑音の少ないものが望ましく、独立の電
源でもよいが、同一チッグ上の電源を使用する場合には
、デジタル回路群専用＊＠よシもアナログ回路群専用電
源の方が低雑音であるので好ましい。
上記混在ＬＳＩによれば、デジタル回路群１とその他の
回路群２との間の境界に分離領域３′が存在するので、
回路群相互が基板１０ｔ−通して互いに干渉し合うこと
は防止される。即ち、回路群で発生した少数キャリアが
基板１０中に注入されて分離領域３まで拡散しても、こ
の分離領域３の空乏層に大部分が取シ込まれ、空乏層中
の加速電界によシ捕えられるので、上記干渉が防止され
る。
回路群２との間の境界に分離領域３′が存在するので、
回路群相互が基板１０ｔ−通して互いに干渉し合うこと
は防止される。即ち、回路群で発生した少数キャリアが
基板１０中に注入されて分離領域３まで拡散しても、こ
の分離領域３の空乏層に大部分が取シ込まれ、空乏層中
の加速電界によシ捕えられるので、上記干渉が防止され
る。
第５図は本発明の他の実施例を示すものである。
この実施例は、分離用ウェル領域３５に隣接して、デジ
タル回路群及びその他の回路群で使用されるウェルを配
置することにより、デジタル回路群からのノイズの影響
をさらに小さくしようとするものである。
タル回路群及びその他の回路群で使用されるウェルを配
置することにより、デジタル回路群からのノイズの影響
をさらに小さくしようとするものである。
なお、上記実施例では、分ｌＩＩ領域用ウェル３５の深
さを回路群領域のウェル１６，２７とほぼ同じに形成し
たが、さらに深く形成してもよい。また、Ｐ型基板の場
合には分＃Ｉ領域としてＮウェルを用いればよい。
さを回路群領域のウェル１６，２７とほぼ同じに形成し
たが、さらに深く形成してもよい。また、Ｐ型基板の場
合には分＃Ｉ領域としてＮウェルを用いればよい。
また、上記実施例では、デジタル回路群１の周囲に分離
領域３を設けることで回路群相互間の境界に分離領域を
設けたが、デジタル回路群ｌの周囲の一部（上記境界を
含む）にのみ分離領域を設けてもよい。また、第３図に
示すように、その他の回路群２の周囲に分離領域３を設
けることによって、アナログ回路群２とデジタル回路群
１との境界に分離領域を形成してもよい。
領域３を設けることで回路群相互間の境界に分離領域を
設けたが、デジタル回路群ｌの周囲の一部（上記境界を
含む）にのみ分離領域を設けてもよい。また、第３図に
示すように、その他の回路群２の周囲に分離領域３を設
けることによって、アナログ回路群２とデジタル回路群
１との境界に分離領域を形成してもよい。
また、上記谷実施例では、その他の回路群２が１個の場
合を示したが、その他の回路群２として二種類以上ある
場合には、互いの回路相互間に分離領域を設けるように
してもよい。たとえば第４図は、デジタル回路群ｌとア
ナログ回路群２１とメモリ回路群２２とが混在する場合
、各回路群相互間に分ｗＷＬ域３を設けたＬＳＩを示し
ている。
合を示したが、その他の回路群２として二種類以上ある
場合には、互いの回路相互間に分離領域を設けるように
してもよい。たとえば第４図は、デジタル回路群ｌとア
ナログ回路群２１とメモリ回路群２２とが混在する場合
、各回路群相互間に分ｗＷＬ域３を設けたＬＳＩを示し
ている。
［発明の効果］
上述したように本発明の半導体集積回路によれば、デジ
タル回路群とその他の回路群とが混在するような多機能
化を図る場合に各回路群相互の干渉を防止でき、各回路
群細々の持つ性能、信頼性を損うことなく実現可能にな
る。
タル回路群とその他の回路群とが混在するような多機能
化を図る場合に各回路群相互の干渉を防止でき、各回路
群細々の持つ性能、信頼性を損うことなく実現可能にな
る。
第１図は本発明の一実施例に係る混在ＬＳＩのパターン
配置を概略的に示す平面図、第２図は第１図中の回路群
相互間分離領域およびその周辺領域の断面構造の一例を
示す図、第３図および第４図はそれぞれ本発明の他の実
施例の混在ＬＳＩのパターン配置を概略的に示す図、第
５図は本発明の他の実施例の第１図中の回路群相互間分
離領域およびその周辺領域の断面構造を示す図である。 １・・・デジタル回路群、２１２１ １２２・・・その
他の回路群、３・・・分離領域、３５・・・Ｐウェル、
３６・・・Ｐウェル′亀惨引出し領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４凶
配置を概略的に示す平面図、第２図は第１図中の回路群
相互間分離領域およびその周辺領域の断面構造の一例を
示す図、第３図および第４図はそれぞれ本発明の他の実
施例の混在ＬＳＩのパターン配置を概略的に示す図、第
５図は本発明の他の実施例の第１図中の回路群相互間分
離領域およびその周辺領域の断面構造を示す図である。 １・・・デジタル回路群、２１２１ １２２・・・その
他の回路群、３・・・分離領域、３５・・・Ｐウェル、
３６・・・Ｐウェル′亀惨引出し領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４凶
Claims (6)
- （１）デジタル回路群とその他の回路群とが混在し、こ
のデジタル回路群の領域とその他の回路群との間にＰ型
ウェル領域またはＮ型ウェル領域が形成されており、こ
のウェル領域はその表面部に高濃度不純物層が形成され
、この高濃度不純物層に所定のバイアス電圧源が接続さ
れていることを特徴とする半導体集積回路。 - （２）前記バイアス電圧源は前記その他の回路群の電源
であることを特徴とする請求項１記載の半導体集積回路
。 - （３）前記その他の回路群はアナログ回路で構成されて
いることを特徴とする請求項１または請求項２記載の半
導体集積回路。 - （４）前記ウェル領域は前記デジタル回路群およびその
他の回路群の少なくとも一方の周囲に設けられているこ
とを特徴とする請求項１記載の半導体集積回路。 - （５）前記その他の回路群は二種類以上の回路群を有し
、この二種類以上の回路群の相互間にもウェル領域が設
けられていることを特徴とする請求項１記載の半導体集
積回路。 - （６）前記ウェル領域に隣接して前記デジタル回路群及
びその他の回路群で使用されるウェルを配置することを
特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032036A JPH01206646A (ja) | 1988-02-15 | 1988-02-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032036A JPH01206646A (ja) | 1988-02-15 | 1988-02-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01206646A true JPH01206646A (ja) | 1989-08-18 |
Family
ID=12347647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63032036A Pending JPH01206646A (ja) | 1988-02-15 | 1988-02-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01206646A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513561A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 半導体集積回路 |
| JP2007115997A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| JP2007115995A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| JP2007115996A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| WO2011158486A1 (ja) * | 2010-06-15 | 2011-12-22 | パナソニック株式会社 | 半導体装置 |
-
1988
- 1988-02-15 JP JP63032036A patent/JPH01206646A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513561A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 半導体集積回路 |
| JP2007115997A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| JP2007115995A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| JP2007115996A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| WO2011158486A1 (ja) * | 2010-06-15 | 2011-12-22 | パナソニック株式会社 | 半導体装置 |
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