JP2741712B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2741712B2 JP2741712B2 JP1333929A JP33392989A JP2741712B2 JP 2741712 B2 JP2741712 B2 JP 2741712B2 JP 1333929 A JP1333929 A JP 1333929A JP 33392989 A JP33392989 A JP 33392989A JP 2741712 B2 JP2741712 B2 JP 2741712B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、相補型論理回路で構成された半導体集積
回路装置に関する。
回路装置に関する。
高集積化に伴って生じる集積回路内の高電界を緩和す
るために、従来の標準的な電源電圧（5V）よりも低い電
源電圧を使用する半導体集積回路装置（以下、「低電圧
LSI」と呼ぶ。）が用いられている。
るために、従来の標準的な電源電圧（5V）よりも低い電
源電圧を使用する半導体集積回路装置（以下、「低電圧
LSI」と呼ぶ。）が用いられている。
第７図は、このような低電圧LSIの出力バッファ回路
であって、外部回路と直接接続される相補型回路（以
下、「CMOS回路」と呼ぶ。）を示す回路図である。ま
た、第８図はその半導体装置の模式断面図である。
であって、外部回路と直接接続される相補型回路（以
下、「CMOS回路」と呼ぶ。）を示す回路図である。ま
た、第８図はその半導体装置の模式断面図である。
これらの図において、ｐチャネルMOS型トランジスタ
１（以下、「PMOST」と呼ぶ。）のソース11は電源電位V
DD1と接続されている。またｎチャネルMOS型トランジス
タ２（以下、「NMOST」と呼ぶ。）のソース21は接地電
位VSSと接続されている。さらにPMOST1のドレイン12とN
MOST2のドレイン22とが互いに接続されているととも
に、外部回路と接続するための出力端子５に接続されて
いる。また、PMOST1のゲート13とNMOST2のゲート23と
は、それぞれ別のゲート入力端子3,4に接続されてい
る。
１（以下、「PMOST」と呼ぶ。）のソース11は電源電位V
DD1と接続されている。またｎチャネルMOS型トランジス
タ２（以下、「NMOST」と呼ぶ。）のソース21は接地電
位VSSと接続されている。さらにPMOST1のドレイン12とN
MOST2のドレイン22とが互いに接続されているととも
に、外部回路と接続するための出力端子５に接続されて
いる。また、PMOST1のゲート13とNMOST2のゲート23と
は、それぞれ別のゲート入力端子3,4に接続されてい
る。
第８図に示すように、電源電位VDD1は、PMOST1のソー
スであるｐ型拡散領域11とともに、これと隣接して形成
されているｎ型拡散領域14にも接続されている。これに
よって、PMOST1のｎウェル15に電源電位VDD1が印加され
ている。一方、接地電位VSSはNMOST2のソースであるｎ
型拡散領域21とともに、これと隣接して形成されている
ｐ型拡散領域24にも接続されている。これによって、ｐ
型領域であるNOMOST2の基板領域25に接地電位VSSが印加
されている。
スであるｐ型拡散領域11とともに、これと隣接して形成
されているｎ型拡散領域14にも接続されている。これに
よって、PMOST1のｎウェル15に電源電位VDD1が印加され
ている。一方、接地電位VSSはNMOST2のソースであるｎ
型拡散領域21とともに、これと隣接して形成されている
ｐ型拡散領域24にも接続されている。これによって、ｐ
型領域であるNOMOST2の基板領域25に接地電位VSSが印加
されている。
第９図は、低電圧LSIの出力バッファと標準電圧のLSI
の出力バッファとを接続した状態を示す回路図である。
図において、低電圧LSI100の出力端子５と標準電圧LSI2
00の出力端子205とが接続されている。標準電圧LSI200
内の出力端のバッファ回路も低電圧LSI100内の出力端の
バッファ回路と同様な構成を有しているが、標準電圧LS
I200内の電源電圧VDD2は、低電圧LSI100内の電源電位V
DD1よりも高くなっている。なお、標準電圧LSI200内の
接地電位VSSと低電圧LSI100内の接地電位VSSとは同じ電
位である。
の出力バッファとを接続した状態を示す回路図である。
図において、低電圧LSI100の出力端子５と標準電圧LSI2
00の出力端子205とが接続されている。標準電圧LSI200
内の出力端のバッファ回路も低電圧LSI100内の出力端の
バッファ回路と同様な構成を有しているが、標準電圧LS
I200内の電源電圧VDD2は、低電圧LSI100内の電源電位V
DD1よりも高くなっている。なお、標準電圧LSI200内の
接地電位VSSと低電圧LSI100内の接地電位VSSとは同じ電
位である。
第９図において、低電圧LSI100内のPMOST1のゲート入
力端子３にＨレベルを印加し、NMOST2のゲート入力端子
４にＬレベルを印加すると、このCMOS回路はハイインピ
ーダンス状態になる。このとき、標準電圧LSI200内のPM
OST201のゲート入力端子203とNMOST202のゲート入力端
子204とにＬレベルを印加すると、出力端子205,5には電
源電圧VDD2が出力される。第８図からわかるように、PM
OST1のウェル15（空乏層発生領域とも呼ぶ。）には電源
電圧VDD1が印加されているので、出力端子５にこれより
高い電圧VDD2が印加されると、ｐ型のドレイン12とｎ型
のウェル15とが順バイアスとなる。従って、この間標準
電圧LSI200から低電圧LSI100に向かって電流が流れ続け
るという問題がある。
力端子３にＨレベルを印加し、NMOST2のゲート入力端子
４にＬレベルを印加すると、このCMOS回路はハイインピ
ーダンス状態になる。このとき、標準電圧LSI200内のPM
OST201のゲート入力端子203とNMOST202のゲート入力端
子204とにＬレベルを印加すると、出力端子205,5には電
源電圧VDD2が出力される。第８図からわかるように、PM
OST1のウェル15（空乏層発生領域とも呼ぶ。）には電源
電圧VDD1が印加されているので、出力端子５にこれより
高い電圧VDD2が印加されると、ｐ型のドレイン12とｎ型
のウェル15とが順バイアスとなる。従って、この間標準
電圧LSI200から低電圧LSI100に向かって電流が流れ続け
るという問題がある。
従来は、低電圧LSIの出力バッファと標準電圧LSIの出
力バッファと直接接続すると上述のような問題が生じる
ため、レベル変換用ICを介して両者を接続するなどの措
置が必要であった。そして、これはLSIを実装するボー
ド上での集積度を著しく低下させる等の問題があった。
力バッファと直接接続すると上述のような問題が生じる
ため、レベル変換用ICを介して両者を接続するなどの措
置が必要であった。そして、これはLSIを実装するボー
ド上での集積度を著しく低下させる等の問題があった。
この発明は、従来技術における上述の課題を解決する
ためになされたものであり、集積度を低下させることな
く、かつ、ハイインピーダンス状態において外部から高
い電圧が供給されても相補型論理回路の空乏層発生領域
を介して電流が流れることのない半導体集積回路装置を
得ることを目的とする。
ためになされたものであり、集積度を低下させることな
く、かつ、ハイインピーダンス状態において外部から高
い電圧が供給されても相補型論理回路の空乏層発生領域
を介して電流が流れることのない半導体集積回路装置を
得ることを目的とする。
この発明では、複数の出力バッファ回路を備えた半導
体集積回路装置において、各出力バッファ回路は、比較
的高い電圧を与える第１の電源と比較的低い電圧を与え
る第２の電源との間に直列に順次介挿された第１導電型
の第１トランジスタと第２導電型の第２のトランジスタ
とを備えるとともに、前記第１と第２のトランジスタと
の接続部に出力端子が接続されており、前期複数の出力
バッファ回路のうち少なくとも一部の出力バッファ回路
の各々は、前記第１の電源の電圧よりも高い電源電圧の
別の電源と前記第２の電源とを有する外部回路の出力端
子に接続される前記出力端子と、前記第１のトランジス
タの空乏層発生領域と前記第１の電源との間に介挿され
た昇圧回路とを備えており、前記一部の出力バッファ回
路がハイインピーダンス状態にあり且つ前記一部の出力
バッファ回路の前記出力端子の各々には、前記別の電源
の電源電圧が印加される場合には、前記昇圧回路から前
記空乏層発生領域に前記別の電源の電源電圧以上の電圧
値を供給することを特徴とする。
体集積回路装置において、各出力バッファ回路は、比較
的高い電圧を与える第１の電源と比較的低い電圧を与え
る第２の電源との間に直列に順次介挿された第１導電型
の第１トランジスタと第２導電型の第２のトランジスタ
とを備えるとともに、前記第１と第２のトランジスタと
の接続部に出力端子が接続されており、前期複数の出力
バッファ回路のうち少なくとも一部の出力バッファ回路
の各々は、前記第１の電源の電圧よりも高い電源電圧の
別の電源と前記第２の電源とを有する外部回路の出力端
子に接続される前記出力端子と、前記第１のトランジス
タの空乏層発生領域と前記第１の電源との間に介挿され
た昇圧回路とを備えており、前記一部の出力バッファ回
路がハイインピーダンス状態にあり且つ前記一部の出力
バッファ回路の前記出力端子の各々には、前記別の電源
の電源電圧が印加される場合には、前記昇圧回路から前
記空乏層発生領域に前記別の電源の電源電圧以上の電圧
値を供給することを特徴とする。
又、この発明では、上記構成において、前記別の電源
の電源電圧以上の電圧値を前記昇圧回路から前記空乏層
発生領域に常に供給するという構成としても良く、又
は、前記一部の出力バッファ回路がハイインピーダンス
状態にある場合にのみ、前記昇圧回路から前記空乏層発
生領域に前記別の電源の電源電圧以上の電圧値を供給す
ることとし、前記一部の出力バッファ回路が前記出力端
子から信号を出力する場合には、前記空乏層発生領域に
前記第１の電源の電圧を印加するという構成としても良
い。
の電源電圧以上の電圧値を前記昇圧回路から前記空乏層
発生領域に常に供給するという構成としても良く、又
は、前記一部の出力バッファ回路がハイインピーダンス
状態にある場合にのみ、前記昇圧回路から前記空乏層発
生領域に前記別の電源の電源電圧以上の電圧値を供給す
ることとし、前記一部の出力バッファ回路が前記出力端
子から信号を出力する場合には、前記空乏層発生領域に
前記第１の電源の電圧を印加するという構成としても良
い。
〔作用〕 少なくとも一部のバッファ回路の空乏層発生領域に外
部回路に於ける別の電源の電源電圧以上の電圧値を印加
するので、集積度を過度に低下させず、また、これらの
バッファ回路がハイインピーダンス状態になるようなも
のであっても空乏層領域を介して外部回路から電流が流
れることがない。
部回路に於ける別の電源の電源電圧以上の電圧値を印加
するので、集積度を過度に低下させず、また、これらの
バッファ回路がハイインピーダンス状態になるようなも
のであっても空乏層領域を介して外部回路から電流が流
れることがない。
第１図は、この発明の一実施例によるバッファ回路を
示す回路図である。また、第２図はその半導体装置の模
式断面図である。
示す回路図である。また、第２図はその半導体装置の模
式断面図である。
これらの図において、PMOST1のソース11は電源電位V
DD1と接続されている。また、NMOST2のソース21は接地
電位VSSと接続されている。さらにPMOST1のドレイン12
とNMOST2のドレイン22とが互いに接続されているととも
に、外部回路と接続するための出力端子５に接続されて
いる。また、PMOST1のゲート13とNMOST2のゲート23と
は、それぞれ別のゲート入力端子3,4に接続されてい
る。
DD1と接続されている。また、NMOST2のソース21は接地
電位VSSと接続されている。さらにPMOST1のドレイン12
とNMOST2のドレイン22とが互いに接続されているととも
に、外部回路と接続するための出力端子５に接続されて
いる。また、PMOST1のゲート13とNMOST2のゲート23と
は、それぞれ別のゲート入力端子3,4に接続されてい
る。
第２図に示すように、PMOST1のソースとしてのｐ型拡
散領域11に隣接してｎ型拡散領域14が形成されており、
このｎ型拡散領域14は、昇圧回路30を介して、電源電位
VDD1に接続されている。一方、接地電位VSSは、NOMST2
のソースであるｎ型拡散領域21とともに、これと隣接し
て形成されているｐ型拡散領域24にも接続されている。
これによって、ｐ型領域であるNMOST2の基板領域25に接
地電位VSSが印加されている。
散領域11に隣接してｎ型拡散領域14が形成されており、
このｎ型拡散領域14は、昇圧回路30を介して、電源電位
VDD1に接続されている。一方、接地電位VSSは、NOMST2
のソースであるｎ型拡散領域21とともに、これと隣接し
て形成されているｐ型拡散領域24にも接続されている。
これによって、ｐ型領域であるNMOST2の基板領域25に接
地電位VSSが印加されている。
第３図は、昇圧回路30の内部構成を示す回路図であ
る。この昇圧回路30は、チャージポンプ回路として従来
から知られている回路である。昇圧回路30の入力端子31
と出力端子32との間には２つのダイオード33,34が直列
に介挿されている。また、２つのダイオード33,34の間
の節点38にはコンデンサ35とリングオシレータ37とが直
列に接続されている。このリングオシレータ37は奇数個
のインバータ36によって構成されている。
る。この昇圧回路30は、チャージポンプ回路として従来
から知られている回路である。昇圧回路30の入力端子31
と出力端子32との間には２つのダイオード33,34が直列
に介挿されている。また、２つのダイオード33,34の間
の節点38にはコンデンサ35とリングオシレータ37とが直
列に接続されている。このリングオシレータ37は奇数個
のインバータ36によって構成されている。
昇圧回路30の入力端子31には電源電位VDD1が与えら
れ、リングオシレータ37が発生する交流成分の電荷はコ
ンデンサ35に蓄積される。リングオシレータ37の交流成
分が正の間は出力端子32から電圧V2で電荷を送り出す。
一方、交流成分が負の間は、ダイオード33,34によって
電荷が入力端子31側へ逆流するのを阻止している。出力
端子32に発生する電圧V2はダイオード33,34のしきい値
電圧の合計にほぼ等しい電圧だけ電源電位VDD1よりも高
い電圧となる。例えば電源電位VDD1が約3.3Vで、ダイオ
ード33,34のしき値電圧がそれぞれ約0.85V、リングオシ
レータ37を構成するインバータ36のそれぞれに供給され
ている電源電圧がVDD1（＝3.3V）であるとき、出力端子
32を発生する電圧V2は約5V（＝3.3V＋3.3V−0.85V−0.8
5V）となる。なお、昇圧回路30は、この標準電圧V2が一
般のLSIの標準電圧（例えば5V）以上になるように構成
されている。
れ、リングオシレータ37が発生する交流成分の電荷はコ
ンデンサ35に蓄積される。リングオシレータ37の交流成
分が正の間は出力端子32から電圧V2で電荷を送り出す。
一方、交流成分が負の間は、ダイオード33,34によって
電荷が入力端子31側へ逆流するのを阻止している。出力
端子32に発生する電圧V2はダイオード33,34のしきい値
電圧の合計にほぼ等しい電圧だけ電源電位VDD1よりも高
い電圧となる。例えば電源電位VDD1が約3.3Vで、ダイオ
ード33,34のしき値電圧がそれぞれ約0.85V、リングオシ
レータ37を構成するインバータ36のそれぞれに供給され
ている電源電圧がVDD1（＝3.3V）であるとき、出力端子
32を発生する電圧V2は約5V（＝3.3V＋3.3V−0.85V−0.8
5V）となる。なお、昇圧回路30は、この標準電圧V2が一
般のLSIの標準電圧（例えば5V）以上になるように構成
されている。
出力端子32は、第２図に示すPMOST1のｎ型拡散領域14
に接続される。すなわち、PMOSTのｎ型拡散領域14とウ
ェル15とには、昇圧された電圧V2が印加される。
に接続される。すなわち、PMOSTのｎ型拡散領域14とウ
ェル15とには、昇圧された電圧V2が印加される。
第４図は、低電圧LSI300の出力バッファと標準電圧の
LSI200の出力バッファとを接続した状態を示す回路図で
ある。図において、低電圧LSI300の出力端子５と標準電
圧LSI200の出力端子205とが接続されている。標準電圧L
SI200内の出力端のバッファ回路も低電圧LSI300内の出
力端のバッファ回路と似た構成を有しているが、そのPM
OST201には昇圧回路30のような回路は接続されていな
い。また、標準電圧LSI200内の電源電圧VDD2は、低電圧
LSI300内の電源電圧VDD1よりも高くなっている。なお、
標準電圧LSI200内の接地電位VSSと低電圧LSI300内の接
地電位とは同じ電位である。
LSI200の出力バッファとを接続した状態を示す回路図で
ある。図において、低電圧LSI300の出力端子５と標準電
圧LSI200の出力端子205とが接続されている。標準電圧L
SI200内の出力端のバッファ回路も低電圧LSI300内の出
力端のバッファ回路と似た構成を有しているが、そのPM
OST201には昇圧回路30のような回路は接続されていな
い。また、標準電圧LSI200内の電源電圧VDD2は、低電圧
LSI300内の電源電圧VDD1よりも高くなっている。なお、
標準電圧LSI200内の接地電位VSSと低電圧LSI300内の接
地電位とは同じ電位である。
第４図において、低電圧LSI300内のPMOST1のゲート入
力端子３にＨレベルを印加し、NMOST2のゲート入力端子
４にＬレベルを印加すると、このバッファ回路はハイイ
ンピーダンス状態になる。このとき、標準電圧LSI200内
のPMOST201のゲート入力端子203とNMOST202のゲート入
力端子204とにＬレベルを印加すると、出力端子205,5に
は電源電圧VDD2が出力される。ところで、前述したよう
にPMOST1のウェル15には、標準電圧LSI200の電源電圧V
DD2以上の電圧V2が昇圧回路30から与えられている。従
って，第２図において、出力端子５に電圧VDD2が印加さ
れても、ｐ型のドレイン12とｎ型のウェル15との間が順
バイアスになることはない。従って、この間、標準電圧
LSI200から低電圧LSI300に向って電流が流れ続けるとい
うことがない。
力端子３にＨレベルを印加し、NMOST2のゲート入力端子
４にＬレベルを印加すると、このバッファ回路はハイイ
ンピーダンス状態になる。このとき、標準電圧LSI200内
のPMOST201のゲート入力端子203とNMOST202のゲート入
力端子204とにＬレベルを印加すると、出力端子205,5に
は電源電圧VDD2が出力される。ところで、前述したよう
にPMOST1のウェル15には、標準電圧LSI200の電源電圧V
DD2以上の電圧V2が昇圧回路30から与えられている。従
って，第２図において、出力端子５に電圧VDD2が印加さ
れても、ｐ型のドレイン12とｎ型のウェル15との間が順
バイアスになることはない。従って、この間、標準電圧
LSI200から低電圧LSI300に向って電流が流れ続けるとい
うことがない。
第５図は、マスタースライス方式によって作成された
低電圧LSI300のチップ全体を示す概略平面図である。低
電圧LSIと標準電圧LSIとの出力バッファ同士を接続する
場合には、少なくともどちらかのバッファがハイピンピ
ーダンス状態をとるバッファであることが多い。第５図
は、ハイインピーダンス状態をとるバッファ回路を第１
図に示すように構成した低電圧LSI300の例を示す図であ
る。図において、チップ300の周辺部にはI/Oパッド列41
1〜41n,421〜42n,431〜43n,441〜44nとバッファセル列5
11〜51n,521〜52n,531〜53n,541〜54nが形成されてい
る。バッファセル列内での各バッファには、ウェル領域
611〜61n,621〜62n,631〜63n,641〜64nが設けられてい
る。これらのウェル領域は第２図におけるウェル15とそ
の表面内に形成されたPMOST1とを含む領域に相当する。
また、チップの中央部には内部論理素子領域60が形成さ
れている。
低電圧LSI300のチップ全体を示す概略平面図である。低
電圧LSIと標準電圧LSIとの出力バッファ同士を接続する
場合には、少なくともどちらかのバッファがハイピンピ
ーダンス状態をとるバッファであることが多い。第５図
は、ハイインピーダンス状態をとるバッファ回路を第１
図に示すように構成した低電圧LSI300の例を示す図であ
る。図において、チップ300の周辺部にはI/Oパッド列41
1〜41n,421〜42n,431〜43n,441〜44nとバッファセル列5
11〜51n,521〜52n,531〜53n,541〜54nが形成されてい
る。バッファセル列内での各バッファには、ウェル領域
611〜61n,621〜62n,631〜63n,641〜64nが設けられてい
る。これらのウェル領域は第２図におけるウェル15とそ
の表面内に形成されたPMOST1とを含む領域に相当する。
また、チップの中央部には内部論理素子領域60が形成さ
れている。
図中に破線で示す領域71,72,73はハイインピーダンス
状態をとるバッファとそのI/Oパッドを含む領域であ
る。このうち、図において、チップの上段にある領域7
1,72内のウェル領域61i,61jは、チップの左上隅に形成
された昇圧回路30aと配線81によって接続されている。
また、チップの下段にある領域73内のウェル領域63
kは、同じ領域73内に形成された昇圧回路30bと配線82に
よって接続されている。すなわち、これらの領域71,72,
73内のバッファ回路は、第１図および第２図に示される
ように形成されている。
状態をとるバッファとそのI/Oパッドを含む領域であ
る。このうち、図において、チップの上段にある領域7
1,72内のウェル領域61i,61jは、チップの左上隅に形成
された昇圧回路30aと配線81によって接続されている。
また、チップの下段にある領域73内のウェル領域63
kは、同じ領域73内に形成された昇圧回路30bと配線82に
よって接続されている。すなわち、これらの領域71,72,
73内のバッファ回路は、第１図および第２図に示される
ように形成されている。
前述したように、この低電圧LSI300は、マスタースラ
イス方式によって作成されている。すなわち、まず、チ
ップ内の内部論理素子領域60,バッファ列511〜51n,521
〜52n,531〜53n,541〜54n,および昇圧回路30aがそれぞ
れ形成されるべき領域に、これらを完成するのに必要な
トランジスタやその他の素子が形成される。このとき、
特に下段のバッファ列531〜53nの各領域内には、昇圧回
路30bを構成するのに必要な素子も形成される。
イス方式によって作成されている。すなわち、まず、チ
ップ内の内部論理素子領域60,バッファ列511〜51n,521
〜52n,531〜53n,541〜54n,および昇圧回路30aがそれぞ
れ形成されるべき領域に、これらを完成するのに必要な
トランジスタやその他の素子が形成される。このとき、
特に下段のバッファ列531〜53nの各領域内には、昇圧回
路30bを構成するのに必要な素子も形成される。
次に、配線工程において、各素子が互いに接続されて
所望の回路が構成され、第５図に示すようなLSIが完成
する。なお、配線工程は、コンタクトホール，ビアホー
ルをあけるとともに必要な配線を敷設する工程であり、
スライス工程とも呼ばれている。
所望の回路が構成され、第５図に示すようなLSIが完成
する。なお、配線工程は、コンタクトホール，ビアホー
ルをあけるとともに必要な配線を敷設する工程であり、
スライス工程とも呼ばれている。
ハイインピーダンス状態をとるバッファを含む領域7
1,72,73の位置は、配線工程の前に決定される。配線工
程では、昇圧回路30a,30bが第３図に示すように配線さ
れて構成されるとともに、配線81,82が形成されて第１
図，第２図に示すようなバッファ回路が形成される。な
お、領域71,72,73以外のバッファ回路は、ハイインピー
ダンス状態をとらないので、第７図および第８図に示す
ように構成される（すなわち、PMOST1のウェル15には、
低電圧LSI用の電源電圧VDD1が供給されている）。な
お、このように、バッファ列の各バッファ回路の構成を
個別に変えられるようにするため、各バッファ回路のPM
OSTの各ウェル領域611〜61n,621〜62n,631〜63n,641〜6
4nは互いに分離されている。
1,72,73の位置は、配線工程の前に決定される。配線工
程では、昇圧回路30a,30bが第３図に示すように配線さ
れて構成されるとともに、配線81,82が形成されて第１
図，第２図に示すようなバッファ回路が形成される。な
お、領域71,72,73以外のバッファ回路は、ハイインピー
ダンス状態をとらないので、第７図および第８図に示す
ように構成される（すなわち、PMOST1のウェル15には、
低電圧LSI用の電源電圧VDD1が供給されている）。な
お、このように、バッファ列の各バッファ回路の構成を
個別に変えられるようにするため、各バッファ回路のPM
OSTの各ウェル領域611〜61n,621〜62n,631〜63n,641〜6
4nは互いに分離されている。
昇圧回路30a,30bを構成する領域はチップ内のどこで
も良い。すなわち、第５図の左上隅にある昇圧回路30a
のように、独立した領域として形成してもよく、また、
昇圧回路30bのようにバッファ回路が構成される各領域
内に形成してもよい。
も良い。すなわち、第５図の左上隅にある昇圧回路30a
のように、独立した領域として形成してもよく、また、
昇圧回路30bのようにバッファ回路が構成される各領域
内に形成してもよい。
上記実施例では、ハイインピーダンス状態をとること
があるバッファ回路内のPMOST1のウェル15に常に電圧V2
を供給する場合を示した。しかし、バッファ回路がハイ
インピーダンス状態をとった場合にのみ、昇圧回路30か
ら電圧V2を供給するようにしてもよい。第６図は、この
ようなバッファ回路として構成された３ステートバッフ
ァを示す回路図である。
があるバッファ回路内のPMOST1のウェル15に常に電圧V2
を供給する場合を示した。しかし、バッファ回路がハイ
インピーダンス状態をとった場合にのみ、昇圧回路30か
ら電圧V2を供給するようにしてもよい。第６図は、この
ようなバッファ回路として構成された３ステートバッフ
ァを示す回路図である。
この３ステートバッファは、第１図に示すバッファ回
路にNMOST91と、２入力NAND回路92と、２入力NOR回路93
と、インバータ回路94とを付加したものである。NMOST9
1は、昇圧回路30と並列に接続されており、また、その
基板領域は接地電位VSSに接続されている。さらに、NMO
ST91のゲートは３ステートバッファのコントロール端子
96に接続されている。なお、NMOST91のしきい値電圧
は、コントロール端子96に入力される“H",“L"レベル
に応答してNMOST91が確実にオン，オフ状態となるよう
に、予め適切な値に設定しておく。
路にNMOST91と、２入力NAND回路92と、２入力NOR回路93
と、インバータ回路94とを付加したものである。NMOST9
1は、昇圧回路30と並列に接続されており、また、その
基板領域は接地電位VSSに接続されている。さらに、NMO
ST91のゲートは３ステートバッファのコントロール端子
96に接続されている。なお、NMOST91のしきい値電圧
は、コントロール端子96に入力される“H",“L"レベル
に応答してNMOST91が確実にオン，オフ状態となるよう
に、予め適切な値に設定しておく。
このコントロール端子96は、また、２入力NAND回路92
の一方の入力端子に接続されている。２入力NAND回路92
の他方の入力端子は２ステートバッファのデータ入力端
子95に接続されている。２入力NAND回路92の出力端子
は、PMOST1のゲートと接続されている。
の一方の入力端子に接続されている。２入力NAND回路92
の他方の入力端子は２ステートバッファのデータ入力端
子95に接続されている。２入力NAND回路92の出力端子
は、PMOST1のゲートと接続されている。
２入力NOR回路93の一方の入力端子はデータ入力端子9
5と接続されており、他方の入力端子はインバータ94を
介してコントロール端子96と接続されている。また、２
入力NOR回路93の出力端子はNMOST2のゲートと接続され
ている。
5と接続されており、他方の入力端子はインバータ94を
介してコントロール端子96と接続されている。また、２
入力NOR回路93の出力端子はNMOST2のゲートと接続され
ている。
第６図の３ステートバッファにおいて、コントロール
端子96にＨレベルが入力された場合は、データ入力端子
95に入力されるＬレベルまたはＨレベルの信号が出力端
子５にそのまま出力される。また、このとき、NMOST91
がオン状態となるので、PMOST1のウェル15には電源電圧
VDD1が印加される。
端子96にＨレベルが入力された場合は、データ入力端子
95に入力されるＬレベルまたはＨレベルの信号が出力端
子５にそのまま出力される。また、このとき、NMOST91
がオン状態となるので、PMOST1のウェル15には電源電圧
VDD1が印加される。
一方、コントロール端子96にＬレベルが入力された場
合には、データ入力端子95にＬレベルやＨレベルの信号
が入力されても、２入力NAND回路92と２入力NOR回路93
とはそれぞれ常にＨレベルとＬレベルとを出力する。し
たがって、PMOST1とNMOST2とはともにオフ状態となり、
出力端子５はハイインピーダンス状態となる。ところ
が、このとき、NMOST91もオフ状態となるので、PMOST1
のウェル15には昇圧回路30から標準電圧VDD2以上の電圧
V2が印加される。このようなハイインピーダンス状態に
おいて、外部のLSIから標準電圧VDD2の電圧値をもった
出力信号が出力端子５に印加されてもPMOST1のドレイン
12とウェル15とは順バイアスとなることがない。従っ
て、標準電圧LSIの電源側から低電圧LSIの電源側に電流
が流れるのを防止できる。また、ハイインピーダンス状
態にないときは、PMOST1のウェル15には電源電圧VDD1が
印加されるので、PMOST1の動作特性を、第７図のような
昇圧回路のないバッファ回路におけるPMOSTの動作特性
と同じにできるという利点がある。
合には、データ入力端子95にＬレベルやＨレベルの信号
が入力されても、２入力NAND回路92と２入力NOR回路93
とはそれぞれ常にＨレベルとＬレベルとを出力する。し
たがって、PMOST1とNMOST2とはともにオフ状態となり、
出力端子５はハイインピーダンス状態となる。ところ
が、このとき、NMOST91もオフ状態となるので、PMOST1
のウェル15には昇圧回路30から標準電圧VDD2以上の電圧
V2が印加される。このようなハイインピーダンス状態に
おいて、外部のLSIから標準電圧VDD2の電圧値をもった
出力信号が出力端子５に印加されてもPMOST1のドレイン
12とウェル15とは順バイアスとなることがない。従っ
て、標準電圧LSIの電源側から低電圧LSIの電源側に電流
が流れるのを防止できる。また、ハイインピーダンス状
態にないときは、PMOST1のウェル15には電源電圧VDD1が
印加されるので、PMOST1の動作特性を、第７図のような
昇圧回路のないバッファ回路におけるPMOSTの動作特性
と同じにできるという利点がある。
なお、上記第６図では昇圧回路30と並列にNMOST91を
接続した例を示した。しかし、バッファ回路から信号を
出力する場合に、PMOST1のウェル15に電源電圧VDD1を印
加し、ハイインピーダンス状態の場合には、ウェル15に
昇圧回路30から電圧V2を印加するような回路であれば、
他の構成をとってもよい。
接続した例を示した。しかし、バッファ回路から信号を
出力する場合に、PMOST1のウェル15に電源電圧VDD1を印
加し、ハイインピーダンス状態の場合には、ウェル15に
昇圧回路30から電圧V2を印加するような回路であれば、
他の構成をとってもよい。
また、昇圧回路30は第３図に示した回路に限らず、外
部回路の電源電圧V2を供給できる回路であればよい。も
ちろん、昇圧回路をCMOSFET以外のバイポーラトランジ
スタ等の素子で構成してもよい。
部回路の電源電圧V2を供給できる回路であればよい。も
ちろん、昇圧回路をCMOSFET以外のバイポーラトランジ
スタ等の素子で構成してもよい。
上記実施例のCMOS回路は、ｐ型基板の上にｎウェルを
形成し、そのｎウェルの内にPMOSTを形成していたが、
他の構成でCMOS回路を構成してもよい。すなわち、バッ
ファ回路がハイインピーダンス状態にあるときに、PMOS
Tのゲート下部の領域（空乏層発生領域）に電源電圧V
DD1より高い所定の電圧V2を印加するように構成されて
いればよい。
形成し、そのｎウェルの内にPMOSTを形成していたが、
他の構成でCMOS回路を構成してもよい。すなわち、バッ
ファ回路がハイインピーダンス状態にあるときに、PMOS
Tのゲート下部の領域（空乏層発生領域）に電源電圧V
DD1より高い所定の電圧V2を印加するように構成されて
いればよい。
なお、PMOSTの空乏層発生領域に電源電圧VDD1より高
い電圧V2を印加すると、基板バイアス効果によってPMOS
Tのしきい値電圧が変化する。但し、例えば電源電圧V
DD1を3.3V,電圧V2を5Vとしたとき、しきい値電圧の変化
は約1V程度である。従って、電圧V2を過度に高くしなけ
れば、ゲートに印加すべき電圧レベルを変えることな
く、昇圧回路を備えたPMOSTを昇圧回路のないPMOSTと同
様に制御することが可能である。
い電圧V2を印加すると、基板バイアス効果によってPMOS
Tのしきい値電圧が変化する。但し、例えば電源電圧V
DD1を3.3V,電圧V2を5Vとしたとき、しきい値電圧の変化
は約1V程度である。従って、電圧V2を過度に高くしなけ
れば、ゲートに印加すべき電圧レベルを変えることな
く、昇圧回路を備えたPMOSTを昇圧回路のないPMOSTと同
様に制御することが可能である。
以上説明したように、この発明によれば、少なくとも
一部のバッファ回路の空乏層発生領域に高い電圧を印加
するので、集積度を過度に低下させず、また、これらの
バッファ回路がハイインンピーダンス状態になるような
ものであっても空乏層発生領域を介して外部回路から電
流が流れることを防止できるという効果がある。
一部のバッファ回路の空乏層発生領域に高い電圧を印加
するので、集積度を過度に低下させず、また、これらの
バッファ回路がハイインンピーダンス状態になるような
ものであっても空乏層発生領域を介して外部回路から電
流が流れることを防止できるという効果がある。
第１図はこの発明の一実施例におけるバッファ回路を示
す回路図、第２図はその半導体装置を示す模式断面図、
第３図は昇圧回路を示す回路図、第４図はこの発明の実
施例による低電圧LSIと標準電圧LSIとの接続状態を示す
回路図、第５図はこの発明の一実施例としての低電圧LS
Iを示す平面図、第６図はこの発明の実施例における他
のバッファ回路を示す回路図、第７図は従来のバッファ
回路を示す回路図、第８図はその半導体を装置を示す模
式断面図、第９図は従来の低電圧LSIと標準電圧LSIとの
接続状態を示す回路図である。 図において、１はPMOST、２はNMOST、５は出力端子、30
は昇圧回路、VDD1は電源電位、VSSは接地電位を示す。 なお、各図中同一符号は同一または相当部分を示す。
す回路図、第２図はその半導体装置を示す模式断面図、
第３図は昇圧回路を示す回路図、第４図はこの発明の実
施例による低電圧LSIと標準電圧LSIとの接続状態を示す
回路図、第５図はこの発明の一実施例としての低電圧LS
Iを示す平面図、第６図はこの発明の実施例における他
のバッファ回路を示す回路図、第７図は従来のバッファ
回路を示す回路図、第８図はその半導体を装置を示す模
式断面図、第９図は従来の低電圧LSIと標準電圧LSIとの
接続状態を示す回路図である。 図において、１はPMOST、２はNMOST、５は出力端子、30
は昇圧回路、VDD1は電源電位、VSSは接地電位を示す。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】複数の出力バッファ回路を備えた半導体集
積回路装置であって、 各出力バッファ回路は、比較的高い電圧を与える第１の
電源と比較的低い電圧を与える第２の電源との間に直列
に順次介挿された第１導電型の第１のトランジスタと第
２導電型の第２のトランジスタとを備えるとともに、前
記第１と第２のトランジスタとの接続部に出力端子が接
続されており、 前記複数の出力バッファ回路のうちの少なくとも一部の
出力バッファ回路の各々は、 前記第１の電源の電圧よりも高い電源電圧の別の電源と
前記第２の電源とを有する外部回路の出力端子に接続さ
れる前記出力端子と、 前記第１のトランジスタの空乏層発生領域と前記第１の
電源との間に介挿された昇圧回路とを備えており、 前記一部の出力バッファ回路がハイインピーダンス状態
にあり且つ前記一部の出力バッファ回路の前記出力端子
の各々には、前記別の電源の電源電圧が印加される場合
には、前記昇圧回路から前記空乏層発生領域に前記別の
電源の電源電圧以上の電圧値を供給することを特徴とす
る半導体集積回路装置。 - 【請求項２】前記昇圧回路から前記空乏層発生領域に常
に前記別の電源の電源電圧以上の電圧値が供給されてい
ることを特徴とする、請求項１記載の半導体集積回路装
置。 - 【請求項３】前記一部の出力バッファ回路が前記ハイイ
ンピーダンス状態にある場合にのみ、前記昇圧回路から
前記空乏層発生領域に前記別の電源の電源電圧以上の電
圧値を供給することとし、前記一部の出力バッファ回路
が前記出力端子から信号を出力する場合には、前記空乏
層発生領域に前記第１の電源の電圧を印加することを特
徴とする、請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333929A JP2741712B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333929A JP2741712B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194965A JPH03194965A (ja) | 1991-08-26 |
| JP2741712B2 true JP2741712B2 (ja) | 1998-04-22 |
Family
ID=18271551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333929A Expired - Fee Related JP2741712B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741712B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266775A (ja) * | 1988-08-31 | 1990-03-06 | Sony Corp | ディジタルデータ再生回路 |
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| JP2920043B2 (ja) * | 1993-06-01 | 1999-07-19 | モトローラ株式会社 | 相補形ｆｅｔを用いたドライバ装置 |
| JP5569462B2 (ja) | 2011-05-06 | 2014-08-13 | 富士通セミコンダクター株式会社 | 出力バッファ回路及び入出力バッファ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154157A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-12-22 JP JP1333929A patent/JP2741712B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03194965A (ja) | 1991-08-26 |
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Legal Events
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