KR100271844B1 - 실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로 - Google Patents

실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로 Download PDF

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Abstract

본 발명에 따르면, 종래에는 CMOS 회로의 논리 임계값이 전원 전위와 접지 전위의 중간값으로부터 어긋난다고 하는 문제가 있었다.
제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디(body)를 각 트랜지스터의 게이트에 접속하고, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디를 저측 기준 전위 배선(6)에 접속하는 것이다.

Description

실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로
본 발명은, 직렬로 접속된 복수개의 PMOS 트랜지스터를 구비한 SOI(silicon on insulator) 구조의 CMOS 회로에 관한 것이다.
대규모 집적 회로(이하, LSI라 함)의 고성능화는 멈추지 않고, 회로의 고집적화, 고속화가 진행되고 있다. 그에 따라, 소비 전력이 증대하고 있다. 최신의 마이크로프로세서 중에는, 소비 전력이 수십 와트에 달하는 제품도 존재한다. 소비 전력의 증대에 따라, 칩 내부에서 발생하는 열량이 신뢰성에 영향을 미친다고 하는 문제, 발열 대책으로서 냉각용 팬 등을 마련한 경우에 제조 비용이 증대한다고 하는 문제, 휴대 정보 단말 기기에 이용된 경우에 건전지의 수명이 저감하기 때문에 쓰는 데 불편하게 된다고 하는 문제 등이 발생한다. 그래서, 전자 공학 업계 및 사용자에 있어서, LSI의 성능을 유지하면서, 소비 전력을 저감시키는 것이, 급선무의 기술 문제로 되고 있다.
소비 전력을 저감시키기 위한 가장 유효한 대책은, 전원 전압을 낮게 하는 것이다. 그러나, 전원 전압을 낮게 하면, MOS 트랜지스터의 속도 성능이 저하하여, 회로의 동작 속도가 저하되어 버린다. 그래서, 지금까지, CMOS 회로에 대하여, 전원 전압을 낮게 하더라도, 동작 속도가 저하되지 않도록, 여러가지의 대책이 제안되어 왔다. 최근, SOI(Silicon On Insulator) 구조의 CMOS 회로가 주목받고 있다.
SOI 구조의 CMOS 회로의 이점으로서, 이하의 3가지를 들 수 있다. 첫번째로, 문헌 1에 「“SOI 기술의 연구 개발 동향”, 응용 물리, 제 64권, 제 11호, p1104-1110(1995)」의 1106페이지, 오른쪽란의 2행 내지 8행에 기재되어 있는 바와 같이, SOI 구조의 CMOS 회로는 매립 산화막을 구비하고 있기 때문에 기생 용량이 작고, 따라서, 부하의 충방전에 요하는 시간이 짧아져 동작 속도가 빨라진다고 하는 점이다. 즉, 전원 전압을 낮게 하더라도, 회로의 동작 속도를 높게 유지할 수 있다고 하는 점이다.
둘째로, 문헌 1의 1106페이지, 오른쪽란의 23행 내지 33행에 기재되어 있는 바와 같이, 전원 전압을 낮게 하더라도 보디(body) 바이어스 전위에 의해 MOS 트랜지스터의 임계값 전압이 상승하지 않기 때문에 MOS 트랜지스터의 스위칭 속도가 저하하지 않으면서, 따라서 전원 전압을 낮게 하더라도, 회로의 동작 속도를 높게 유지할 수 있다고 하는 점이다.
세째로, 문헌 2 「"A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation", IEDM94, p809-812 (1994)」에 기재되어 있는 바와 같이, MOS 트랜지스터의 보디 전위를 제어함으로써 전원 전압을 낮게 하더라도 MOS 트랜지스터의 전류 구동 능력을 유지할 수 있으며, 따라서 전원 전압을 낮게 하더라도, 회로의 동작 속도를 높게 유지할 수 있다고 하는 점이다.
도 14는 종래의 SOI 구조의 CMOS 회로의 구성도이다. 도 14는 NOR 회로를 도시하고 있다. 도 14에 있어서, 참조번호 (101, 102)는 제 1, 제 2 PMOS 트랜지스터, 참조번호 (103, 104)는 제 1, 제 2 NMOS 트랜지스터이다. 또한, 참조번호 (105)는 전원에 접속된 고측 기준 전위 배선, 참조번호 (106)은 그라운드에 접속된 저측 기준 전위 배선이다. 또한, A, B는 신호가 입력되는 제 1, 제 2 입력 단자, C는 신호가 출력되는 출력 단자이다.
도 14에 도시하는 종래의 회로에서는, 제 1, 제 2 PMOS 트랜지스터(101, 102) 및 제 1, 제 2 NMOS 트랜지스터(103, 104)의 보디를 각 트랜지스터의 게이트에 접속함으로써, 전원 전압이 낮은 경우라도, 회로의 동작 속도를 높게 유지하고 있다.
종래의 SOI 구조의 CMOS 회로는 이상과 같이 구성되어 있기 때문에, 전원 전압을 낮게 하더라도, 회로의 동작 속도를 높게 유지할 수 있다. 그러나, 이러한 종래의 SOI 구조의 CMOS 회로라 할지라도, 이하에 도시하는 문제가 있다. 즉, 일반적으로, NMOS 트랜지스터의 실리콘 중에 있어서의 전자의 이동도(mobility)는 PMOS 트랜지스터의 실리콘 중에 있어서의 정공(이하, 홀이라 함)의 이동도에 비해서 약 2배 정도 크며, 따라서 문헌 3 「닛께이 마이크로 디바이스, 9월호, 1994년」의 153페이지, 도 11에 도시되는 바와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터의 치수가 같은 경우, NMOS 트랜지스터의 전류값은 PMOS 트랜지스터의 전류값에 비해서 약 2배 정도 크지만, 회로가 고집적화하여 전원 전압이 낮아지면 이동도(mobility)의 괴리는 더욱 커지며, 전류값의 괴리도 그에 따라 더욱 커진다. 그 결과, NOR 회로 등의 직렬로 접속된 복수개의 PMOS 트랜지스터를 구비하고 있는 CMOS 회로의 논리 임계값이 전원 전위와 접지 전위의 중간값으로부터 어긋나기 때문에, 회로 동작에 여유가 없어져 노이즈에 대한 내성이 낮아진다. 또한, 출력 신호의 상승과 하강의 천이 시간이 극단적으로 다르게 되기 때문에, 고성능의 LSI를 설계하여 제조하는 것이 곤란해져 회로의 신뢰성이 낮아진다.
이러한 문제에 대하여, NMOS 트랜지스터 및 PMOS 트랜지스터의 치수를 변경함으로써 대처하는 방법도 있지만, 그 경우에는 효율적인 트랜지스터의 배치나 배선이 곤란해지므로, 회로의 레이아웃이 복잡해지는 등의 새로운 문제도 발생한다.
본 발명의 목적은 상기한 바와 같은 문제를 해결하기 위해서 이루어진 것으로, 논리 임계값을 전원 전위와 접지 전위의 중간값에 접근시킬 수 있는 SOI 구조의 CMOS 회로를 얻는 데에 있다.
도 1은 본 발명의 실시예 1에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도.
도 2는 본 발명의 실시예 2에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도.
도 3은 본 발명의 실시예 2에 의한 SOI 구조의 CMOS 회로에 이용되는 제 1, 제 2 전위 제한 회로를 도시하는 구성도.
도 4는 PMOS 트랜지스터의 보디(body) 전위의 하한의 범위를 도시하는 그래프.
도 5는 본 발명의 실시예 2에 의한 SOI 구조의 CMOS 회로의 동작 설명도.
도 6은 본 발명의 실시예 3에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도.
도 7은 본 발명의 실시예 3에 의한 SOI 구조의 CMOS 회로에 이용되는 보디 전위 발생 회로를 도시하는 구성도.
도 8은 PMOS 트랜지스터의 보디 전위의 범위를 도시하는 그래프.
도 9는 본 발명의 실시예 3에 의한 SOI 구조의 CMOS 회로에 이용되는 다른 보디 전위 발생 회로를 도시하는 구성도.
도 10은 본 발명의 실시예 4에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도.
도 11은 본 발명의 실시예 4에 의한 SOI 구조의 CMOS 회로에 이용되는 보디 전위 발생 회로를 도시하는 구성도.
도 12는 NMOS 트랜지스터의 보디 전위의 범위를 도시하는 그래프.
도 13은 본 발명의 실시예 4에 의한 SOI 구조의 CMOS 회로에 이용되는 다른 보디 전위 발생 회로를 도시하는 구성도.
도 14는 종래의 SOI 구조의 CMOS 회로를 도시하는 구성도.
도면의 주요부분에 대한 부호의 설명
1, 2 : 제 1, 제 2 PMOS 트랜지스터(PMOS 트랜지스터)
3, 4 : 제 1, 제 2 NMOS 트랜지스터(NMOS 트랜지스터)
5 : 고측 기준 전위 배선
6 : 저측 기준 전위 배선
7, 8 : 제 1, 제 2 전위 제한 회로(전위 제한 회로)
10, 19 : 보디 전위 발생 회로
본 발명에 관한 SOI 구조의 CMOS 회로는, PMOS 트랜지스터의 보디를 게이트에 접속하고, NMOS 트랜지스터의 보디를 그라운드에 접속된 저측 기준 전위 배선에 접속한 것이다.
본 발명에 관한 SOI 구조의 CMOS 회로는, PMOS 트랜지스터의 보디와, 전원에 접속된 고측 기준 전위 배선을 접속하는 보디 전위를, 전원 전위와, 전원 전위에서 내부 확산 전위를 뺀 값 사이의 일정값으로 하는 보디 전위 발생 회로를 구비하며, NMOS 트랜지스터의 보디를 그라운드에 접속된 저측 기준 전위 배선에 접속한 것이다.
본 발명에 관한 SOI 구조의 CMOS 회로는, NMOS 트랜지스터의 보디와, 전원에 접속된 고측 기준 전위 배선을 접속하는 보디 전위를, 접지 전위와, 접지 전위에서 내부 확산 전위를 뺀 값 사이의 일정값으로 하는 보디 전위 발생 회로를 구비하며, PMOS 트랜지스터의 보디를 전원에 접속된 고측 기준 전위 배선에 접속한 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
실시예
이하, 본 발명의 일 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도이다. 도 1은 NOR 회로를 도시하고 있다. 도 1에 있어서, 참조번호 (1, 2)는 제 1, 제 2 PMOS 트랜지스터(PMOS 트랜지스터), 참조번호 (3, 4)는 제 1, 제 2 NMOS 트랜지스터(NMOS 트랜지스터)이다. 또한, 참조번호 (5)는 전원에 접속된 전원 전위 VDD의 고측 기준 전위 배선, 참조번호 (6)은 그라운드에 접속된 접지 전위 VSS의 저측 기준 전위 배선이다. 또한, A, B는 신호가 입력되는 제 1, 제 2 입력 단자, C는 신호가 출력하는 출력 단자이다.
도 1에 도시하는 본 발명의 실시예 1의 회로에 있어서, 제 1, 제 2 PMOS 트랜지스터(1, 2)를 직렬로 접속하고, 제 1, 제 2 NMOS 트랜지스터(3, 4)를 제 2 PMOS 트랜지스터(2)에 접속하고 있다.
또한, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 각 트랜지스터의 게이트에 접속하고, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디를 저측 기준 전위 배선(6)에 접속하고 있다.
또한, 제 1 입력 단자 A를 제 1 PMOS 트랜지스터(1)의 게이트 및 제 1 NMOS 트랜지스터(3)의 게이트에 접속하며, 제 2 입력 단자 B를 제 2 PMOS 트랜지스터(2)의 게이트 및 제 2 NMOS 트랜지스터(4)의 게이트에 접속하고 있다.
다음에 동작에 대하여 설명한다.
제 1 PMOS 트랜지스터(1)의 게이트에 접지 전위 VSS의 L 신호가 입력되고, 제 1 PMOS 트랜지스터(1)가 ON 상태로 될 때, 제 1 PMOS 트랜지스터(1)의 보디가 접지 전위 VSS로 되어, 제 1 PMOS 트랜지스터(1)의 임계값 전압이 낮아지기 때문에, 전류 구동 능력이 높아진다.
또한, 제 1 PMOS 트랜지스터(1)의 게이트에 전원 전위 VDD의 H 신호가 입력되고, 제 1 PMOS 트랜지스터(1)가 OFF 상태로 될 때, 제 1 PMOS 트랜지스터(1)의 보디가 전원 전위 VDD로 되어, 제 1 PMOS 트랜지스터(1)의 임계값 전압이 높아지기 때문에, 리크 전류가 감소한다.
마찬가지로, 제 2 PMOS 트랜지스터(2)의 게이트에 L 신호가 입력되며, 제 2 PMOS 트랜지스터가 ON 상태로 될 때, 제 2 PMOS 트랜지스터(2)의 보디가 접지 전위 VSS로 되어, 제 2 PMOS 트랜지스터(2)의 임계값 전압이 낮아지기 때문에, 전류 구동 능력이 높아진다.
또한, 제 2 PMOS 트랜지스터(2)의 게이트에 H 신호가 입력되며, 제 2 PMOS 트랜지스터(2)가 OFF 상태로 될 때, 제 2 PMOS 트랜지스터(2)의 보디가 전원 전위 VDD로 되어, 제 2 PMOS 트랜지스터(2)의 임계값 전압이 높아지기 때문에, 리크 전류가 감소한다.
한편, 제 1 NMOS 트랜지스터(3)의 게이트에 L 신호가 입력되어도, H 신호가 입력되어도, 제 1 NMOS 트랜지스터(3)의 임계값 전압은 변화하지 않기 때문에, 전류 구동 능력, 리크 전류는 변화하지 않는다.
이상과 같이, 본 실시예 1에 의하면, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 각 트랜지스터의 게이트에 접속하고, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디를 저측 기준 전위 배선(6)에 접속하고 있다. 이 때문에, 제 1, 제 2 PMOS 트랜지스터(1, 2)가 ON 상태일 때, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류 구동 능력이 높아지는 것에 반하여, 제 1, 제 2 NMOS 트랜지스터(3, 4)가 ON 상태일 때일지라도, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류 구동 능력은 높아지지 않으며, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류 구동 능력이 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류 구동 능력에 접근하여, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류값과 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류값의 괴리가 작아진다. 따라서, 제 1, 제 2 PMOS 트랜지스터(1, 2) 및 제 1, 제 2 NMOS 트랜지스터(3, 4)의 치수를 변경하지 않으면서, CMOS 회로의 논리 임계값이 전원 전위 VDD와 접지 전위 VSS의 중간값으로 보정되기 때문에, 회로 동작에 여유가 생겨 노이즈에 대한 내성이 높아지는 효과를 얻을 수 있다. 또한, 출력 신호의 상승 및 하강의 천이 시간의 차가 작아지기 때문에, 고성능의 LSI를 설계하여 제조하는 것이 용이해져 회로의 신뢰성이 높아지는 효과를 얻을 수 있다.
또한, 제 1, 제 2 PMOS 트랜지스터(1, 2)는, ON 상태로 될 때에는 전류 구동 능력이 높고, OFF 상태로 될 때에는 리크 전류가 낮은 이상적인 트랜지스터 동작을 하는 효과를 얻을 수 있다.
(실시예 2)
상기 실시예 1에 있어서는, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디가 각 트랜지스터의 게이트에 직접 접속되어 있기 때문에, 전원 전위 VDD가 내부 확산(built-in) 전위 VBL보다 큰 경우, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 소스와 보디 사이에 내부 확산 전위 VBL 이상의 전압이 인가되는 경우가 있다. 즉, 전원 전위 VDD가 내부 확산 전위 VBL보다 큰 경우, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 게이트에 L 신호가 입력될 때, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디가 접지 전위 VSS로 되며, 소스가 전원 전위 VDD로 되기 때문에, 소스와 보디 사이에 내부 확산 전위 VBL 이상의 전압이 인가된다. 이 때, 제 1, 제 2 PMOS 트랜지스터(1, 2)는, 보디가 베이스, 소스, 드레인이 이미터(emitter), 컬렉터(collector)로서 기능하는 기생 바이폴러 동작을 하기 때문에, 정상적인 동작을 할 수 없게 된다.
본 실시예 2에 있어서는, 전원 전위 VDD가 내부 확산 전위 VBL보다 큰 경우라도, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 소스와 보디 사이에 내부 확산 전위 VBL 이상의 전압이 인가되지 않도록, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 각 트랜지스터의 게이트에 전위 제한 회로를 거쳐서 접속하는 경우에 대하여 설명한다.
도 2는 본 발명의 실시예 2에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도이다. 도 2는 NOR 회로를 도시하고 있다. 도 2에 있어서, 참조번호 (7)은 제 1 PMOS 트랜지스터(1)의 보디와 게이트를 접속하는 제 1 전위 제한 회로(전위 제한 회로), 참조번호 (8)은 제 2 PMOS 트랜지스터(2)의 보디와 게이트를 접속하는 제 2 전위 제한 회로(전위 제한 회로)이다. 그 밖의 구성 요소는 도 1에 동일 부호를 부여하여 도시한 것과 동등하다.
도 3은 본 발명의 실시예 2에 의한 SOI 구조의 CMOS 회로에 이용되는 제 1, 제 2 전위 제한 회로의 구성도이다. 도 3에 있어서, 참조번호 (9)는 게이트와 드레인이 접속된 제 3 PMOS 트랜지스터이다. 또한, D는 제 1 PMOS 트랜지스터(1)의 게이트 혹은 제 2 PMOS 트랜지스터(2)의 게이트와 접속하는 접속 단자이며, E는 제 1 PMOS 트랜지스터(1)의 보디 혹은 제 2 PMOS 트랜지스터(2)의 보디와 접속하는 접속 단자이다.
도 3에 도시하는 본 발명의 실시예 2에 의한 SOI 구조의 CMOS 회로에 이용되는 제 1, 제 2 전위 제한 회로(7, 8)는, 제 3 PMOS 트랜지스터(9)의 임계값 전압을 바꿈으로써, 그라운드를 기준으로 한 보디 전위의 하한값 VH를, 전원 전위 VDD와, 전원 전위 VDD에서 내부 확산 전위 VBL을 뺀 값 사이의 값으로 하는 것이다. 즉, 제 3 PMOS 트랜지스터(9)의 임계값 전압을 바꿈으로써, 보디 전위의 하한값 VH를, 도 4에 도시하는 바와 같이 직선 VH = VDD와 직선 VH = VDD-VBL 사이의 값으로 하는 것이다. 또한, 도 4의 세로축은 VH이고, 가로축은 VDD 이다.
예를 들면, 제 1 PMOS 트랜지스터(1)의 게이트에 도 5a에 도시하는 상한이 전원 전위 VDD이고 하한이 접지 전위 VSS인 펄스 신호가 입력되는 경우, 제 1 PMOS 트랜지스터(1)의 보디 전위는, 도 5b에 도시하는 바와 같이 펄스 신호의 전위가 VH 이하일 때에는 VH로 되고, 펄스 신호의 전위가 VH보다 클 때에는 펄스 신호와 같은 전위로 된다. 또한, 도 5a의 세로축은 입력 신호의 전위이고, 도 5b의 세로축은 보디 전위이며, 도 5a, 도 5b의 가로축은 시간이다.
이상과 같이, 본 실시예 2에 의하면, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 각 트랜지스터의 게이트에 전위 제한 회로를 거쳐서 접속하고, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디를 저측 기준 전위 배선(6)에 접속하고 있기 때문에, 실시예 1과 마찬가지의 효과를 얻을 수 있다.
또한, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 각 트랜지스터의 게이트에 전위 제한 회로를 거쳐서 접속하고 있기 때문에, 전원 전위 VDD가 내부 확산 전위 VBL보다 큰 경우에도 정상적으로 동작하는 효과를 얻을 수 있다.
(실시예 3)
도 6은 본 발명의 실시예 3에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도이다. 도 6은 NOR 회로를 도시하고 있다. 도 6에 있어서, 참조번호 (10)은 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디와 고측 기준 전위 배선(5)을 접속하는 보디 전위 발생 회로이다. 그 밖의 구성 요소는 도 1에 동일 부호를 부여하여 도시한 것과 동등하다.
도 7은 본 발명의 실시예 3에 의한 SOI 구조의 CMOS 회로에 이용하는 보디 전위 발생 회로의 구성도이다. 도 7에 있어서, 참조번호 (11, 12)는 제 4, 제 5 PMOS 트랜지스터, 참조번호 (13 내지 15)는 제 1 내지 제 3 캐패시터, 참조번호 (16)은 코일, 참조번호 (17)은 저항이다. 또한, F는 고측 기준 전위 배선(5)과 접속하는 접속 단자, G는 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디와 접속하는 접속 단자, H는 그라운드와 접속하는 접속 단자이다.
도 7에 도시하는 본 발명의 실시예 3에 의한 SOI 구조의 CMOS 회로에 이용되는 보디 전위 발생 회로(10)는, 교대로 온·오프시키는 제 4, 제 5 PMOS 트랜지스터(11, 12)의 온·오프 시간을 바꿈으로써, 소스를 기준으로 한 보디 전위 VH를, 전원 전위 VDD와, 전원 전위 VDD에서 내부 확산 전위 VBL을 뺀 값 사이의 일정값으로 하는 것이다. 즉, 제 4, 제 5의 PMOS 트랜지스터(11, 12)의 온·오프 시간을 바꿈으로써, 보디 전위 VH를, 도 8에 도시하는 바와 같이 직선 VH = VDD와 직선 VH = VDD - VBL 사이의 일정값으로 하는 것이다. 또한, 도 8의 세로축은 VH이고, 가로축은 VDD 이다.
이상과 같이, 본 실시예 3에 의하면, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 고측 기준 전위 배선(5)에 보디 전위 발생 회로(10)를 거쳐서 접속하며, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디를 저측 기준 전위 배선(6)에 접속하고 있다. 이 때문에, 제 1, 제 2 PMOS 트랜지스터(1, 2)가 ON 상태일 때, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류 구동 능력이 높아지는 것에 반하여, 제 1, 제 2 NMOS 트랜지스터(3, 4)가 ON 상태일 때라 할지라도, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류 구동 능력은 높아지지 않으며, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류 구동 능력이 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류 구동 능력에 접근하여, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류값과 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류값의 괴리가 작아진다. 따라서, 실시예 1과 마찬가지의 효과를 얻을 수 있다.
또한, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디가 각 트랜지스터의 게이트에 접속되어 있지 않기 때문에, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 게이트에 입력되는 신호의 기생 용량이 실시예 1 및 실시예 2의 경우보다 작아지는 효과를 얻을 수 있다.
또한, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 고측 기준 전위 배선(5)에 보디 전위 발생 회로(10)를 거쳐서 접속하고 있기 때문에, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디 전위 VH가 일정값으로 되어, 실시예 1 및 실시예 2와 같이 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디 전위 VH가 변화하는 경우보다, 정확한 회로 시뮬레이션을 실현할 수 있고, 신뢰성이 높은 회로를 설계하여 제조하는 것이 용이해지는 효과를 얻을 수 있다. 이것은, 보디 전위 VH가 변화하는 경우, 트랜지스터의 전기 특성이 복잡하게 변화하기 때문이다.
또한, 도 7에 도시하는 보디 전위 발생 회로(10)에서, 보디 전위 VH를, 전원 전위 VDD와, 전원 전위 VDD에서 내부 확산 전위 VBL을 뺀 값 사이의 일정값으로 할 수 없는 경우에는, 도 9에 도시한 바와 같이 도 7에 도시하는 회로에, 게이트와 드레인이 접속된 제 6 PMOS 트랜지스터(18)를 접속함으로써, 보디 전위 VH를, 전원 전위 VDD와, 전원 전위 VDD에서 내부 확산 전위 VBL을 뺀 값 사이의 일정값으로 할 수 있다.
(실시예 4)
도 10은 본 발명의 실시예 4에 의한 SOI 구조의 CMOS 회로를 도시하는 구성도이다. 도 10은 NOR 회로를 도시하고 있다. 도 10에 있어서, 참조번호 (19)는 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디와 고측 기준 전위 배선(5)을 접속하는 보디 전위 발생 회로이다. 그 밖의 구성요소는 도 1에 동일 부호를 부여하여 도시한 것과 동등하다.
도 11은 본 발명의 실시예 4에 의한 SOI 구조의 CMOS 회로에 이용되는 보디 전위 발생 회로의 구성도이다. 도 11에 있어서, 참조번호 (20, 21)은 제 3, 제 4 NMOS 트랜지스터, 참조번호 (22)는 홀수개의 인버터를 직렬로 접속한 구성의 링 발진 회로, 참조번호 (23)은 제 4 캐패시터이다. 또한, I는 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디와 접속하는 접속 단자, J는 그라운드와 접속하는 접속 단자이다. 고측 기준 전위 배선(5)은 링 발진 회로(22)의 각 인버터와 접속한다.
도 11에 도시하는 본 발명의 실시예 4에 의한 SOI 구조의 CMOS 회로에 이용되는 보디 전위 발생 회로(19)는, 제 3, 제 4 NMOS 트랜지스터(20, 21)의 임계값 전압을 바꿈으로써, 소스를 기준으로 한 보디 전위 VH를, 접지 전위 VSS와, 접지 전위 VSS에서 내부 확산 전위 VBL을 뺀 값 사이의 일정값으로 하는 것이다. 즉, 제 3, 제 4 NMOS 트랜지스터의 온·오프 시간을 바꿈으로써, 보디 전위 VH를, 도 12에 도시하는 바와 같이 직선 VH = VSS와 직선 VH = VSS - VBL 사이의 일정값으로 하는 것이다. 또한, 도 12의 세로축은 VH이고, 가로축은 VDD 이다.
이상과 같이, 본 실시예 4에 의하면, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디를 고측 기준 전위 배선(5)에 보디 전위 발생 회로(19)를 거쳐서 접속하고, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 보디를 저측 기준 전위 배선(6)에 접속하고 있다. 이 때문에, 제 1, 제 2 PMOS 트랜지스터(1, 2)가 ON의 상태일 때라 할지라도, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류 구동 능력이 높아지지 않는 반면, 제 1, 제 2 NMOS 트랜지스터(3, 4)가 ON 상태일 때, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류 구동 능력은 낮아져, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류 구동 능력이 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류 구동 능력에 접근하여, 제 1, 제 2 PMOS 트랜지스터(1, 2)의 전류값과 제 1, 제 2 NMOS 트랜지스터(3, 4)의 전류값의 괴리가 작아진다. 따라서, 제 1, 제 2 PMOS 트랜지스터(1, 2) 및 제 1, 제 2 NMOS 트랜지스터(3, 4)의 치수를 변경하지 않고서, CMOS 회로의 논리 임계값이 전원 전위 VDD와 접지 전위 VSS의 중간값으로 보정되기 때문에, 회로 동작에 여유가 생겨 노이즈에 대한 내성이 높아지는 효과를 얻을 수 있다. 또한, 출력 신호의 상승 및 하강의 천이 시간의 차가 작아지기 때문에, 고성능의 LSI를 설계하여 제조하는 것이 용이해져 회로의 신뢰성이 높아지는 효과를 얻을 수 있다.
또한, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 보디를 고측 기준 전위 배선(5)에 보디 전위 발생 회로(19)를 거쳐서 접속하고 있기 때문에, 제 1, 제 2 NMOS 트랜지스터(3, 4)의 임계값 전압이 높아져 리크 전류가 작아지는 효과를 얻을 수 있다.
또한, 도 11에 도시하는 보디 전위 발생 회로(19)에서는, 보디 전위 VH를, 접지 전위 VSS와, 접지 전위 VSS에서 내부 확산 전위 VBL을 뺀 값 사이의 일정값으로 할 수 없는 경우에는, 도 13에 도시하는 바와 같이 도 11에 도시하는 회로에 게이트와 드레인이 접속된 제 5 NMOS 트랜지스터(24)를 접속함으로써, 보디 전위 VH를, 접지 전위 VSS와, 접지 전위 VSS에서 내부 확산 전위 VBL을 뺀 값 사이의 일정값으로 할 수 있다.
본 발명의 관련 기술로서, PMOS 트랜지스터의 보디를 일정한 양전위로 하는 예 및 NMOS 트랜지스터의 보디를 일정한 음전위로 하는 예가 일본국 특허 공개 평성 제 3-66159 호 공보 및 일본국 특허 공개 평성 제 9-55652 호 공보에 개시되어 있지만, 이들 공보에는 보디 전위의 크기에 대해서는 개시되어 있지 않다.
이상과 같이, 본 발명에 따르면, SOI 구조의 CMOS 회로를, PMOS 트랜지스터의 보디가 게이트에 접속하고, NMOS 트랜지스터의 보디가 그라운드에 접속된 저측 기준 전위 배선에 접속하도록 구성하였기 때문에, CMOS 회로의 논리 임계값이 전원 전위와 접지 전위의 중간값으로 보정되어, 회로 동작에 여유가 생겨 노이즈에 대한 내성이 높아지는 효과가 있다. 또한, 출력 신호의 상승 및 하강의 천이 시간의 차가 작아져, 고성능의 LSI를 설계하여 제조하는 것이 용이해져 회로의 신뢰성이 높아지는 효과가 있다. 또한, PMOS 트랜지스터는, ON 상태로 될 때에는 전류 구동 능력이 높고, OFF 상태로 될 때에는 리크 전류가 낮은 이상적인 트랜지스터 동작을 하는 효과가 있다.
본 발명에 따르면, SOI 구조의 CMOS 회로를, PMOS 트랜지스터의 보디와, 전원에 접속된 고측 기준 전위 배선을 접속하는 보디 전위를, 전원 전위와, 전원 전위에서 내부 확산 전위를 뺀 값 사이의 일정값으로 하는 보디 전위 발생 회로를 구비하며, NMOS 트랜지스터의 보디가 그라운드에 접속된 저측 기준 전위 배선에 접속하도록 구성하였기 때문에, CMOS 회로의 논리 임계값이 전원 전위와 접지 전위의 중간값으로 보정되어, 회로 동작에 여유가 생겨 노이즈에 대한 내성이 높아지는 효과가 있다.
또한, 출력 신호의 상승 및 하강의 천이 시간의 차가 작아져, 고성능의 LSI를 설계하여 제조하는 것이 용이해져 회로의 신뢰성이 높아지는 효과가 있다.
또한, PMOS 트랜지스터의 보디 전위가 일정값으로 되어, 정확한 회로 시뮬레이션을 실현할 수 있고, 신뢰성이 높은 회로를 설계하여, 제조하는 것이 용이해지는 효과가 있다.
본 발명에 따르면, SOI 구조의 CMOS 회로를, NMOS 트랜지스터의 보디와, 전원에 접속된 고측 기준 전위 배선을 접속하는 보디 전위를, 접지 전위와, 접지 전위에서 내부 확산 전위를 뺀 값 사이의 일정값으로 하는 보디 전위 발생 회로를 구비하며, PMOS 트랜지스터의 보디가 전원에 접속된 고측 기준 전위 배선에 접속하도록 구성하였기 때문에, CMOS 회로의 논리 임계값이 전원 전위와 접지 전위의 중간값으로 보정되어, 회로 동작에 여유가 생겨 노이즈에 대한 내성이 높아지는 효과가 있다. 또한, 출력 신호의 상승 및 하강의 천이 시간의 차가 작아져, 고성능의 LSI를 설계하여 제조하는 것이 용이해져 회로의 신뢰성이 높아지는 효과가 있다. 또한, NMOS 트랜지스터의 임계값 전압이 높아져 리크 전류가 작아지는 효과를 얻을 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 직렬로 접속된 복수의 PMOS 트랜지스터와, 상기 PMOS 트랜지스터에 접속된 NMOS 트랜지스터를 포함한 SOI 구조의 CMOS 회로에 있어서,
    상기 PMOS 트랜지스터는 보디가 게이트에 접속된 것이며,
    상기 NMOS 트랜지스터는 보디가 그라운드에 접속된 저측 기준 전위 배선에 접속된 것을 특징으로 하는 SOI 구조의 CMOS 회로.
  2. 직렬로 접속된 복수의 PMOS 트랜지스터와, 상기 PMOS 트랜지스터에 접속된 NMOS 트랜지스터를 포함한 SOI 구조의 CMOS 회로에 있어서,
    상기 PMOS 트랜지스터의 보디와, 전원에 접속된 고측 기준 전위 배선을 접속하는 상기 보디 전위를, 전원 전위와, 전원 전위에서 내부 확산 전위를 뺀 값 사이의 일정한 값으로 하는 보디 전위 발생 회로를 포함하며,
    상기 NMOS 트랜지스터는, 보디가, 그라운드에 접속된 저측 기준 전위 배선에 접속된 것을 특징으로 하는 SOI 구조의 CMOS 회로.
  3. 직렬로 접속된 복수의 PMOS 트랜지스터와, 상기 PMOS 트랜지스터에 접속된 NMOS 트랜지스터를 포함한 SOI 구조의 CMOS 회로에 있어서,
    상기 NMOS 트랜지스터의 보디와, 전원에 접속된 고측 기준 전위 배선을 접속하는 상기 보디 전위를, 접지 전위와, 접지 전위에서 내부 확산 전위를 뺀 값 사이의 일정한 값으로 하는 보디 전위 발생 회로를 포함하며,
    상기 PMOS 트랜지스터는, 보디가, 전원에 접속된 고측 기준 전위 배선에 접속된 것을 특징으로 하는 SOI 구조의 CMOS 회로.
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