JPH01126824A

JPH01126824A - 半導体集積回路装置

Info

Publication number: JPH01126824A
Application number: JP62285963A
Authority: JP
Inventors: Makoto Suzuki; 誠鈴木; Masaru Tachibana; 大橘; Hisayuki Higuchi; 樋口　久幸; Toshiaki Masuhara; 増原　利明
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1989-05-18
Anticipated expiration: 2012-06-18
Also published as: JP2621248B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特に、０ＭＯＳ
・ＦＥＴおよびバイポーラトランジスタからなる高速か
つ低消費電力の半導体集積回路装置に関するものである
。

〔従来の技術〕

ＣＭＯＳデバイスの最大の特徴は、低消費電力であり、
動作消費電力は、内部ＣＭＯ３回路の負荷容量の充放電
電流と、遷移状態時に流れる貫通電流と、リーク電流に
よる僅かな静止時消費電力だけである。

０ＭＯ８を用いた論理回路としては、Ｎチャネル型ＭＯ
Ｓ・ＦＥＴ（以下、ＮＭＯＳ・ＦＥＴ）の負荷駆動能力
がＰチャネル型ＭＯＳ・ＦＥＴ（以下、ＰＭＯＳ・ＦＥ
Ｔ）のそれに比べて大きいことから、ＮＡＮＤ回路が最
も高速に動作するので、ＮＡＮＤゲートが多用されてい
るが、基本ゲートはインバータ回路である。

０ＭＯＳ・ＥＦＴだけのインバータ回路よりもさらに高
速に動作するものとして、０ＭＯＳ・ＦＥＴとバイポー
ラ・トランジスタとを組合わせたＢｉＣＭＯＳ論理回路
が知られている。この技術に関するものとしては、例え
ば、特開昭５９−８４３１号公報、特開昭５９−１１０
３４号公報、または特開昭６０−１３０２１６号公報等
がある。

第２図は、従来の０ＭＯＳ・ＦＥＴおよびバイポーラト
ランジスタからなる半導体集積回路の一例を示す構成図
である。

第２図のインバータ回路では、ＰＭＯＳ・ＦＥＴ１００
がＮＰＮバイポーラトランジスタ１０４を駆動し、ＮＭ
ＯＳ・ＦＥＴ１０２がＮＰＮバイポーラトランジスタ１
０５を駆動し、かつこれらのＮＰＮトランジスタ１０４
，１０５によって出力端子２に接続された負荷を駆動す
ることにより、高速で低消費電力の装置を実現している
。ここで、ＮＭＯＳ・ＦＥＴＩＯｌ、１０３Ｌｌ：、そ
れぞｔＬＮＰＮ）−ランジスタ１０４，１０５を相補動
作させる際に、ＯＦＦ側のＮＰＮトランジスタのベース
電荷を引き抜き、ＮＰＮトランジスタ１０４，１０５を
通って流れる貫通電流を抑制するためのものである。従
って、これらのＮＭＯ３−ＦＥＴＩｏｌ、１０３は、第
２図の回路の高速かつ低消費電力動作に必要不可欠の構
成要素である。

〔発明が解決しようとする問題点〕

ところで、近年、０ＭＯＳ・ＦＥＴやバイポーラトラン
ジスタ等の素子の微細化、つまりスケーリングにより、
これらの素子の性能が向上し、その結果、ＭＯＳ　−Ｆ
ＥＴおよびバイポーラトランジスタからなる装置の性能
、特に速度がスケーリングに伴って向上している。

しかしながら、素子の微細化により、ＭＯ’Ｓ・ＦＥＴ
においては、いわゆるホットキャリアの注入現象により
、素子の耐圧が従来のＬＳＩの電源電圧である５■以下
になっているため、上記電源電圧を下げるか、あるいは
回路を高耐圧化して、素子には上記耐圧以下の電圧しか
印加されないようにする必要にせまられている。

第２図の回路では、ＰＭＯＳ・ＦＥＴ１００゜ＮＭＯＳ
・ＦＥＴＩＯＩのソース・ドレイン間には電源電圧が、
またＮＭＯＳ・ＦＥＴ１０２のソース・ドレイン間には
出力端子２の高レベル電圧（例えば、電源電圧５ｖの時
、４．６Ｖ）が、それぞれ加わる。

また、ＮＭＯＳ・ＦＥＴ１０２によりＮＰＮＩ−ランジ
スタ１０５を駆動しようとすると、ＮＭ○５−ＦＥＴ１
０２のソース電位がＮＰＮトランジスタのベース・エミ
ッタ間順方向電圧ＶＢＥ分だけ接地（ＧＮＤ）電位より
上昇するため、低電源電圧、低振幅動作を行わせると、
出力の立下げ動作速度が低下して、電源電圧をあまり下
げられないという問題がある。

本発明の目的は、これら従来の問題を解決し、ＣＭＯＳ
　−ＦＥＴとバイポーラトランジスタからなる論理回路
において、ＭＯＳ　−ＦＥＴのソース・ドレイン間に加
わる電圧を低減して、回路の高耐圧を図り、かつ低電源
電圧で高速に動作することが可能な半導体集積回路装置
を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の半導体集積回路装置
は、ＭＯＳ　−ＦＥＴとバイポーラ・トランジスタから
なり、該バイポーラ・トランジスタにより負荷を駆動す
る半導体集積回路装置において、上記バイポーラ・トラ
ンジスタのベースに接続されるＮチャネル型ＭＯＳ　−
ＦＥＴのソース端子を、駆動段に印加される電源電圧の
うち、最も低い電位に比べて正極性方向の電圧値に接続
するか、該ソース端子に正極性方向の電圧値を持たせる
ことに特徴がある。

〔作　　用〕

本発明においては、第２図の回路に対して、ＮＭＯＳ　
−ＦＥＴｌ０１あるいはＮＭＯＳ　−ＦＥＴ１０３のソ
ース電位を、接地電位よりも高くするとともに、ＮＭＯ
Ｓ−ＦＥＴ１０３のソース電位を、接地電位よりも高く
し、かっＮＭＯＳ−ＦＥＴ１０２の閾電圧を従来の回路
の閾電圧よりも下げることにより、低電源電圧の動作を
可能にし、高速動作を可能にする。すなわち、先ず、第
２図の従来例の回路において、ＮＭＯＳ−ＦＥＴ１０１
および／または１０３のソース電位を接地電位よりも＋
Ｖｏ（Ｖ）だけ高くすることにより、ＰＭＯＳ・ＦＥＴ
１００、ＮＭＯＳ−ＦＥＴＩＯＩ。

１０３のソース・ドレインに加わる電圧をＶ。（Ｖ）だ
け減少させて、従来の回路に比べて、Ｖｏ（Ｖ）高耐圧
化させている。また、ＮＭＯＳ−ＦＥＴＩＯ３のソース
電位を＋ｖｏ（ｖ）とすることにより、ＮＭＯＳ−ＦＥ
Ｔ１０３が導通、１０２が非導通のとき、ＮＭＯＳ−Ｆ
ＥＴ１０３のソース電位を従来の接地電位に比べてＶ。

（Ｖ）だけ高くしている。その結果、ＮＭＯＳ−ＦＥＴ
１０２の閾電圧■７を従来の場合に比べてＶ。（Ｖ）低
く設定しても、ＮＭＯＳ　−ＦＥＴＩＯ２のサブスレッ
シュホールド電流は増加せず、従来の回路に比べてＶ。

（Ｖ）だけ低電源電圧の動作が可能となる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す半導体集積回路装置
の構成図である。

第１図に示すインバータ回路では、ＰＭＯ８・ＦＥＴ１
０６．ＮＭＯＳ−ＦＥＴ１０７〜１０９゜およびＮＰＮ
トランジスタ１１０，１１１は、それぞれ第２図５７）
ＰＭＯＳ・ＦＥＴ１００．ＮＭＯＳ−ＦＥＴＩＯＩ〜１
０３およびＮＰＮ）−ランジスタ１０４，１０５と同じ
ように動作するので、詳細説明は省略する。なお、第１
図では、ＮＭＯＳ−ＦＥＴ１０９のゲートを出力端子５
に接続しているが、ＮＰＮトランジスタ１１０のベース
に接続しても勿論差支えない。

第１図において、端子４は信号入力端子、端子５は信号
出力端子、端子６は正の電源電圧（Ｖｃｃ）印加端子で
ある。この回路の特徴は、第２図の回路と比較すれば明
らかなように、ＮＭＯＳ−ＦＥＴ１０７，１０９のソー
ス端子に接地電位よりも高い＋Ｖ、（Ｖ）の電圧を印加
している点である。

いま、信号入力端子４に入力する電圧が低しベ／Ｌ’Ｖ
＋Ｌ（Ｖ）　テあルトすれば、ＰＭＯＳ・ＦＥＴ１０６
は導通、ＮＭＯＳ−ＦＥＴＩＯ７，１０８は非導通、Ｎ
ＰＮトランジスタ１１０，１１１はそれぞれ導通、非導
通となり、その結果、出力端子５の電圧は高レベルＶ。

Ｈ（Ｖ）となって、ＮＭＯＳ−ＦＥＴ１０９は導通とな
る。従ッテ、ＮＰＮトランジスタ１１０のベース電位は
、電源電位Ｖ。。、ＮＰＮトランジスタ１１１のベース
電位は十ｖｏとなり、ＮＭＯＳ−ＦＥＴ１０７および１
０８のソース・ドレイン間には、それぞれ第２図の回路
に比べて＋Ｖｏ（Ｖ）だけ低い電圧、つまりＶ。Ｃ−Ｖ
、、ＶｏＨ−Ｖｏの電圧が加わるのみである。

次に、入力電圧が高レベルｖ　Ｉ　Ｈ（ｖ　）の場合に
は、ＰＭＯ３−ＦＥＴ１０６は非導通、ＮＭＯＳ−ＦＥ
Ｔ１０７，１０８は導通、ＮＰＮトランジスタ１１０．
１１１はそれぞれ非導通、導通となるので、出力電圧は
低レベルＶ。Ｌとなり、ＮＭＯ８・ＦＥＴ１０９は非導
通となる。従って、ＮＰＮトランジスタ１１０のベース
電位は＋Ｖｏ、ＮＰＮトランジスタ１１１のベース電位
はＶ。Ｌとなり、ＰＭＯＳ・ＦＥＴ１０６およびＮＭＯ
Ｓ・ＦＥＴ１０９のソース・ドレイン間には、それぞれ
ＶＣＣ−ｖｏ、ｖｏＬの各電圧が加わるのみである。

その結果、第１図の回路では、第２図の回路に比較して
、＋Ｖｏ（Ｖ）の電圧だけ高耐圧化することができる。

＋ｖｏの許容できる上限値は、ＮＰＮトランジスタを流
れるエミッタ電流の定常状態での許容値に依存する。例
えば、ＮＰＮトランジスタ１１１の場合、実験では、Ｖ
ＢＲ＝　Ｖｏ＝　０　、５■において約２ｎＡの電流が
流れるが、この値がＬＳＩ内部の回路として許容できる
定常電流の最大値であるとすれば、Ｖｏ＝０．５Ｖまで
Ｖ。を上げることができる。

なお、第１図の回路では、ＮＭＯＳ・ＦＥＴ１０６’Ｍ
／−ス＆：もＮＭＯＳ・ＦＥＴｌ０９（７）／−スと同
じ＋Ｖｏ（Ｖ）の電圧を印加しているが、」二記電圧は
必ずしも同一電圧でなくてもよい。ＮＰＮトランジスタ
１１０の場合には、　Ｖ　ｏ”　Ｖ　ｏ（、＋ｖｔｔａ
までＶ。を大きく設定することができる。

第１図あるいは第２図では、回路の■。Ｌの値は、以下
に述べる値となる。すなわち、出力電圧が高レベルから
低レベルになる際には、ＮＭＯＳ・ＦＥＴ１０８により
ＮＰＮトランジスタ１１１にベース電荷が注入されるの
で、この電荷に応じたコレクタ電流が流れて、出力電位
は急速に低レベルに向かうことになる。このベース電荷
の注入は、ＮＭＯＳ・ＦＥＴ１０８のソース・ドレイン
間電圧がゼロになるまで、つまり出力電圧がＶＢＢにな
るまで続行される。この時点では、ベースにはベース電
荷が残存しているため、このベース電荷量に応じてコレ
クタ電流は流れ続け、その結果、出力電位はＶＢＥを越
えて下がり続ける。出力電位がＶＢＥを越えて下がルト
同時に、ＮＭＯＳ・ＦＥＴ１０８が通常とは逆方向に動
作するので、ＮＭ○５−ＦＥＴ１０８によりベース電荷
が引抜かれ、ベース電荷がゼロになった時点でコレクタ
電流が流れなくなり、出力電位はあるレベル■。Ｌとな
る。

実験では、この電圧は約０．４■であった。定常的には
、上記Ｖ。Ｌは、第１図の回路系のリーク電流で決定さ
れる■肛の値となる。いま、対象となるＬＳＩ内部にお
いて、第１図の回路の低レベル電位Ｖ。Ｉ、が０．４ｖ
であるとすれば、　ＮＰＮトランジスタ１１０のＶＢＢ
を例えば０．４Ｖとして、ＮＭＯＳ・ＦＥＴｌ０７（７
）”／−スミ圧Ｖ、を、ｖ。

＝　Ｖｏｔ、＋　ＶＢＥ＝　０　、８　Ｖ　ト設定すル
コトが’？？キル。

また、例えば、ＮＰＮトランジスタを流れる定常電流を
２ｎＡまで許容でき、これによってＶ。Ｌ＝０．５ｖに
なることが許容される場合には、上記ｖｏを、ＶＯ”Ｖ
ＯＬ＋ＶＢＥ＝０．５＋０．５＝１．ＯＶと設定するこ
とが可能になる。

前述のように、ＮＭＯＳ・ＦＥＴ１０７，１０８のソー
ス・ドレイン間に加わる電圧が、それぞれＶｃｃ　　Ｖ
ｏ、　ＶＩＨＶｏである場合、ソース・ドレイン間に加
わる電圧を同一にして、回路を均一に高耐圧化する観点
から考えると、ＶＣＣ−ＶＩＨ＝０．４Ｖのときには、
ＮＭＯＳ・ＦＥＴ１０６のソース電位をＶ。≧０．９Ｖ
、ＮＭＯＳ・ＦＥＴ１０９のソース電位を■。＝０．５
とすることが望ましい。

このように、第１図の回路においては、ＮＭＯＳ・ＦＥ
Ｔ１０７，１０９のソース電位を接地電位よりも高い電
位にすることにより、第２図に示す従来の回路に比べて
、回路を高耐圧化することが可能である。さらに、第１
図の回路では、第２図の回路に比べて、高速に動作する
という利点もある。

次に、第１図の回路の高速動作について、詳述する。第
１図の回路の遅延時間は、ＰＭＯＳ・ＦＥＴ１０６ある
いはＮＭＯＳ・ＦＥＴ１０８がそれぞれＮＰＮトランジ
スタ１１０，１１１を駆動するまでの遅延時間と、ＮＰ
Ｎトランジスタ１１０あるいは１１１が出力端子５に接
続された次段の負荷を駆動するまでの遅延時間の和で与
えられる。後述するように、第１図の回路では、第２図
の回路に比較して、上記遅延時間のうちの前者の遅延時
間が少ないため、高速に動作する。

すなわち、第２図の回路では、ＮＰＮトランジスタ１０
４あるいは１０５のベース・エミッタ間電圧ＶＢＥは非
導通状態においてゼロであり、入力電圧が切り換わって
、ＭＯＳ　−ＦＥＴが上記ＮＰＮトランジスタを駆動す
る場合には、ＶＢＥをゼロから例えば１．ＯＶまで駆動
する必要がある。　これに対して、第１図の回路では、
Ｖ、＝０．５Ｖとすると、ＮＰＮトランジスタ１１０あ
るいは１１１のベース・エミッタ間電圧ＶＢＥは非導通
状態において０．５Ｖであるため、ＭＯＳ−ＦＥＴはＮ
ＰＮトランジスタを０．５Ｖから１．ＯＶまで駆動する
だけでよい。従って、第１図の回路では、第２図の従来
の回路に比べて、高耐圧であるとともに、高速に動作す
るという利点がある。実験では、第１図の回路の方が、
第２図の回路に比べて約１０％だけ高速であった。

次に、第１図の回路では、ＮＭＯＳ・ＦＥＴの閾電圧Ｖ
Ｔを、第２図の回路（７）ＮＭＯＳ・ＦＥＴに比べて低
く設定することによって、第２図の回路より高速に動作
し、かつ低電源電圧で動作するようにしている。以下、
ＮＭＯ３−ＦＥＴの閾電圧ＶＴを低く設定した例につい
て、詳述する。

第３図は、ＮＭＯＳ・ＦＥＴのサブスレッシュホールド
特性の一例を示す特性図である。

第３図に示す直線Ａは０Ｍ０８回路におけるＮＭＯＳ・
ＦＥＴのサブスレッシュホールド特性を示している。第
３図において、ドレイン電流１の時のゲート・ソース間
電圧ＶｃＩ３を閾電圧ｖＴと定義して、先ず０Ｍ０８回
路を考えると、０Ｍ０８回路の入力低レベル電圧ＶＩＬ
＝ＯＶにおいてドレイン電流１０−６が許容できるなら
ば、この場合のＮＭＯＳ・ＦＥＴの閾電圧ｖＴを０　、
６　Ｖ　ニ設定することができる。

直線Ｂは、第２図に示す従来のＢｉＣＭＯＳ回路のＮＭ
ＯＳ・ＦＥＴのサブスレッシュホールド特性を示す。従
来の回路において、前段が第１図と同様な回路でありＶ
、Ｌ＝０．４Ｖ　である場合、このときのドレイン電流
を１０−６にするためには、第３図の直線Ｂで示すよう
に、閾電圧ＶＴを０．６＝１５− ＋０．４＝１．ＯＶに設定する必要がある。

直線Ｃは、第１図に示す本発明のＢｉＣＭＯＳ回路のＮ
ＭＯＳ・ＦＥＴのサブスレッシュホールド特性を示す。

本発明の回路では、第１図に示すように、ＮＭＯＳ・Ｆ
ＥＴのソース電位をｖ。＝０．５に設定しているため、
Ｖ＋Ｌ＝０．４Ｖである場合にも、ＮＭＯＳ・ＦＥＴの
ゲート・ソース間電圧Ｖｃｓ”　　０　、　Ｉ　Ｖであ
る。従って、ｖｃ６＝−〇、ＩＶのときにドレイン電流
を１０−６にするためには、直線Ｃに示すように、閾電
圧Ｖ、＝　１　、０−０．５＝０．５Ｖに設定すること
ができる。

なお、第１図および第２図の回路における入力電圧ＶＩ
Ｌ＝ＯＶの場合、第３図のＢの直線の閾電圧ｖＴを直線
Ａと同じ値の０．６Ｖにし、Ｃの直線のｖＴを０．１ｖ
にすること、およびその他の入力電圧ＶＩＬの場合にも
同じであることは勿論である。

このように、本発明の回路においては、第１図のように
、ＮＭＯ３−ＦＥＴ１０７，１０９のソース電位を接地
電位よりも高く設定したので、サブスレッシュホールド
電流を増加せずに、ＮＭＯ８・ＦＥＴの閾電圧ｖＴを低
く設定することが可能となった。閾電圧を低く設定する
ことにより、ＮＰＮトランジスタを駆動するための電流
が増加して、回路動作の高速化が可能となった。

ナオ、実施例では、ＮＭＯＳ・ＦＥＴ１０７〜１０９の
全てに対して、閾電圧ｖＴの低電圧化を行っているが、
その一部、特に駆動能力を必要とするＮＭＯＳ・ＦＥＴ
１０８に対してのみ行っても勿論差支えない。

次に、本発明の回路においては、上述のように閾電圧の
低電圧化により、動作電源電圧範囲が広がるため、従来
の回路に比べて低電圧動作が可能となる。これについて
、以下に詳述する。

第４図は、第１図に示す本発明の回路と、第２図に示す
従来の回路における遅延時間の電源電圧依存性の比較図
である。第４図のＢ、Ｃは、それぞれ第３図のサブスレ
ッシュホールド特性の直線Ｂ、Ｃに対応している。第４
図のｊ　ＰＬＨｒ　ｔ　ＰＨ１，は、それぞれ出力の立
上り、立下りの遅延時間である。

第４図から明らかなように、出力の立上りの遅延時間ｔ
　ＰＬＨはＢ、Ｃともに同一曲線であって、その曲線の
傾斜が小さいことから、電源電圧の依存性は少ない。こ
れに対して出力の立下りの遅延時間ｔＰＨムは、Ｂ、Ｃ
が異なる曲線であり、かつ両者の傾斜がある電源電圧よ
り急激に増加している。

この急激増加の理由は、次のような理由に基づいている
。

すなわち、第２図に示すように、立上り遅延時間ｔ　Ｐ
ＬＨを決定する負荷の駆動は、ＰＭＯＳ−ＦＥＴ１００
とＮＰＮトランジスタ１０４によって決められ、そ（７
）２ＭＯＳ・ＦＥＴ１００のソースはＶＣＣ電位であり
、入力電圧低レベルＶＩＬ−ＶＣＣの電圧がゲート・ソ
ース間に加わる。これに対して、立下り遅延時間ｔ　Ｐ
ＨＬを決定する負荷の駆動は、ＮＭ、Ｏ８−ＦＥＴ１０
２．ＮＰＮトランジスタ１０５により決められ、そのＮ
ＭＯＳ・ＦＥＴＩＯ２のソース電位は駆動時にＶＢＥで
あるため、入力電圧高レベルｖ１Ｈ−ｖＢＩ：の電圧し
かゲート・ソース間に加わらない。つまり、ＮＭＯ３−
ＦＥ’ｌｌ。

・　０２のソース電位は接地電位ではなく、ｖＢｐの電
位だけ浮いているために、ゲート・ソース間に加わる電
圧がＶＢやたけ少ない。従って、ＮＭＯ８・ＦＥＴ駆動
の立下り遅延時間ｔ　ＰＨＬの方が立上り遅延時間ｔ　
ＰＬＨよりもＶＢａだけ高い電圧までしか動作させるこ
とができない。

立下り遅延時間ｔ　ＰＨＬの動作可能な電源電圧の下限
は、ｖＢＩｌ：＋ｖＴの値により決定される。従って、
第１図に示す本発明の回路によりＮＭＯ８・ＦＥＴの閾
電圧■７を下げることによって、第４図のように、ｖＴ
を下げた分だけ（第４図においては、０．５Ｖ）動作電
源電圧を広げることが可能となる。

第５図は、本発明の他の実施例を示す半導体集積回路装
置の構成図であって、ＣＭＯＳ−ＦＥＴおよびバイポー
ラ・トランジスタからなるインバータ回路の接続を示す
。

第５図の回路において、２ＭＯＳ・ＦＥＴＩ　１２、Ｎ
ＭＯＳ・ＦＥＴ１１３、ＮＰＮトランジスタ１１６，１
１７は、それぞれ第１図における２ＭＯＳ・ＦＥＴ１０
６、ＮＭＯＳ・ＦＥＴ１０８、ＮＰＮトランジスタ１１
０，１１１と同一の動作をするので、その動作説明は省
略する。なお、端子３６は信号入力端子、端子３７は信
号出力端子、端子３８は正の電源電圧（ｖＣｃ）の印加
端子であり、また端子３９には第１図と同じ＜＋Ｖ、（
Ｖ）の正の電圧を印加することにより、第１図と同じ効
果が期待できる。

素子１１４，１１５は抵抗、あるいはＭＯＳ・ＦＥＴ等
のインピーダンス素子であり、従来知られている全ての
素子の組合わせを使用できる。例えば、インピーダンス
素子１１４を抵抗素子、素子１１５をゲートが出力端子
３７．ドレインがＮＭＯＳ・ＦＥＴ１１３のソース、ソ
ースが正の電圧＋ｖｏノ端子３９に接続されたＮＭＯＳ
・ＦＥＴとすることにより、Ｖ　ＯＨ＝　Ｖ　ｃｃを得
ることが可能である。また、ＮＭＯＳ・ＦＥＴＩ　１３
のドレイン端子を出力端子に接続せずに、ドレイン端子
と出力端子間にダイオードを挿入し、かつインピーダン
ス素子１１４の場所を短絡して、２ＭＯ８・ＦＥＴＩ　
１２とＮＭＯＳ・ＦＥＴＩ　１３のドレイン端子を接続
した構成にすることも可能である。

第６図は、本発明のさらに他の実施例を示す半導体集積
回路装置の構成図であって、他の接続を有するインバー
タ回路を示している。

第６図において、２ＭＯＳ・ＦＥＴ１１８、ＮＭＯ５−
ＦＥＴ１２０，１２１．ＮＰＮトランジスタ１２３，１
２４は、それぞれ第１図における２ＭＯＳ・ＦＥＴ１０
６、ＮＭＯＳ・ＦＥＴ１０８゜１０９、ＮＰＮトランジ
スタ１１０，１１１と同一の動作を行うものであるため
、動作の説明は省略する。また、第６図において、端子
１０は信号入力端子、端子１１は信号出力端子、端子１
２は正の電源電圧（Ｖｃｃ）印加端子であり、端子１３
に、第１図と同じように、＋Ｖ、（Ｖ）の正の電圧を印
加することにより、第１図の場合と同一の効果を期待で
きる。

第６図では、第１図の回路に比べて、ＮＭＯ８・ＦＥＴ
１１９のソース端子を正の電圧に接続せずに、ＮＰＮ）
−ランジスタ１２４のベース端子に接続している点で異
なっている。このようにすると、出力立下がり動作時に
、ＮＭＯＳ　−ＦＥＴＩ　１９を通って流れる貫通電流
をＮＰＮ　トランジスタ１２４のベースに流すので、動
作速度を早くすることができる。ＮＭＯＳ　−ＦＥＴ１
１９が非導通時のそのソース電位は＋Ｖｏ（Ｖ）である
ため、第１図でＮＭＯＳ−ＦＥＴ１０７，１０９に同一
のソース電位子ｖｏを加えた場合と全く同一である。

なお、従来の回路において、ＮＭＯＳ−ＦＥＴ１１９の
ソースとＮＰＮトランジスタ１２４のベースとを接続す
る方法は、既によく知られている技術である（例えば、
文献アイイーイーイー・トランザクション・オン・エレ
クトロン・デバイシーズ（工ＥＥＥ　　ＴＲＡＮＳＡＣ
ＴＩＯ賢　ＥＬＣＴＲＯＮ　　ＤＥＶＩＣＥＳ　　ＶＯ
Ｌ、ＥＤ−１６゜ＮＯ，１１，ＰＰ９４５−９５１　１
９６９のＦｉｇ。

１０参照）。

第７図は、本発明のさらに他の実施例を示す半導体集積
回路装置の構成図であって、インバータ回路の接続を示
したものである。

第７図において、２ＭＯＳ・ＦＥＴ１２５、ＮＭＯＳ−
ＦＥＴ１２６〜１２８．ＮＰＮトランジスタ１３１，１
３２は、それぞれ第１図における２ＭＯＳ・ＦＥＴ１０
６、ＮＭＯＳ−ＦＥＴＩＯ７〜１０９、ＮＰＮトランジ
スタ１１０，１１１と同一の動作をするので、動作の説
明を省略する。

また、第７図における端子１４は信号入力端子、端子１
５は信号出力端子、端子１６．１７は正の電源電圧（Ｖ
ＣＣ）印加端子であり、端子１８．１９に第１図と同じ
＜十Ｖ。（Ｖ）の正の電圧を印加することにより、第１
図の場合と同じ効果が期待できる。

第７図では、ＭＯＳ−ＦＥＴとバイポーラ・トランジス
タで構成されるインバータ回路と並列に、同じ論理機能
を持つＣＭＯＳ回路（インバータ回路）を接続している
点が第１図と異なっている。

すなわち、第７図の２ＭＯＳ・ＦＥＴ１２９とＮＭＯＳ
−ＦＥＴ１３０とが上記インバータ回路を構成している
。このＣＭＯＳ回路を付加することにより、ＶＯＬ＝Ｏ
Ｖ、ＶＯＨ＝ＶＣＣの範囲で電源電圧振幅の出力信号を
得ることができる。従って、この場合には、前段が第７
図と同一タイプの回路であれば、ｖ１Ｌ＝Ｏｖであるか
ら、第１図で説明したようなＶＩＬ＝０．４Ｖの場合に
比べて、さらに閾電圧ｖＴの低電圧化が可能である。ま
た、端子１５の出力信号を入力信号とする２段のＣＭＯ
Ｓインバータ回路を構成し、その出力信号を端子１５に
接続してＶＯＬ＝ＯＶ　、ＶＯＨ＝ＶＣＣとする構成に
しても差支えない。

第８図は、本発明のさらに他の実施例を示す半導体集積
回路装置の構成図であって、インバータ回路の接続を示
したものである。

第８図において、２ＭＯＳ・ＦＥＴｌ３３、ＮＭＯＳ　
−ＦＥＴ１３４〜１３６、ＮＰＮトランジスタ１３９，
１４０は、それぞれ第１図における２ＭＯＳ・ＦＥＴ１
０６．ＮＭＯＳ−ＦＥＴＩＯ７〜１０９．ＮＰＮトラン
ジスタ１１０，１１１と同じ動作をするので、その動作
説明は省略する。

第８図において、端子２０は信号入力端子、端子２１は
信号出力端子、端子４２は正の電源電圧（ＶＣＣ）の印
加端子である。この実施例では、第１図の回路のソース
バイアス電圧子■。を、　ショットキバリア・ダイオー
ド（以下、ＳＢＤと略す）１３７．１３８の順方向バイ
アス電圧■。を利用して印加している点が異なっている
。これによって、ＬＳＩ内の基本ゲート内で簡単に上記
バイアス電圧子ｖＦを得ることができ、バイアス電圧用
の電源配線を布線する必要がない。ＳＢＤのＶＦの値に
よっては、勿論ＳＢＤを複数個直列に接続してもよい。

また、５ＢＤ１３７，１３８を共通にして、ＮＭＯＳ１
３４，１３６のソースを１つのＳＢＤのアノードに接続
する構成にしてもよい。

また、第１図で説明したように、例えばＮＭＯＳ−ＦＥ
Ｔ１３４のソース電位を＋２ＶＦ、ＮＭＯＳ−ＦＥＴ１
３６のソース電位を十ｖＦとするために、２個のＳＢＤ
をＮＭＯＳ　−ＦＥＴＩ　３４のソースと接地間に挿入
し、中間のアノード端子にＮＭＯＳ−ＦＥＴ１３６のソ
ース端子を接続するような構成にすることもできる。

第９図は、本発明のさらに他の実施例を示す半導体集積
回路装置の構成図であって、複数個のＭＯＳ　−ＦＥＴ
とバイポーラ・トランジスタからなる回路、およびそれ
らに第１図におけるソースバイアスを供給する回路を示
したものである。

すなｈち、第９図では、複数個のインバータ回路２００
，２０１が配列されている場合に、そゎらにソースバイ
アス電圧を供給するオンチップ電圧発生回路２０２を接
続した回路構成を示している。オンチップ電圧発生回路
２０２の５ＢＤ１５４は、２００，２０１等の回路に共
有のソースバイアス供給用ダイオードである。信号入力
端子２２、信号出力端子２４、正の電源電圧端子２６、
ＰＭＯＳ　−ＦＥＴ１４１、ＮＭＯＳ　−ＦＥＴ１４２
〜１４４、ＮＰＮトランジスタ１４９，１５０により構
成されるインバータ回路２００、および信号入力端子２
３、信号出力端子２５、正の電源電圧端子２７、ＰＭＯ
Ｓ−ＦＥＴ１４５、ＮＭＯＳ−ＦＥＴ１４６〜１４８、
ＮＰＮトランジスタ１５１．１５２により構成されるイ
ンバータ回路２０１の動作は、第１図に示すインバータ
回路の動作と同一であるので、その動作説明は省略する
。

第９図の回路では、複数個の回路２００，２０１に回路
２０２から共通にソースバイアス電圧を供給している点
が、第８図の回路と異なっている。

ソースバイアス電圧回路２０２は、第８図の回路と同じ
ように、５ＢＤＩ　５４により構成され、その順方向バ
イアス電圧ＶＰによりソースバイアスを供給している。

ＳＢＤによるソースバイアス電圧の供給方法は、ＳＢＤ
を複数個直列に接続する等、第８図で述べた構成がその
まま可能であることは勿論である。電流源１５３は、Ｓ
ＢＤ、１５４にバイアス電流を供給するためのものであ
り、これは除いても差支えない。このように、隣接した
基本ゲートどうしで、ソースバイアス電圧源２０２を共
有して配置することにより、バイアス電圧用の電源配線
の布線のエリアを増加させずに、ＳＢＤの使用個数を減
少させ、ＳＢＤの占有面積を低減させることが可能であ
る。

第１０図は、本発明のさらに他の実施例を示す半導体集
積回路装置の構成図であって、第８図の変形例を示すも
のである。

第１０図では、第８図における５ＢＤ１３７゜１３８を
それぞれＮＭＯＳ−ＦＥＴ１３４，１３６のソースと接
地間に挿入しているのに対して、５ＢＤ１５９，１６０
をそれぞれＮＭＯＳ−ＦＥＴ１５６，１５８のドレイン
とＮＰＮトランジスタ１６１，１６２のベース間に挿入
している点が異なっている。第１０図では、ＳＢＤのｖ
６によりＮＭＯＳ−ＦＥＴ１５６，１５８のソース・ド
レイン電圧がｖＦだけ下がるのに対して、第８図では、
ゲート・ソース間ＶＯＲもＶＦだけ下がる構成になって
いる。従って、引抜きＮＭＯＳ−ＦＥ′　Ｔの駆動能力
としては、第１０図のＮＭＯＳ−ＦＥＴ１５６，１５８
の方が、第８図のＮＭＯＳ・ＦＥＴ１３４，１３６より
も大きい。しかし、ＮＭＯＳ−ＦＥＴ１５６，１５８の
ゲート・ソース間電圧Ｖ。８は、第２回の従来回路と同
じ＜ＳＢＤの挿入により低下しないので、ＮＭＯＳ−Ｆ
ＥＴ１５６．１５８の閾電圧ＶＴを低電圧化することが
できない。勿論、ＮＭＯＳ　−ＦＥＴＩ　５７．２ＭＯ
５−ＦＥＴ１５５に対するＳＢＤの効果は。

第８図と第１０図の回路ともに同一であり、ＮＭＯＳ−
ＦＥＴ１５７、ＰＭＯ８’−ＦＥＴ１５５のソース・ド
レイン間に加わる電圧はｖＦだけ減少して、回路の高耐
圧化が図れるとともに、ＮＭＯＳ−ＦＥＴ１５７（７）
閾電圧Ｖ　ＴをｖＦだけ下げることができる。また、第
１０図の回路では、ＮＭＯＳ−ＦＥＴ１５６，１５８の
ドレイン拡散層を利用して５ＢＤ１５９，１６０をコン
パクトに形成することが可能である。

第１１図は、本発明のさらに他の実施例を示す半導体集
積回路装置の構成図であって、ＣＭＯＳ回路と１個のバ
イポーラ・トランジスタとで構成されたＢｉＣＭＯＳ回
路の接続図である。

第１１図の回路において、２ＭＯ５−ＦＥＴｌ６３、Ｎ
ＭＯＳ　−ＦＥＴＩ　６４、ＮＰＮトランジスタ１６６
は、それぞれ第１図の回路における２ＭＯＳ・ＦＥＴｌ
０Ｂ、ＮＭＯＳ　−ＦＥＴｌＯ７、ＮＰＮトランジスタ
１１０と同一の動作をするので、動作説明は省略する。

第１１図において、端子５０は信号入力端子、端子５１
は信号出力端子、端子５２は正の電源電圧（ＶＣＣ）の
印加端子であり、端子５３に第１図と同じ＜＋Ｖ、（Ｖ
）の正の電圧を印加することにより、第１図と同じ効果
が期待できる。

第１１図では、第１図の回路に比べて、ＮＰＮトランジ
スタ１１１の代りにＮＭＯＳ・ＦＥＴｌ６５により負荷
を駆動している点が異なっている。

第１図で説明したように、第１図の回路の遅延時間は、
ＰＭＯ３−ＦＥＴ１０６あるいはＮＭＯ８・ＦＥＴ１０
８がそれぞれＮＰＮトランジスタ１１０．１１１を駆動
するまでの遅延時間と、ＮＰＮトランジスタ１１０ある
いは１１１が出力端子に接続された次段の負荷を駆動す
る遅延時間の和で与えられる。これに対して、第１１図
の回路では、ＮＭＯＳ・ＦＥＴ１６５により負荷を駆動
する際に、前者の遅延時間はない。従って、負荷の軽い
場合には、第１１図の回路の方が、第１図の回路に比較
して高速に動作する。また、第１図で説明したように、
ＮＭＯＳ・ＦＥＴ１６４の’／−ス電位を＋ｖｏにする
ので、ＰＭＯＳ・ＦＥＴｌ６３がＮＰＮトランジスタ１
６６を駆動する遅延時間が低減し、その結果、第１１図
の回路では、軽負荷を高速に駆動することが可能となる
。

第１２図は、本発明のさらに他に実施例を示す半導体集
積回路装置の構成図であって、第１１図の変形例である
。

第１２図では、ＮＭＯＳ・ＦＥＴ１６８，１６９、ＮＰ
Ｎトランジスタ１７０は、それぞれ第１図の回路におけ
るＮＭＯＳ・ＦＥＴ１０８，１０９、ＮＰＮトランジス
タ１１１と同一の動作をするので、その動作の説明は省
略する。第１２図では、端子６０は信号入力端子、端子
６１は信号出力端子であり、端子６２は正の電源電圧印
加端子であり、端子６３に第１図と同じ＜＋Ｖｏ（Ｖ）
の正の電圧を印加することにより、同じ効果が期待でき
る。第１２図では、第１図の回路に比べて、ＮＰＮトラ
ンジスタ１１０の代りにＰＭＯＳ・ＦＥＴ１６７により
負荷を駆動している点が異なっている。負荷を駆動する
遅延時間については、第１１図の場合と全く同じであっ
て、第１２図の回路は第１図の回路に比べて、負荷の軽
いときには高速に動作する。

なお、実施例では、ＭＯＳ　−ＦＥＴおよびバイポーラ
・トランジスタからなる回路の一例としてインバータ回
路を示したが、同じような構成を持つ多久力ＮＡＮＤ回
路、多入力ＮＯＲ回路等にも、本発明を適用することが
でき、その場合にも、インバータ回路の場合と同じよう
な高耐圧化、高速度化の効果がある。

このように、本発明の各実施例においては、ＢｉｃＭＯ
８回路を構成するＭＯＳ−ＦＥＴのソース・ドレイン間
に加わる電圧を低減して、回路の速度性能を劣化させず
に、むしろこれを向上させ、同時に回路の高耐圧化を図
ることができる。また、ＢｉＣＭＯＳ回路を構成するＭ
ＯＳ−ＦＥＴの閾電圧ＶＴを従来よりも低く設定するこ
とができるため、速度性能を向上することができ、かつ
低電源電圧動作が可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、ＭＯＳ・ＦＥＴ
とバイポーラ・トランジスタとで構成されるＢｉＣＭＯ
Ｓ回路において、ＭＯＳ−ＦＥＴのソース・ドレイン間
に加わる電圧を低減するので、回路の高耐圧を図ること
が可能であり、またＭＯＳ　−ＦＥＴの閾電圧を低電圧
化するので、低電源電圧の動作が可能となり、かつ高速
動作が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体化積回路装置の
構成図、第２図は従来のインバータ回路の構成図、第３
図は第１図の回路のＮＭＯＳ・ＦＥＴの閾電圧の低電圧
化を示す特性図、第４図は第１図の回路の出力信号立下
り立上り遅延時間の特性図、第５図は本発明の他の実施
例を示すインバータ回路の構成図、第６図は本発明のさ
らに他の実施例を示すインバータ回路の構成図、第７図
〜第１２図は本発明のさらに他の実施例を示すインバー
タ回路の構成図である。１．４，１０，１４，２０，２２，２３，２９゜３６．
５０，６０：信号入力端子、２．５，１１，１５，２１，２４，２５，３０゜３７，
５１．６１：信号出力端子、３．６，１２，１６，１７，４２，２６，２７゜２８．
３１，３８，５２，６２：正の電源電圧印加端子、７．８，１３，１８，１９，３９，５３，６３：正のバ
イアス電圧印加端子、１００．１０６，１１２，１１８，１２５，１２９．１
３３，１４１，１４５，１５５，１６３゜１６７：Ｐチ
ャネル型ＭＯＳ・ＦＥＴ、１０１〜１０３，１０７〜１
０９，１１３，１１９〜１２１，１２６〜１２８，１３
０，１３４〜１３６，１４２〜１４４，１４６〜１４８
，１５６〜１５８，１６４，１６５，１６８．１６９：
Ｎチャネル型ＭＯ３−ＦＥＴ、１０４．１０５，１１０，１１１，１１６，１１７．１
２３，１２４，１３１，１３２，１３９゜１４０．１４
９〜１５２，１６１，１６２，１６６．１７０：ＮＰＮ
バイポーラ・トランジスタ、１１４．１１５：インピー
ダンス素子、１３７．１３８，１５４，１５９，１６０
：ショットキバリア・ダイオード（Ｓ　Ｂ　Ｄ）、１５
３：電流源。一３５＝第　　　δ　　　図 −０，２００，２０，４０，６０，８１，０１，２１゜
生ゲート・ソース間電圧　ＶａｓＶ）

Claims

【特許請求の範囲】１、ＭＯＳ・ＦＥＴとバイポーラ・トランジスタからな
り、該バイポーラ・トランジスタにより負荷を駆動する
半導体集積回路装置において、上記バイポーラ・トラン
ジスタのベースに接続されるＮチャネル型ＭＯＳ・ＦＥ
Ｔのソース端子を、駆動段に印加される電源電圧のうち
、最も低い電位に比べて、正極性方向の値の電圧に接続
するか、該ソース端子に正極性方向の電圧値を持たせる
ことを特徴とする半導体集積回路装置。２、特許請求の範囲第１項記載の半導体集積回路装置に
おいて、上記バイポーラ・トランジスタとＭＯＳ・ＦＥ
Ｔは、コレクタが第１の電源端子に、エミッタが出力端
子に接続された第１のＮＰＮバイポーラ・トランジスタ
と、ゲートが入力端子に、ソースおよびドレインがそれ
ぞれ上記第１のＮＰＮバイポーラ・トランジスタのコレ
クタとベースに接続されたＰチャネル型ＭＯＳ・ＦＥＴ
とからなる構成、および、コレクタが上記出力端子に、
エミッタが第２の電源端子に接続された第２のＮＰＮバ
イポーラ・トランジスタと、ゲートが入力端子に、ドレ
インおよびソースがそれぞれ上記第２のＮＰＮバイポー
ラ・トランジスタのコレクタとベースに接続されたＮチ
ャネル型ＭＯＳ・ＦＥＴとからなる構成の両方、ないし
少なくともいずれか一方の構成を含むことを特徴とする
半導体集積回路装置。３、特許請求の範囲第１項記載の
半導体集積回路装置において、上記Ｎチャネル型ＭＯＳ
・ＦＥＴのソース端子には、ショットキバリア・ダイオ
ードの順方向電圧を利用し、上記バイポーラ・トランジ
スタのベース・エミッタ間にゼロでない順方向バイアス
電圧を加えることを特徴とする半導体集積回路装置。４、特許請求の範囲第１項または第２項に記載の半導体
集積回路装置において、上記Ｎチャネル型ＭＯＳ・ＦＥ
Ｔは、その閾電圧をＰチャネル型ＭＯＳ・ＦＥＴの閾電
圧の絶対値、および同一基板上に形成されるＣＭＯＳ回
路を構成するＭＯＳ・ＦＥＴの閾電圧の絶対値のいずれ
か一方よりも低く設定したことを特徴とする半導体集積
回路装置。