JPH04290008A - オフ・チップ・ドライバ回路 - Google Patents

オフ・チップ・ドライバ回路

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JPH04290008A
JPH04290008A JP3233806A JP23380691A JPH04290008A JP H04290008 A JPH04290008 A JP H04290008A JP 3233806 A JP3233806 A JP 3233806A JP 23380691 A JP23380691 A JP 23380691A JP H04290008 A JPH04290008 A JP H04290008A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、オフ・チップ・ドライ
バ回路に関し、詳しくは、オフ・チップ・ドライバ回路
が、その出力部に接続された回路より低い供給電圧環境
で設計されているシステムの一部分となっている、相補
型金属酸化膜半導体（ＣＭＯＳ）オフ・チップ・ドライ
バに関する。
【０００２】
【従来の技術】より高密度の回路を形成するために、集
積半導体回路技術で使用される装置の形状を小型化また
は縮小する際、小型の装置における絶縁破壊を避けるた
めに、これまで一般に受け入れられてきた５ボルトの標
準供給電圧より低い電圧を供給する電源が必要になって
きた。５ボルトの電源からより低い電源、たとえば３．
３ボルトないし３．６ボルトへの移行の際、標準の５ボ
ルト電源で共に使用されるように設計された回路と、よ
り低い３．３ボルトないし３．６ボルトの電源で使用さ
れるように設計された回路の混合体が使用される。一般
にメモリ回路の形状は、メモリ回路に結合されている論
理回路の形状よりも速く縮小される。具体的にはＣＭＯ
Ｓランダム・アクセス・メモリは、現在は約３．３〜３
．６ボルト電源技術で設計されているが、メモリから出
力信号またはデータを受け取るトランジスタ・トランジ
スタ論理（ＴＴＬ）型回路などの論理回路は、依然とし
て５ボルト電源技術で設計されている。これらの低圧メ
モリ回路がオフ・チップ・ドライバを介して高圧論理回
路に給電する場合、メモリ回路と論理回路の間のインタ
ーフェースを形成するオフ・チップ・ドライバ中の一部
のデバイスの薄い絶縁層または酸化物層中に過大な電圧
応力が発生し、さらにその中に好ましくない電流漏洩経
路ができ、その結果、電力損失および時には深刻なＣＭ
ＯＳのラッチアップの問題が生じる。
【０００３】米国特許第４５８５９５８号には、Ｐチャ
ネル・プルアップ・デバイスとＮチャネル・プルダウン
・デバイスを有し、それらのゲート電極にそれぞれＮＡ
ＮＤ回路とＮＯＲ回路が接続された、ＣＭＯＳドライバ
回路が開示されている。
【０００４】米国特許第４２１７５０２号は、前記の特
許第４５８５９５８号の回路に似た回路を開示している
が、これに加えてＰチャネル・トランジスタ基板の電圧
制御を提供する。
【０００５】米国特許第４５７４２７３号は、＋５ボル
ト及び＋２１ボルトの２つの電源電圧を使用する電圧変
換器回路を開示している。
【０００６】米国特許第４７８２２５０号は、所定の供
給電圧をもつ第１回路と、この電圧より高い供給電圧を
もつ第２回路との間をインターフェースする、ＣＭＯＳ
オフ・チップ・ドライバ回路を開示している。このドラ
イバ回路は、回路のどのデバイスにおいても、絶縁層す
なわち酸化物層の上に過大な電圧応力を発生せず、また
特に半導体基板への電流の漏れが非常に少なく、ＣＭＯ
Ｓのラッチアップの問題が回避できる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、より
高い性能とより高いデバイス密度を有し、所定の供給電
圧をもつ第１回路と、この電圧より高い供給電圧をもつ
第２回路との間をインターフェースする、回路のどのデ
バイスにおいても絶縁層すなわち酸化物層の上に過大な
電圧応力を発生せず、また電流漏洩経路が非常に少なく
または全くない、改良されたＣＭＯＳオフ・チップ・ド
ライバ回路を提供することである。
【０００８】
【課題を解決するための手段】本発明の教示によれば、
次のようなＣＭＯＳオフ・チップ・ドライバ回路が提供
される。すなわち、このドライバ回路は、プルアップ・
トランジスタとして作用する第１Ｐチャネル電界効果ト
ランジスタ、及び所定の大きさの供給電圧を有する第１
電圧源と大地などの基準電位点との間に直列に配置され
たプルダウン・トランジスタとして作用する、第１Ｎチ
ャネル電界効果トランジスタを含み、これらのトランジ
スタの間の共通点が、データ出力端子を形成し、そこに
所定の大きさの供給電圧よりかなり高い供給電圧を有す
る第２電圧源を含む回路が接続される。第２Ｐチャネル
電界効果トランジスタが、データ出力端子と、第１Ｐチ
ャネル電界効果トランジスタの制御電極すなわちゲート
電極との間に接続されている。第１入力端子が、第２Ｎ
チャネル電界効果トランジスタと並列に配置された第３
Ｐチャネル電界効果トランジスタを含む伝送ゲートを介
して、第１Ｐチャネル・トランジスタの制御電極すなわ
ちゲート電極に結合されており、第３Ｐチャネル・トラ
ンジスタの制御電極すなわちゲート電極は、データ出力
端子に接続されており、また第２Ｎチャネル・トランジ
スタの制御電極すなわちゲート電極は、第１電圧源に接
続されている。第２入力端子は、第１Ｎチャネル・トラ
ンジスタのゲート電極に接続されている。第１、第２及
び第３Ｐチャネル・トランジスタの基板を適切にバイア
スするための手段も設けられている。
【０００９】
【実施例】図１は、本発明のＣＭＯＳオフ・チップ・ド
ライバ回路の好ましい実施例の回路図を詳しく示す。こ
の回路は、適当な周知のプリドライバ回路１０に接続さ
れている。プリドライバ回路１０は、米国特許第４７８
２２５０号に記載されている形式のものでよい。このド
ライバ回路は、ＣＭＯＳ技術で作られ、対角線を引いた
四角形とそれに隣接するゲート電極で示されるＰチャネ
ル電界効果トランジスタと、対角線のない四角形とそれ
に隣接するゲート電極で示されるＮチャネル電界効果ト
ランジスタとを有する。
【００１０】図１に示す本発明のＣＭＯＳオフ・チップ
・ドライバ回路は、第１入力端子ＩＮと第２入力端子Ｉ
Ｎ’を含み、第１入力端子ＩＮは、プリドライバ回路１
０と、プルアップ・トランジスタとして作用する第１Ｐ
チャネル電界効果トランジスタ１２とに接続され、第２
入力端子ＩＮ’は、３．６ボルトなどの所定の大きさの
供給電圧を持つ第１電圧源Ｖｄｄと大地などの基準電位
点との間に直列に配置された、プルダウン・トランジス
タとして作用する第１Ｎチャネル電界効果トランジスタ
１４に接続されている。直列に配列されたトランジスタ
１２と１４の間の共通点が、データ出力端子Ｖｏｕｔを
形成する。第１Ｎチャネル・トランジスタ１４のゲート
電極は、第２入力端子ＩＮ’に接続されている。制御ト
ランジスタとして作用する第２Ｐチャネル電界効果トラ
ンジスタ１６が、出力端子Ｖｏｕｔと第１Ｐチャネル・
トランジスタ１２のゲート電極との間に接続され、その
ゲート電極は基準電圧Ｖｃに接続されている。この基準
電圧Ｖｃは、第１電圧源Ｖｄｄの供給電圧以下であり、
かつ第１電圧源ＶｄｄからＰチャネル・トランジスタ１
２のしきい値電圧Ｖｔを差し引いた値以上であることが
好ましい。電圧Ｖｃを第１電圧源Ｖｄｄの電圧と等しく
するのが好都合であることがわかる。Ｎウェル・バイア
ス・トランジスタとして作用する第３Ｐチャネル電界効
果トランジスタ１８が、第１電圧源Ｖｄｄと共通Ｎウェ
ル２０との間に接続され、そのゲート電極はデータ出力
端子Ｖｏｕｔに接続されている。Ｐチャネル・プルアッ
プ・トランジスタ１２、制御トランジスタ１６及びＮウ
ェル・バイアス・トランジスタ１８はすべて、図２でよ
り容易にわかるように、共通Ｎウェル２０内に配置され
ている。これについては後で詳しく検討する。
【００１１】伝送ゲート２２は、第１入力端子ＩＮとプ
ルアップ・トランジスタ１２との間に接続されている。 伝送ゲート２２は、第２Ｎチャネル電界効果トランジス
タ２４を含み、そのゲート電極は基準電位点、好ましく
は第１電圧源Ｖｄｄの供給電圧に接続されている。伝送
ゲート２２は、さらに第２Ｎチャネル・トランジスタに
並列に接続された第４Ｐチャネル電界効果トランジスタ
２６を含み、そのゲート電極はデータ出力端子Ｖｏｕｔ
に接続されている。
【００１２】外部回路または外部システム２８は、約５
ボルトの供給電圧を有する、第２電圧源（ＶＨとも呼ば
れる）を持つトランジスタ・トランジスタ論理（ＴＴＬ
）回路でよく、スイッチ手段３０などの任意の適当な手
段によって、データ出力端子Ｖｏｕｔに選択的に接続可
能である。この外部回路または外部システム２８は、一
般に個別の半導体チップ上に形成され、約０〜５．５ボ
ルトの範囲にある電圧を有することができる。
【００１３】より詳しい図２では、図１に示されている
ものと同様な要素は同じ参照番号や文字を示すが、好ま
しくはシリコン製のＰ型半導体基板３２を通る断面図と
して、共通Ｎウェル２０内に配置されたＰチャネル・ト
ランジスタ１２、１６、１８、２６、及びＰ型半導体基
板３２中に形成されたＮチャネル・トランジスタ１４、
２４が示されている。ゲート酸化物３４は、二酸化けい
素の薄層であることが好ましいが、基板３２の表面に成
長し、トランジスタ１２、１４、１６、１８、２４、２
６のゲート電極を基板３２の表面から分離している。周
知のように、Ｐチャネル・トランジスタのソースとドレ
ーンは、不純物として例えばホウ素を用いた拡散または
イオン注入技術を使って共通Ｎウェル２０内にＰ＋領域
を形成することによって作成することができ、Ｎチャネ
ル・トランジスタのソースとドレーンは、ヒ素不純物ま
たはリン不純物を用いた前記技術を使ってＰ型半導体基
板３２中にＮ＋領域を形成することによって作成するこ
とができる。共通Ｎウェル２０への接点は、Ｎウェル中
にＮ＋領域を形成することによって行われる。
【００１４】図１と図２に示す本発明のＣＭＯＳオフ・
チップ・ドライバ回路の動作では、たとえば０または３
．６ボルトで示される０または１の２進情報をデータ出
力端子Ｖｏｕｔに印加するために、０または３．６ボル
トの電圧が、プリドライバ回路１０によって入力端子Ｉ
Ｎ及びＩＮ’に供給され、それぞれプルアップ・トラン
ジスタ１２及びプルダウン・トランジスタ１４を制御す
る。周知のように、Ｐチャネル・トランジスタ１２のゲ
ート電極における電圧が低、すなわち０ボルトであって
、Ｎチャネル・トランジスタ１４のゲート電極における
電圧も低の場合には、出力端子Ｖｏｕｔは３．６ボルト
の高電圧になる。Ｐチャネル・トランジスタ１２のゲー
ト電極における電圧が高、すなわち３．６ボルトであっ
て、Ｎチャネル・トランジスタ１４のゲート電極におけ
る電圧も高の場合には、出力端子Ｖｏｕｔは約０ボルト
の低電圧になる。
【００１５】Ｐチャネル・トランジスタ１２のゲート電
極における電圧が高、すなわち３．６ボルトであって、
Ｎチャネル・トランジスタ１４のゲート電極における電
圧が０ボルトで低の場合には、出力は高インピーダンス
状態にあり、ドライバ回路は動作不能であると言われる
。この条件では、スイッチ手段３０を閉じると、０〜５
．５ボルトの大きさを持つことのできる外部回路２８か
らの電圧を、出力端子Ｖｏｕｔに印加することができる
。
【００１６】ドライバ回路が動作不能であって、出力端
子Ｖｏｕｔに印加される電圧が電圧Ｖｃより高いしきい
値電圧に上昇すると、Ｐチャネル・トランジスタ１６が
オンになって、第１Ｐチャネル・トランジスタ１２のゲ
ート電極における電圧を、出力端子Ｖｏｕｔにおける電
圧にまで上昇させる。Ｐチャネル・トランジスタ１６の
ソース／Ｎウェル接合部の順方向バイアスによって、電
流がＮウェル２０中に流れ、したがって浮動Ｎウェル電
圧が、出力端子Ｖｏｕｔにおける電圧からＮウェル２０
内に形成された寄生ｐｎｐトランジスタにおけるベース
・エミッタ降下を差し引いた値にまで上昇する。Ｐチャ
ネル・トランジスタ１２は、浮動基板すなわちＮウェル
２０にも結合されているが、このときそのゲート電極と
ソースとの間に正電圧を有し、トランジスタ１２をオフ
状態に維持して、電圧源Ｖｄｄに電流が流れるのを妨げ
る。また、第１Ｐチャネル・トランジスタ１２のゲート
電極における電圧は、電圧源Ｖｄｄの供給電圧から第２
Ｎチャネル・トランジスタ２４のしきい値電圧を差し引
いた値より高いので、トランジスタ２４はオフに切り替
わり、プリドライバ回路１０に電流が流れるのを妨げる
。もちろん、出力端子Ｖｏｕｔにおける電圧は高なので
、伝送ゲート２２の第４Ｐチャネル・トランジスタ２６
もオフになる。
【００１７】伝送ゲート２２中で第４Ｐチャネル・トラ
ンジスタ２６を使用しない場合は、入力端子ＩＮにおけ
るたとえば３．６ボルトの高電圧は、Ｎチャネル・トラ
ンジスタ２４におけるしきい値電圧降下のために、Ｐチ
ャネル・トランジスタ１２のゲート電極に３．６ボルト
を供給しないことに留意されたい。出力端子Ｖｏｕｔに
接続されたゲート電極を持つＰチャネル・トランジスタ
２６と、電圧源Ｖｄｄに接続されたゲート電極を持つＮ
チャネル・トランジスタ２４とを含む伝送ゲート２２を
設けることによって、線路間電圧スイングがもたらされ
、そのためにプルアップ・トランジスタ１２が容易にオ
フになり、出力端子Ｖｏｕｔの電圧が、第１電圧源Ｖｄ
ｄの供給電圧とＰチャネル・トランジスタ１６のしきい
値電圧の絶対値との和より低いとき、電圧源Ｖｄｄへの
電流の漏れが防止される。
【００１８】本発明の他の実施例では、図１と図２に示
すドライバ回路に修正を加えて、伝送ゲート２２の第４
Ｐチャネル・トランジスタ２６を除去し、電圧源Ｖｄｄ
の供給電圧からＮチャネル・トランジスタ２４のしきい
値電圧を差し引いた値が、電圧源Ｖｄｄの供給電圧から
Ｐチャネル・トランジスタ１６のしきい値電圧の絶対値
を差し引いた値よりも大きくなり、その結果、Ｐチャネ
ル・トランジスタ１２のゲート電極における電圧が十分
に高くプルアップされて、トランジスタ１２をオフにす
るように設計することができる。
【００１９】本発明の教示によればプルアップ・トラン
ジスタ１２はフローバック電流を遮断するので、前記の
米国特許第４７８２２５０号で教示されているように、
スタック式トランジスタ配置を使用する必要はないこと
がわかる。出力トランジスタが一般に所望の出力電流を
供給するために大きくなければならないので、出力段の
スタックされたトランジスタが不要になると、チップま
たは基板の面積が大幅に節約される。出力トランジスタ
をスタックしなければならないときは、スタッキングに
起因する直列インピーダンスの影響を減らすために、そ
れらの出力トランジスタを通常よりさらに大きく作らな
ければならない。さらに、スタッキングが不要になると
、過度に大きな出力トランジスタを設けずに、ドライバ
回路の性能が向上する。
【００２０】したがって、本発明は、従来技術の回路で
使用されていたＰチャネル・トランジスタの２つを動作
不能にする必要をなくするために、プリドライブ回路１
０とプルアップ・トランジスタ１２との間にパスゲート
を設け、トランジスタを重複させずに論理制御ドライバ
を実施できるようにする。また本発明では、プルアップ
・トランジスタ１２がオフになって、供給電圧Ｖｄｄよ
り高いしきい値電圧より高い高電圧が出力端子Ｖｏｕｔ
に印加されるときに、第１電圧源に電流が流れるのを妨
げるが、従来技術では、電圧源Ｖｄｄへのこのような電
流の流れを防止するために第２のスタックされたトラン
ジスタが必要であった。さらに、従来技術の回路におけ
る第２のスタックされたトランジスタは、典型的なデー
タおよびエネーブル入力用にいくつかの制御トランジス
タを必要とする。第２のスタックされたトランジスタが
それと並列に接続された追加のトランジスタを有するこ
とを論理回路が必要とする場合、追加の各トランジスタ
は、例えばＩＢＭテクニカル・ディスクロージャ・ブル
テン、Ｖｏｌ．３３、Ｎｏ．３Ａ（１９９０年８月）に
所載のＲ・Ａ・ピロ（Ｐｉｒｏ）の論文“Ｐｅｒｆｏｒ
ｍａｎｃｅ−Ｃｏｎｔｒｏｌｌｅｄ　ＣＭＯＳ　Ｄｒｉ
ｖｅｒｆｏｒ　Ｍｕｌｔｉ−Ｖｏｌｔａｇｅ　Ｉｎｔｅ
ｒｆａｃｅｓ”により詳しく開示されているように、い
くつかの制御トランジスタを必要とする。したがって、
本発明のドライバ回路はより少ないトランジスタで動作
でき、プルアップ・トランジスタおよびプルダウン・ト
ランジスタとして非常に大きな出力トランジスタを必要
とせず、その結果、ずっと小さな基板またはチップ面積
が使用されることがわかる。
【００２１】本発明では、プルアップ・トランジスタを
使用して、従来技術で使用されるような第２のスタック
されたトランジスタを必要とせずに、第１電圧源Ｖｄｄ
へのフローバック電流を阻止し、またスタックされたト
ランジスタが論理目的用に必要な場合でも、関連する制
御トランジスタは必要でないことに留意されたい。
【００２２】本発明によってさらに、トランジスタ１６
、１８、２４、２６など３つか４つのトランジスタを非
インタフェース・ドライバ回路に単に追加することによ
って、本来より高電圧のネットワークで動作するように
設計されてはいないドライバ回路を、比較的容易に前記
ネットワークで使用できるように転用することが可能と
なる。
【００２３】本発明の教示によれば、ウェルがすべて逆
の極性を持つＰウェルであるＮ型半導体基板中に、ＣＭ
ＯＳオフ・チップ・ドライバ回路を形成することもでき
ることを留意されたい。
【００２４】
【発明の効果】したがって、より少ないトランジスタを
使用して電流の漏れをなくし、すぐれた性能を有し、基
板またはチップ上でより小さな面積しか必要としない、
より高電圧のネットワークまたは回路へのインタフェー
ス用の改良されたオフ・チップ・ドライバ回路が、本発
明によって提供される。
【図面の簡単な説明】
【図１】本発明の好ましい実施例の回路図である。
【図２】図１に示す回路の、Ｐチャネル電界効果トラン
ジスタとＮチャネル電界効果トランジスタの半導体基板
を通る断面図である。
【符号の説明】
１０　　プリドライバ回路 １２　　第１Ｐチャネル電界効果トランジスタ（プルア
ップ・トランジスタ） １４　　第１Ｎチャネル電界効果トランジスタ（プルダ
ウン・トランジスタ） １６　　第２Ｐチャネル電界効果トランジスタ（制御ト
ランジスタ） １８　　第３Ｐチャネル電界効果トランジスタ（Ｎウェ
ル・バイアス・トランジスタ） ２０　　共通Ｎウェル２２　　伝送ゲート２４　　第２
Ｎチャネル電界効果トランジスタ２６　　第４Ｐチャネ
ル電界効果トランジスタ２８　　外部回路または外部シ
ステム ３０　　スイッチ手段 ３２　　Ｐ型半導体基板 ３４　　ゲート酸化物

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】プルアップ・トランジスタと、出力端子と
    、所定の大きさの供給電圧を提供するための電圧源手段
    であって、前記プルアップ・トランジスタがこの電圧源
    手段と前記出力端子との間に配置されている、電圧源手
    段と、前記プルアップ・トランジスタのゲート電極と第
    １基準電位点に接続されたゲート電極を持つ前記出力端
    子との間に接続された、制御トランジスタと、パスゲー
    トと、前記パスゲートを介して前記プルアップ・トラン
    ジスタのゲート電極に結合された、プリドライバ回路と
    、前記出力端子に、前記の所定の大きさの電圧よりかな
    り高い電圧を選択的に印加する手段とを含む、オフ・チ
    ップ・ドライバ回路。
  2. 【請求項２】前記パスゲートが電界効果トランジスタを
    含む、請求項１に記載のオフ・チップ・ドライバ回路。
  3. 【請求項３】前記電界効果トランジスタが、第２基準電
    位点に接続されたゲート電極を有するＮチャネル電界効
    果トランジスタである、請求項２に記載のオフ・チップ
    ・ドライバ回路。
  4. 【請求項４】前記第１基準電位点が実質的に前記の供給
    電圧である、請求項１に記載のオフ・チップ・ドライバ
    回路。
  5. 【請求項５】前記第２基準電位点が前記の供給電圧であ
    る、請求項３に記載のオフ・チップ・ドライバ回路。
  6. 【請求項６】さらに、前記の複数のトランジスタを支持
    する半導体基板と、前記出力端子に結合された前記基板
    をバイアスする手段とを含む、請求項１に記載のオフ・
    チップ・ドライバ回路。
  7. 【請求項７】前記バイアス手段が、前記出力端子に結合
    されたゲート電極を有するウェル・バイアス・トランジ
    スタを含む、請求項６に記載のオフ・チップ・ドライバ
    回路。
  8. 【請求項８】前記プルアップ・トランジスタと前記制御
    トランジスタがＰチャネル電界効果トランジスタであり
    、前記パスゲートがＮチャネル電界効果トランジスタで
    ある、請求項１に記載のオフ・チップ・ドライバ回路。
  9. 【請求項９】プルアップ・トランジスタと、プルダウン
    ・トランジスタと、所定の大きさの供給電圧を提供する
    ための電圧源手段であって、前記プルアップ・トランジ
    スタと前記プルダウン・トランジスタがこの電圧源手段
    と基準電位点との間に直列に接続されている、電圧源手
    段と、前記両トランジスタ間の共通点に接続された出力
    端子と、前記プルアップ・トランジスタのゲート電極と
    基準電位点に接続されたゲート電極を有する前記出力端
    子との間に接続され、前記基準電位点が前記の所定の大
    きさの電圧とほぼ同じ電圧を有する、制御トランジスタ
    と、伝送ゲートと、前記伝送ゲートを介して前記プルア
    ップ・トランジスタのゲート電極に結合され、また前記
    プルダウン・トランジスタのゲート電極に結合された、
    プリドライバ回路と、前記出力端子に、前記の所定の大
    きさの電圧よりかなり高い電圧を選択的に印加する手段
    とを含む、オフ・チップ・ドライバ回路。
  10. 【請求項１０】前記プルアップ・トランジスタと前記制
    御トランジスタが、Ｐチャネル電界効果トランジスタで
    あり、かつ前記プルダウン・トランジスタが第１Ｎチャ
    ネル電界効果トランジスタである、請求項９に記載のオ
    フ・チップ・ドライバ回路。
  11. 【請求項１１】前記伝送ゲートが、第１Ｐチャネル電界
    効果トランジスタに並列に接続された第２Ｎチャネル電
    界効果トランジスタを含む、請求項１０に記載のオフ・
    チップ・ドライバ回路。
  12. 【請求項１２】前記第２Ｎチャネル電界効果トランジス
    タが、前記供給電圧に接続されたゲート電極を有し、前
    記第１Ｐチャネル電界効果トランジスタが、前記出力端
    子に接続されたゲート電極を有する、請求項１１に記載
    のオフ・チップ・ドライバ回路。
  13. 【請求項１３】さらに、前記の複数のトランジスタを支
    持するシリコン基板と、前記出力端子に結合された前記
    基板をバイアスする手段とを含む、請求項１２に記載の
    オフ・チップ・ドライバ回路。
  14. 【請求項１４】前記基板がＮウェルを含み、前記バイア
    ス手段が前記出力端子に接続されたゲート電極を有する
    第２Ｐチャネル電界効果トランジスタを含む、請求項１
    ３に記載のオフ・チップ・ドライバ回路。
  15. 【請求項１５】第１Ｐチャネル電界効果トランジスタと
    、第１Ｎチャネル電界効果トランジスタと、所定の大き
    さの供給電圧を供給するための電圧源手段であって、前
    記第１Ｐチャネル電界効果トランジスタと前記第１Ｎチ
    ャネル電界効果トランジスタがこの電圧源手段と基準電
    位点との間に直列に接続されている、電圧源手段と、前
    記第１Ｐチャネル・トランジスタと前記第１Ｎチャネル
    ・トランジスタとの間の共通点に接続された、出力端子
    と、前記第１Ｐチャネル・トランジスタのゲート電極と
    前記出力端子との間に接続された、第２Ｐチャネル電界
    効果トランジスタと、前記第１Ｎチャネル・トランジス
    タのゲート電極に結合されている第１入力端子、及び第
    ２入力端子と、前記の第２入力端子を前記第１Ｐチャネ
    ル・トランジスタのゲート電極に結合する第２Ｎチャネ
    ル電界効果トランジスタであって、この第２Ｎチャネル
    電界効果トランジスタ及び前記第２Ｐチャネル・トラン
    ジスタのゲート電極が固定電位点に接続されている、第
    ２Ｎチャネル電界効果トランジスタと、前記の出力端子
    に接続されたゲート電極を有する、前記の第２Ｎチャネ
    ル・トランジスタと並列に接続された、第３Ｐチャネル
    電界効果トランジスタと、前記の出力端子に、前記の所
    定の大きさの電圧よりかなり高い電圧を選択的に印加す
    る手段とを含む、ＣＭＯＳドライバ。
  16. 【請求項１６】前記の固定電位がほぼ前記の所定の大き
    さの電圧である、請求項１５に記載のＣＭＯＳドライバ
    。
  17. 【請求項１７】さらに、Ｎウェルを有する前記の複数の
    トランジスタを支持するＰ型半導体基板と、前記の出力
    端子に接続されたゲート電極を有する第４Ｐチャネル・
    トランジスタを含む、前記のＮウェルをバイアスする手
    段とを含む、請求項１６に記載のＣＭＯＳドライバ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088715A (ja) * 1994-04-18 1996-01-12 Hyundai Electron Ind Co Ltd データ出力バッファ
US5532621A (en) * 1993-12-24 1996-07-02 Kawasaki Steel Corporation Output buffer circuit, input buffer circuit and bi-directional buffer circuit for plural voltage systems
JPH09116415A (ja) * 1995-10-16 1997-05-02 Nec Corp 出力回路

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2258100B (en) * 1991-06-28 1995-02-15 Digital Equipment Corp Floating-well CMOS output driver
US5675824A (en) * 1992-09-30 1997-10-07 Intel Corporation Programmable logic having selectable output voltages
JP3478580B2 (ja) * 1992-12-28 2003-12-15 ヒュンダイ エレクトロニクス アメリカ 出力駆動回路
US5338978A (en) * 1993-02-10 1994-08-16 National Semiconductor Corporation Full swing power down buffer circuit with multiple power supply isolation
US5387826A (en) * 1993-02-10 1995-02-07 National Semiconductor Corporation Overvoltage protection against charge leakage in an output driver
JP3433359B2 (ja) * 1993-06-18 2003-08-04 日本テキサス・インスツルメンツ株式会社 低電圧出力駆動回路
US5396128A (en) * 1993-09-13 1995-03-07 Motorola, Inc. Output circuit for interfacing integrated circuits having different power supply potentials
US5453705A (en) * 1993-12-21 1995-09-26 International Business Machines Corporation Reduced power VLSI chip and driver circuit
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
US5451889A (en) * 1994-03-14 1995-09-19 Motorola, Inc. CMOS output driver which can tolerate an output voltage greater than the supply voltage without latchup or increased leakage current
GB9414928D0 (en) 1994-07-25 1994-09-14 Inmos Ltd Off-chip driver circuit
US5786720A (en) * 1994-09-22 1998-07-28 Lsi Logic Corporation 5 volt CMOS driver circuit for driving 3.3 volt line
US5467031A (en) * 1994-09-22 1995-11-14 Lsi Logic Corporation 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line
TW289153B (ja) 1994-09-26 1996-10-21 Ibm
GB9419689D0 (en) * 1994-09-29 1994-11-16 Inmos Ltd Off-chip driver circuit
JPH08148986A (ja) * 1994-11-21 1996-06-07 Mitsubishi Electric Corp 出力バッファ回路
JP3198225B2 (ja) * 1995-01-14 2001-08-13 東芝マイクロエレクトロニクス株式会社 低電圧出力回路
US5570043A (en) * 1995-01-31 1996-10-29 Cypress Semiconductor Corporation Overvoltage tolerant intergrated circuit output buffer
US5576635A (en) * 1995-02-14 1996-11-19 Advanced Micro Devices, Inc. Output buffer with improved tolerance to overvoltage
US5966026A (en) * 1995-02-14 1999-10-12 Advanced Micro Devices, Inc. Output buffer with improved tolerance to overvoltage
US5644265A (en) * 1995-05-01 1997-07-01 International Business Machines Corporation Off-chip driver for mixed voltage applications
US5635861A (en) * 1995-05-23 1997-06-03 International Business Machines Corporation Off chip driver circuit
JP2827963B2 (ja) * 1995-06-02 1998-11-25 日本電気株式会社 半導体集積回路装置
JP3224712B2 (ja) * 1995-06-20 2001-11-05 富士通株式会社 論理＆レベル変換回路及び半導体装置
JP3190233B2 (ja) * 1995-08-22 2001-07-23 株式会社東芝 出力バッファ回路
US5789942A (en) * 1995-09-07 1998-08-04 Nec Corporation High speed signal level converting circuit having a reduced consumed electric power
KR100405814B1 (ko) * 1995-09-21 2004-03-26 마츠시타 덴끼 산교 가부시키가이샤 출력회로
SG43411A1 (en) * 1995-09-26 1997-10-17 Texas Instruments Inc Circuitry for providing a high impedance state when powering down a single port node
US5970255A (en) 1995-10-16 1999-10-19 Altera Corporation System for coupling programmable logic device to external circuitry which selects a logic standard and uses buffers to modify output and input signals accordingly
US5717355A (en) * 1995-12-11 1998-02-10 International Business Machines Corporation Method and apparatus with active feedback for shifting the voltage level of a signal
US5818280A (en) * 1995-12-11 1998-10-06 International Business Machines Corporation Method and apparatus with preconditioning for shifting the voltage level of a signal
EP0782269B1 (en) * 1995-12-26 2002-06-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US5764077A (en) * 1996-02-05 1998-06-09 Texas Instruments Incorporated 5 volt tolerant I/O buffer circuit
US5751179A (en) * 1996-04-26 1998-05-12 Crystal Semiconductor Output driver for PCI bus
US5867039A (en) * 1996-05-17 1999-02-02 Honeywell Inc. CMOS output driver with p-channel substrate tracking for cold spare capability
US6025737A (en) * 1996-11-27 2000-02-15 Altera Corporation Circuitry for a low internal voltage integrated circuit
US6118302A (en) 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
US5821796A (en) * 1996-09-23 1998-10-13 Texas Instruments Incorporated Circuitry for providing a high impedance state when powering down a single port node
JP3266527B2 (ja) * 1996-12-10 2002-03-18 富士通株式会社 出力ドライバ回路及び半導体装置
US5804998A (en) * 1996-12-26 1998-09-08 International Business Machines Corporation Voltage upwardly compliant CMOS off-chip driver
US5894230A (en) * 1997-02-20 1999-04-13 International Business Machines Corporation Modified keeper half-latch receiver circuit
US5914898A (en) * 1997-08-05 1999-06-22 Micron Technology, Inc. Memory device and system with leakage blocking circuitry
US5939937A (en) * 1997-09-29 1999-08-17 Siemens Aktiengesellschaft Constant current CMOS output driver circuit with dual gate transistor devices
US6255850B1 (en) 1997-10-28 2001-07-03 Altera Corporation Integrated circuit with both clamp protection and high impedance protection from input overshoot
US5986473A (en) * 1997-12-30 1999-11-16 Intel Corporation Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects
US6043680A (en) * 1998-02-02 2000-03-28 Tritech Microelectronics, Ltd. 5V tolerant I/O buffer
US6265926B1 (en) 1998-05-27 2001-07-24 Altera Corporation Programmable PCI overvoltage input clamp
US6144221A (en) 1998-07-02 2000-11-07 Seiko Epson Corporation Voltage tolerant interface circuit
JP2000252813A (ja) 1999-02-24 2000-09-14 Texas Instr Inc <Ti> 低電圧差動信号方式受信機用出力バッファ
US6674304B1 (en) 1999-02-26 2004-01-06 Motorola Inc. Output buffer circuit and method of operation
US6271679B1 (en) 1999-03-24 2001-08-07 Altera Corporation I/O cell configuration for multiple I/O standards
US6836151B1 (en) * 1999-03-24 2004-12-28 Altera Corporation I/O cell configuration for multiple I/O standards
US6198316B1 (en) 1999-09-16 2001-03-06 International Business Machines Corporation CMOS off-chip driver circuit
US6239617B1 (en) 1999-11-04 2001-05-29 International Business Machines Corporation Mixed voltage output driver with automatic impedance adjustment
US6362665B1 (en) * 1999-11-19 2002-03-26 Intersil Americas Inc. Backwards drivable MOS output driver
US6441643B1 (en) 2000-02-28 2002-08-27 International Business Machines Corporation Method and apparatus for driving multiple voltages
US6580291B1 (en) 2000-12-18 2003-06-17 Cypress Semiconductor Corp. High voltage output buffer using low voltage transistors
JP4537145B2 (ja) * 2004-07-30 2010-09-01 富士通株式会社 インタフェイス回路及びその構成方法
TWI288478B (en) * 2004-08-26 2007-10-11 Realtek Semiconductor Corp High voltage tolerance output stage
JP4487726B2 (ja) * 2004-10-28 2010-06-23 株式会社デンソー アナログスイッチおよびスイッチトキャパシタフィルタ
US8018268B1 (en) 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
JP2007227625A (ja) * 2006-02-23 2007-09-06 Toshiba Microelectronics Corp 半導体集積回路及びそのレイアウト設計方法
DE112013002099T5 (de) 2012-04-20 2015-01-15 Vishay-Siliconix Strombegrenzungssysteme und Verfahren
US8836404B2 (en) 2012-08-02 2014-09-16 Vishay-Siliconix Circuit for preventing reverse conduction
US10135443B1 (en) 2017-08-03 2018-11-20 Bae Systems Information And Electronic Systems Integration Inc. Extended voltage range coldspare tolerant off chip driver

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6377217A (ja) * 1986-09-18 1988-04-07 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション オフ・チップ駆動回路
JPS6382019A (ja) * 1986-09-25 1988-04-12 Mitsubishi Electric Corp 相補形ｍｏｓ高インピ−ダンス回路
JPH0212867A (ja) * 1988-06-29 1990-01-17 Nec Ic Microcomput Syst Ltd 半導体集積回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217502A (en) * 1977-09-10 1980-08-12 Tokyo Shibaura Denki Kabushiki Kaisha Converter producing three output states
JPS5990292A (ja) * 1982-11-12 1984-05-24 Toshiba Corp 電圧変換回路
US4585958A (en) * 1983-12-30 1986-04-29 At&T Bell Laboratories IC chip with noise suppression circuit
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6377217A (ja) * 1986-09-18 1988-04-07 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション オフ・チップ駆動回路
JPS6382019A (ja) * 1986-09-25 1988-04-12 Mitsubishi Electric Corp 相補形ｍｏｓ高インピ−ダンス回路
JPH0212867A (ja) * 1988-06-29 1990-01-17 Nec Ic Microcomput Syst Ltd 半導体集積回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532621A (en) * 1993-12-24 1996-07-02 Kawasaki Steel Corporation Output buffer circuit, input buffer circuit and bi-directional buffer circuit for plural voltage systems
JPH088715A (ja) * 1994-04-18 1996-01-12 Hyundai Electron Ind Co Ltd データ出力バッファ
JPH09116415A (ja) * 1995-10-16 1997-05-02 Nec Corp 出力回路

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Publication number Publication date
JPH07118644B2 (ja) 1995-12-18
EP0480201A1 (en) 1992-04-15
US5151619A (en) 1992-09-29

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