JPS6377217A - オフ・チップ駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明はオフ・チップ駆動回路に関し、より具体的に
は、オフ・チップ駆動回路への入力回路の方がオフ・チ
ップ駆動回路の出力端が接続されている回路よりも供給
電圧が低くなるように設計されているシステムに含まれ
る、オフ・チップ駆動回路に関するものである。

Ｂ、従来技術 より高密度の回路を作成するために半導体集積回路技術
で使用されているデバイスの幾何形状を小さくするため
に、従来一般に受は入れられてきた５ポルトの標準電源
電圧よりも低い電圧を供給する電圧電源が必要になって
きた。とくに、小型デバイスの絶縁層での電圧破壊を避
けるために、それが必要である。５ボルト電源からたと
えば３゜３ボルトとより低い電圧の電源に移行する際に
、標準５ボルト電源用に設計された回路と、より低い３
．８ボルト電源用に設計された回路が組み合わされた、
回路混合対が使用されている。一般に、記憶回路の幾何
形状は、記憶回路に接続される論理回路の幾何形状より
も速い速度で小さくなっている。具体的に言うと、相補
形金属酸化物半導体（ＣＭＯ８）ランダム・アクセス記
憶装置は、現在３．３ボルト電源用に設計されているが
、記↑彦装置から出力信号またはデータを受は取る、ト
ランジスタ・トランジスタ論理（Ｔ　Ｔ　Ｉ、　）　９
などの論理回路は、依然として５．０ボルト電源用に設
計されている。この低電圧の記憶回路からオフ・チップ
駆動回路を介して高電圧の論理回路に給電する場合、記
憶回路と論理回路のインターフェースとなるオフ・チッ
プ駆動回路用の一部のデバイスの薄い酸化物絶縁層に過
剰な電圧ストレスがかかり、その上、その内部に望まし
くない漏電経路ができる。

１９８２年１２月２７日に出願されたＢ、Ｄ。

ディトン（Ｄａｙｔｏｎ　）の米国特許第４５３６６６
５号には、エミッタ結合型論理（ＥＣＬ）信号をトラン
ジスタ・トランジスタ型論理（ＴＴＬ）信号に変換する
回路が開示されている。

１９８２年３月１５日に出願されたに、リュータ（Ｌｕ
ｋｅ　）等の米国特許第４４６９９５９号には、相補形
金属酸化物半導体（ＣＭＯ３）インバータ回路への供給
電圧を制御する回路が開示されている。この回路は、第
１および第２の電圧電源を使用し、第２の電圧電源の電
圧の値が変動すると、第２の電圧電源がインバータ回路
に接続されるようになっている。

１９７９年１１月１３日に出願された、Ｓ、コバヤシ等
の米国特許第４３４５１７２号には、出力電圧に応答す
る制御手段を含む出力回路が開示されている。

１９７０年８月１４日に出願されたＩｔ、　Ｓ、グリー
ン（Ｇｒｅｅｎ　）等の米国特許第３６３１５２８号に
は、消費電力を節減するために、Ｐ−チャネル・デバイ
スがオンになる前にＮ−チャネル・デバイスをオフにし
、また後者がオンになる前に前者をオフにする手段を含
む、低電力相補形駆動回路が開示されている。

１９８２年８月１３日に出願されたＹ、スズキ等の米国
特許第４５１８８７３号には、直流が流れるのを防止す
るために遅延回路を使った、Ｃ〜１０Ｓインバータを駆
動するためのバッファ回路が開示されている。

１９７６年１１月９日に出願されたＪ、　Ｉｔ、フリッ
チ（Ｃｒ１ｃｃｈｉ　）等の米国特許第４０６４４０５
号には、複数の電源および電源端子の一つに接続された
ダイオード１個を有する相補形Ｍ　ＯＳ論理回路が開示
されている。

Ｃ９発明が解決しようとする問題点 オフ・チップ駆動回路のどのデバイスの絶縁層または酸
化物層に対しても電圧ストレスを生じずに、かつ最小の
漏電経路で、所定の電源電圧をもつ第１の回路と、所定
の電源電圧よりも大きな電源電圧をもつ第２の回路の間
でインターフェースする、改良されたオフ・チップ駆動
回路を提供することが、本発明の目的である。

Ｄ１問題点を解決するための方法 本発明の教示によれば、信頼性の問題がほとんどない、
下記のようなオフ・チップ駆動回路が提供される。すな
わち、このオフ・チップ駆動回路は、出力端子と第１の
電圧降下ダイオードとの間に配置されたプルアップ装置
、および上記のプルアップ装置と電圧降下ダイオードの
問の共通点に接続された第１の電圧制限回路を含んでい
る。このオフ・チップ駆動回路は、さらにプルアップ装
置の制御素子に出力端が接続された、人力インバータ回
路を含んでいる。このインバータ回路は、第２の電圧降
下ダイオードに直列に接続されたＰ−チャネル電界効果
トランジスタとＮ−チャネル電界効果トランジスタ、お
よび上記の第２の電圧降下ダイオードとＰ−チャネル電
界効果トランジスタの問の共通点に接続された第２の電
圧制限回路を含んでいる。望むなら、出力端子に接続さ
れたすべての回路が共通の電圧電源を使用するとき、第
１および第２の電圧降下ダイオードを短絡させるために
、それぞれ第１および第２のスイッチを設けてもよい。

出力端子と基準電圧点の間に、バス装置に直列に接続さ
れたプルダウン装置が設けられている。このプルダウン
装置は、Ｎ−チャネル電界効果トランジスタであること
が奸ましく、プルアップ装置はＰ−チャネル電界効果ト
ランジスタであることが好ましい。

Ｅ、実施例 図をより詳しく参照すると、本発明のオフ・チップ駆動
回路の好ましい実施例の回路図が示されている。図の回
路は、ＣＭＯ５技術で作成され、Ｐ−チャネル電界効果
トランジスタをゲート電極及び対角線を引いた長方形で
示し、Ｎ−チャネル電界効果トランジスタをゲート電極
及び対角線を引かない長方形で示しである。図に示した
本発明のオフ・チップ駆動回路は、ＣＭＯ５記憶システ
ムのセンス増幅器など適当な信号源（図示せず）から、
それぞれ相補形信号または差信号データおよびデータを
受は取る、第１の入力端子１０および第２の入力端子１
２を備えている。入力端子１０は、第１の入力インバー
タ１４の制御ゲートに接続されている。人力インバータ
１４は、Ｎ−チャネル電界効果トランジスタ１６とＰ−
チャネル電界効果トランジスタ１８を含み、その出力端
子またはノードがノードＡとして示しである。人力イン
バータ１４と好ましくは電圧が４．５ボルトから５．５
ボルトの問の値をとる電圧電源Ｖ　Ｈとの間に、Ｎ　−
チャネル電界効果トランジスタが電圧降下ダイオードと
して接続されている。電圧効果ダイオード２０は、閾値
電圧が約１ボルトである。電圧降下ダイオード２０と人
力インバータ１４の問の共通点またはノードは、ノード
Ｂとして示しである。ノードＢと大地などの基準電位点
の間に、電圧制限回路２２が接続されている。電圧制限
回路２２は、Ｎ−チャネル電界効果トランジスタ２４と
Ｐ−チャネル電界効果トランジスタ２６および２８を含
む直列回路である。Ｎ−チャネル電界効果トランジスタ
２４、Ｐ−チャネル電界効果トランジスタ２６および２
８の制御ゲートには、それぞれ電圧Ｅエネーブル（ＮＡ
ＢＬＥ）Ｒ，ＶＤＤ、およびＤ出力が印加される。電圧
降下ダイオード２０と並列にＰ−チャネル電界効果トラ
ンジスタ３０が接続されている。Ｐ−チャネル電界降下
トランジスタ３０の制御ゲートには電圧エネーブルＰが
印加される。

人力インバータ１４の出力端Ａは、プルアップ装置とし
て働くＰ−チャネル電界効果トランジスタ３２の制御ゲ
ートに接続されている。プルアップ装置３２と電源Ｖ　
Ｈの間には、Ｎ−チャネル電界効果トランジスタ３４が
電圧降下ダイオードとして接続されている。プルアップ
装置８２と電圧降下ダイオード３４の問の共通点または
ノードは、ノードＣとして示しである。電圧降下ダイオ
ード３４と並列にＰ−チャネル電界効果トランジスタ３
６が接続されている。Ｐ−チャネル電界効果トランジス
タ３６の制御ゲートには、電圧エネーブルＰが印加され
る。ノードＣと基準電位点の間に第２の電圧制限回路３
８が接続されている。電圧制限回路３８は、直列に配置
されたＮ−チャネル電界効果トランジスタ４０とＰ−チ
ャネル電界効果トランジスタ４２および４４を含んでい
る。Ｎ　−チャネル電界効果トランジスタ４０、Ｐ−チ
ャネル電界効果トランジスタ４２および４４の制御ゲー
トには、それぞれ電圧エネーブルＲ１ＶＤＤ、およびＤ
出力が印加される。

第２の人力インバータ４６の入力端には、信号データを
受は取る相補形入力端子１２が接続されている。人力イ
ンバータ４０は、Ｎ−チャネル電界効果トランジスタ４
８とＰ−チャネル電界効果トランジスタ５０を含み、そ
の出力ノードがノードＤとして示しである。入力インバ
ータ４６は、電源端子ＶＤＩ’）と基準電位点の間に接
続されている。端子ＶＤＤは、電圧が電源Ｖｌ（の電圧
より低く、好ましくは、たとえば３．０ないし３．５ボ
ルトとＶＴＩよりも閾値電圧の２倍以上低く、チップ上
に生成される。第２の人力インバータ４６の出力端子ま
たはノードＤは、第３のインバータ５２の入力端に接続
されている。インバータ５２は、Ｎ−チャネル電界効果
トランジスタ５４とＰ−チャネル電界効果トランジスタ
５６を含んでいる。インバータ５２の出力端子またはノ
ードは、Ｅで示されている。出力端子Ｅは、プルダウン
装置として働くＮ−チャネル電界効果トランジスタ５８
の制御ゲートに接続されている。出力端子り出力６２と
プルダウン装置５８の間に、パス・トランジスタとして
ＳＯ＜Ｎ−チャネル電界効果トランジスタ６０が接続さ
れている。外部回路または外部システム６４が、適当な
手段によってスイッチ手段６６を介して出力端子６２に
選択的に接続できる。

外部システム６４は、トランジスタ・トランジスタ型論
理（ＴＴＩ、）回路でよく、一般に別個の半導体チップ
上に作成され、０ポルトから＋５．５ボルトの範囲の電
圧をもつ。

図に示したオフ・チップ駆動回路の各トランジスタは、
入力端子１０および１２に接続されるセンス増幅器など
の回路（図示せず）中のトランジスタと共に、共通のた
とえばシリコン製の半導体基板またはチップ中で、たと
えば３．３ボルトの低電圧で動作するように設計される
。したがって、トランジスタの制御ゲートとチャネル領
域の間に挿入される漏電層または絶縁層、すなわちゲー
ト酸化物は、許容できる閾値電圧をもつトランジスタを
もたらすため、非常に薄くされる。このゲート酸化物は
、３．３ボルトのストレスに耐えるように設計されてい
るため、酸化物の両端間にずっと大きな電圧が印加され
ると、破壊する。

現在の技術では、ダイナミックまたはスタティックな記
憶回路は３．３ボルトの電源用に設計することが好まし
く、一方論理回路など他の回路は５゜０ボルトの電源用
に設計することが好ましいが、これらの異なる回路を相
互接続しなければならないので、これらの異なる回路問
の界面にある一部のトランジスタは、高供給電圧技術の
回路と低供給電圧技術の回路が共用する母線または端子
上の高供給電圧技術からの電圧によって生じる高電圧ス
イングにより、低供給電圧技術のトランジスタのゲート
酸化物に過度のストレスがかかるため、信頼性の点で問
題が生じることが判明している。

さらに、異なる供給電圧を有する回路を相互接続すると
き、低供給電圧技術で作られた回路のトランジスタの一
部がオンになるという望ましくない結果を生じ、共通母
線上の電圧を放電させることも判明している。

図に示した本発明の回路は、上記の問題をなくし、また
は少なくとも最小限に抑えることができる。

本発明のオフ・チップ駆動回路の動作においては、待機
中、入力端子１０および１２にかかる電圧は０ボルトで
あり、トランジスタ２０中での電圧降下のためにプルア
ップ・トランジスタ３２の制御ゲートに約４．５ボルト
の電圧を供給し、またプルダウン・トランジスタ５８の
制御ゲートに０ボルトの電圧を供給する。待機中、スイ
ッチ６６は閉じていることがあり、また出力端子に０な
いし５．５ボルトの電圧スイングが印加されることがあ
る。プルアップ・トランジスタ３２の制御ゲートにかか
る電圧は約４．５ボルトなので、プルアップ・トランジ
スタ３２のゲート酸化物にかかるストレスは最小である
が、トランジスタ３２は偶然にオンになることがあるこ
とは明白である。

しかし、逆バイアス・ダイオードとして働くトランジス
タ３４を備えているため、外部システム６４に低インピ
ーダンス効果が加わらない。プルダウン・トランジスタ
５８の制御ゲートに０ボルトがかかるので、パス・トラ
ンジスタ６０がなければ、トランジスタ５８の両端間に
高電圧ストレスが生じるはずである。ダイオード２０中
を閾値以下の電流が流れるために、長時問の待機中に、
ノードＢの、したがってノードΔの電圧が電源電圧■Ｉ
Ｉにまで、すなわち５．５ボルトの高さにまで上昇する
のを防止するため、ノードＢの電圧が電圧ＶＤＤより高
い閾値電圧にまで上昇してトランジスタ２４がエネーブ
ルＲ電圧によってオンになったとき、漏電経路をもたら
すように限圧回ｉ！＆２２が設計される。エネーブルＲ
電圧は、適当な電源から取られる。また、ノードＣの電
圧がＶＤＤよりも高い閾値電圧よりも上昇するのを防止
するため、眼圧回路３８がオンになって、ノードＣと大
地の間に漏電経路をもたらす。ノードＢとＣの電圧がＶ
ｌｌにまで上昇すると、トランジスタ１６．１８、およ
び３２のゲート酸化物が過度のストレスを受けることは
明白である。眼圧動作中、電圧エネーブルＲはＶＤＤに
等しく、また電圧エネーブルｐはＶｌｌに等しい。待機
中に出力端子６２が高電圧にまで引き上げられた場合、
トランジスタ２８と４４が出力端子に上の出力電圧り出
力によってゲートされて、出力端子６２から大地への潟
電経路の生成を抑止する。

待機後、相補形信号データとデータが入力端子１０と１
２に印加されるとき、入力端子１０および１２での電圧
スイングは０ないし３．３ボルトであり、出力端子６２
の出力電圧は、ＴＴＩ、技術の場合０．６ボルトから２
．４ボルトの間でスイングする。当然のことながら、電
圧降下ダイオード２０と３４に高供給電圧がかからない
場合、トランジスタ１６．１８、および３２のゲート酸
化物の両端間に過度の電圧ストレスがかかるはずである
。その上、トランジスタ２０と３０は逆バイアス・ダイ
オードとして配列されており、したがって、待機中に高
電圧の外部システム６４から出力端子１２に高電圧が印
加されるとき、とくに電流がダイオード３４中を流れる
のを防止する。

出力端子６２に所期の駆動をもたらすため、５ポルトの
電源Ｖ　Ｈを使用したが、電源Ｖｌｌにそれよりも低い
電圧、たとえばＶＤＤを与えるのが好ましい場合はそう
することもできる。その場合は、電圧降下ダイオード２
０と３４は必要でなく、かつ望ましくない。この場合、
バイパス・トランジスタ３０および３６が電圧エネーブ
ルＰによってオンになり、ダイオード３０と３４を短絡
させ、電源Ｖ　Ｈからの電圧をノードＢおよびＣに直接
印加して、電圧制限回路２２および３８中に電流または
漏電が生じないようにする。電圧エネーブルＰは、オン
・チップ検出器などの回路から取ることもできる。さら
に、電圧エネーブルＰを電圧エネーブルＲと同一または
ほぼ同じにすることもできる。　入力端子１２上の信号
または電圧データは、既知の方法でインバータ４６と５
２を経てプルダウン・トランジスタ５８の制御ゲートに
印加される。

本発明のオフ・チップ駆動回路が、ゲート酸化物中に過
度のストレスを生じずに、かつ直接漏電経路を最小限に
しまたはなくして、出力端子６２に高駆動電圧を供給す
ることは明白である。

【図面の簡単な説明】

図は、本発明の好ましい実施例の回路図である。 １０．１２・・・・入力端子、１４．４６．５２・・・
・入カインパータ、１８．２６．２８．３ｏ１３６．４
２．４４．５０．５６・・・・Ｐ−チャネル電界効果ト
ランジスタ、１６．２４．４ｏ、４８．５４．６０・・
・・Ｎ−チャネル電界効果トランジスタ、２０．３４・
・・・電圧降下ダイオード、２２．３８・・・・電圧制
限回路、３２・・・・プルアップｐ　−チャネル電界効
果トランジスタ、５８・・・・プルダウンＮ−チャネル
電界効果トランジスタ、６２・・・・出力端子、Ｖｌｌ
、ＶＤＤ・・・・電圧電源。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名′
）

Claims (1)

1. 【特許請求の範囲】 電源端子及び出力端子の間に接続されたプル・アップ装
   置と、 上記電源端子および上記プル・アップ装置の間に接続さ
   れた電圧降下ダイオードと、 上記電圧降下ダイオード及び上記プル・アップ装置の問
   の接続点の電圧を制限する回路とを備えたオフ・チップ
   駆動回路