JPH0338873A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力バッファを持つ集積回路に関する。

（従来技術） ＣＭＯ３論理レベル（現在は０−５Ｖ）で動作する集積
回路は通常、スイッチング点か中間の電圧付近、約２．
５Ｖにある。こうしたＣＭＯ３集積回路はしばしばＴＴ
Ｌ論理レベル（例えば０゜８−２．ＯＶ）で動作し、１
．４Ｖ付近にスイッチング点を有する集積回路と接続さ
れる。この目的のためにＣＭＯ８集積回路チップ上の入
カバッファはＴＴＩ−入力レベルを受信するように設計
され、ＴＴＬレベルをＣＭＯＳチップ内部で使用される
ＣＭＯＳレベルに変換する。しかし、多くの場合、一つ
のＣＭＯ５集積回路においては、別のＣＭＯ３集積回路
とインタフェースをとる必要がある。その場合、入カバ
ッファはＣＭＯ８論理レベルを受信するように設計され
る。先行技術において、入力バッファがＴＴＬ入力レベ
ルで動作するかＣＭＯ５入カレベルで動作するかの選択
は、通常は設計段階でなされ、典型的にはｐチャネル入
力トランジスタとｎチャネル入力トランジスタの大きさ
の比を選ぶことで行われる。例えば、ＴＴＬ入力ハッフ
ァでは、比較的低いスイッチングしきい値を得るために
、ｎチャネル大力トランジスタの大きさは典型的にはｐ
チャネル入力トランジスタの大きさの約１０倍となる。

一方、ＣＭＯ３入力ハッファでは、電源電圧の約２分の
１のスイッチングしきい値を得るために、ｐチャネル入
力トランジスタの大きさは典型的にはｎチャネル入力ト
ランジスタの大きさの約３倍となる。

先行技術においては、ＴＴＬ入力信号レベルかＣＭＯ８
入力信号レベルかに応じて入力インバータの所望のトリ
ガ点を得るために、ｐチャネル入力トランジスタの直流
動作電圧か設定される。詳しくは米国特許第４，８２０
，９３７号の明細書に開示されている。しかし、そこで
述べられた技術はＴ、ＴＬ動作の固有電圧レベルを得る
ために基準電圧発生器を必要とする。そこで述べられた
越準電圧発生器は演算増幅器を利用した比較的複雑なア
ナログ回路である。

（発明の概要） 本発明では、２つ（またはそれ以上）のスイッチングレ
ベルの両方での動作に適合する入力ハラファを持つ集積
回路が得られる。バッファは、入力ノードに結合される
ゲート、出力ノードに結合されるドレイン、及び電源電
圧に結合されるソースを有する入力トランジスタを少な
くとも１つ包含する。バッファはさらに出力ノード及び
電源電圧間の経路中に切り替えられる（１加トランジス
タを包含し、それにより入力スイッチングレベルを変化
させる。ＣＭＯ３人カバツカバッファ、付加トランジス
タは一般的にｐチャネル入力トランジスタと並列に切り
替えられる。スイッチング手段の状態（ｏｎ又はｏｆｆ
）は、集積回路製造後に、パッケージの端子に電圧を加
える、或いは集積回路の動作中にレジスタをプログラム
する等の技術によって選択される。

（実施例の説明） 以下で述べる詳細な説明は、２つの入力レベル間の切換
えか可能な入カバッファを持ち、それによって累なる種
類の外部回路との動作と適合可能とした集積回路に関す
る。この代表的な実施例においてはＴＴＬ論理レベル（
０，８−２，ＯＶ）とＣＭＯ５論理レベル（０−５Ｖ）
に関して説明する。しかし、本発明の技術は他の論理レ
ベルに対しても追抜的に使用可能である。例えば、現在
のＣＭＯ３論理レベル（０−５Ｖ）と近く予定されてい
る低減電圧のＣＭＯ３論理レベル（０−３Ｖ）に対して
も更に以下の記述と同様に本発明の技術を使用可能であ
る。

第１図においてＣＭＯ８人カバツカバッファダウン入力
トランジスタ１３及びブルアソブ入力トランジスタ１４
を包含する。入力トランジスタコ−３及び１４のゲート
は共通入力ノード１１に接続されている。共通入力ノー
ド１１は外部のソースから集積回路への入力信号（ＩＮ
）を受信する。

トランジスタ１３及び］４のドレインは共通出力ノード
１２に接続され、トランジスタ１３及び１４のソースは
それぞれ陰極（ＶＳＳ）及び陽極（ＶＤＤ）の電源電圧
に接続されている。トランジスタ１５及び１４の大きさ
はこれ゛らのデバイスの利得に影響を与え、それ故“Ｏ
ｎ”状態のインピーダンスに影響を与える。これらのイ
ンピーダンス比は、このインバータのスイッチングしき
い値が所望の入力論理レベルの１つに対して適切なレベ
ルにあるように決定される。例えば、典型的なＣＭＯＳ
プロセスでは、これらのトランジスタのチャネル長は同
一に選択される。現在の１．２５ミクロンＣＭＯ５技術
の一つに於いては、ｐチャネル・トランジスタ１４の幅
を、ｎチャネル・トランジスタ１３の幅の１０分の１に
決めると、このインバータのスイッチングしきい値はＴ
ＴＬ入カリカレベル切な約１，４■になる。他の比も可
能である。出力信号（ＯＵＴ）は、信号をフルＣＭＯ５
（０−５Ｖ）信号レベルに上げるために、一般的にトラ
ンジスタ１８．１９よりなる付加インバータ段に接続さ
れる。このようにして、この回路は常用のＴＴＬからＣ
ＭＯ５への入力バッファを形成する。

しかし本発明の入カバッファは、付加プルアップ・トラ
ンジスタ１５をまた包含し、このトランジスタ１５もま
た、そのゲートで入力信号を受信する。本尖施例におい
ては、このトランジスタの幅はトランジスタ１３の幅（
Ｗ）の６倍（すなイっち６Ｗ）である。入力ハッファは
また、スイッチング・トランジスタ１６を包含し、この
トランジスタも６Ｗの幅を有する。入力端１７のレベル
選択信号“５ＴＴＬ”が“○”　（ＯＶ）の場合、スイ
ッチング・トランジスタ１６はターンオンする（導通ず
る）ので、付加トランジスタ１５は、ＶＤＤ及び出力ノ
ー１１２間の電流経路中に実質的に含まれる。このため
、ｆζｊ加プルアップ・トランジスタ１５のチャネルは
入カドランシスター４のチャネルと並列に設置されるこ
とになる。この効果は、ＶＤＤ及び出力ノード１２間に
幅３Ｗをもつ単一のｐチャネル入力トランジスタが接続
されていることにほぼ等しい。すなわち、ＶＤＤ及び出
力ノード１２間の実効インピーダンスは減少する。それ
故、トランジスタ１６がターンオンすると共に、入力イ
ンバータのスイッチングしきい値は約２分のＩＶ　　　
すなわち５Ｖ電源が使用ＤＤゝ される時は、約２，５Ｖに上昇する。しかしながら、５
ＴＴＬが１″　（５Ｖ）の場合、スイッチング・トラン
ジスタ１６はターンオフする（遮断する）ので、ｐチャ
ネル・ｉ・ランジスタ１５は、ＶＤＤ及び出力ノード１
２間のインピーダンスを減少させる効力を生じない。そ
れ故、スイッチングしきい値は、入力トランジスタ１５
及び１３の比で決められるレベル、すなわち常用のＴＴ
Ｌの場合、約１．４Ｖのままである。

上述の火施例では、本発明の技術を用いた簡単な入力イ
ンバータを示したが、他の論理型も可能である。例えば
、第２図は、本発明の技術を用いたＮＡＮＤ入力ゲート
を示している。ＴＴＬ／ＣＭＯ３入力信号（Ｉ　Ｎ　１
．　）は入力ノード２１に与えられ、前例と同様に、ｎ
チャネル・トランジスタ２３及びｐチャネル・トランジ
スタ２４は入力インバータとして働く。もう一つの入力
信号（ＩＮ２）は、トランジスタ２７及び２８のゲート
に与えられる。ＩＮ２が“１″　（５Ｖ）の場合、トラ
ンジスタ２７はターンオフし、トランジスタ２８はター
ンオンしてインバータ・トランジスタ２３及び２４が機
能可能となる。それ故、出力ノー０ ド２２での信号（ＯＵＴ）はＩＮＩの論理補数となる。

しかしながら、ＩＮ２が“Ｏ”　　（ＯＶ）の場合、ｌ
−ランジスタ２７はターンオンし、トランジスタ２８は
ターンオフされるので、出力ノード２２は“１“になる
。それ故、信号ＯＵＴは、■Ｎ１及びＩＮ２のＮＡＮＤ
論理関数となる。（信号ＯＵＴは一般的に、第１図と同
様に、信号が確実にフルＣＭＯＳレベルになるように付
加インバタ段に接続される。）他の論理関数も本発明の
技術を用いて実施可能である。

第２図はまたスイッチング・トランジスタ２６゜３０及
び付加プルアップ・トランジスタ２５，２９の別の配置
を示している。すなわち付加プルアップ・トランジスタ
２５．２９は陽極の電源電圧ＶＤＤに接続され、スイッ
チング・トランジスタ２６、、３０は出力ノード２２に
接続されている。

この配置では、付加プルアップ・トランジスタ２５．２
９は出力ノード及び電源電圧（ＶＤＤ）間の経路に切り
替えられ、それによりスイッチング点の電圧レベルを設
定する。第２図で示される配置は両方の入力の入力レベ
ルをスイッチングするために同一の信号５ＴＴＬを供給
したが、入力ＩＮＩ及び入力ＩＮ２の入力スイッチング
・レベルを別々の信号で独立に選択することも代替的に
可能である。

上述の実施例は付加トランジスタをプルアップ（例えば
ｐチャネル）入力トランジスタと並列に設置したが、付
加トランジスタをプルダウン入力ｌ・ランジスタと並列
に設置することも代替的に可能である。この場合、付加
トランジスタはプルダウン・トランジスタ（例えばｎ型
）と同じ伝導型にする。しかし、今日のＣＭＯ８技術で
は、その方法はＣＭＯ３から常用のＴＴＬへの変換のた
めの必要な比を得るために、より大きなトランジスタ寸
法を必要とする。さらに、上述の実施例はコンプリメン
タリ技術（ＣＭＯ３）に関するものであったが、単一伝
導デバイス（例えばＮＭＯ８やＰＭＯ８）を作製するＩ
Ｃ技術において本発明を使用することも可能である。例
えばＮＭＯ３技術に適用した第３図では、プルアップ・
デバイスとしてエンハンスメント型ｎチャネル負荷トラ
ンジスタ３４が使用され、そのゲート及びドレインはＶ
ＤＤに接続され、そのソースは出力ノード３２に接続さ
れている。付加トランジスタ３５はｎチャネル入力トラ
ンジスタ３３と並列にスイッチ可能なｎチャネル・トラ
ンジスタである。このスイッチはスイッチング・トラン
ジスタ３６によって遠戚され、このトランジスタ３６は
５ＴＴＬが１″のときターンオンされる。他の型のプル
アップ・デバイス（例えばデプレッション型デバイス）
も使用可能である。

本発明はＴＴＬ及びＣＭＯＳ信号レベルの場合に限定さ
れない。上述のトランジスタ比は、ＴＴＬ論理レベルに
代えて、第１図のトランジスタ１６がオフ　（ＳＴＴＬ
が１″）のとき０−３ＶのＣＭＯＳ信号レベルにおける
使用にも適合する。

これにより、０−３ｖまたは０−５Ｖの信号レベルを用
いたＣＭＯ８集積回路間のインタフェースが可能になる
。また他の信号レベルも適切なトランジスタ比の選択に
より使用可能である。さらに、３ 本発明の技術に従って入力トランジスタと並列に切り替
えられる付加トランジスタを複数個包含することで、２
つ以上のスイッチング・レベルを供給することが可能に
なる。付加トランジスタのゲートは、第１図−第３図に
示したように、一般的に入力ノードに接続されるが、そ
れは必ずしもすべての場合に必要ではない。例えば、第
３図で示されるＮＭＯ８の場合、付加トランジスタを負
荷トランジスタ３４と並列にスイッチしてもよい。

この場合、付加トランジスタのゲートはスイッチング信
号５ＴＴＬに接続される。これにより、付加トランジス
タの回路からの分離が望ましいときに付加トランジスタ
自体は遮断状態となるので、独立したスイッチング・ト
ランジスタは不要となる。

なお、回路上の他の変形も可能である。例えば、場合に
よっては「ホット・キャリア」効果による劣化に対して
ｎチャネル・プルダウン・トランジスタ（１３，２３）
を保護することが望ましい。

これは、「保護」ｎチャネル・トランジスタ（図４ 示されていない）をプルダウン・トランジスタのトレイ
ンと出力ノードの間に接続することで遠戚される。保護
トランジスタでの電圧降下は、ｎチャネル・プルダウン
・トランジスタに印加される電圧を低下させ、それによ
り電圧誘導の劣化効果を低減する。この技術は米国特許
第４．７０４５４７号明細書に詳しく述べられている。

インバータの動作を制御するレベル選択信号５ＴＴＬは
、多様な技術により発生できる。一つの実施例では、集
積回路の一つのパッケージ端子がこの機能に当てられ、
信号は外部のソースから与えられる。別の実施例では、
集積回路中にレジスタか包含され、集積回路の動作中に
所望の５ＴＴＬ信号を発生するために、コード化信号が
レジスタ入力ピンに与えられる。この方式における多重
コード化信号の使用により、１つ以上の入カバッファを
独立に制御することができる。よって、ある種の入力は
ＴＴＬ入力レベルで、他の入力はＣＭＯ３人カレベルで
選択され、汎用の集積回路が他の多様なチップ結合とイ
ンフェースをとること５ が可能になる。また、入力信号のレベルを試験すること
により５ＴＴＬ信号を発生することも代替的に可能であ
る。例えば、入力電圧があるレベル（例えば３５Ｖ）を
越えているか否かを判定するために、公知の種類の比較
回路が使われる。もし越えているならば比較回路はＳ丁
ＴＬ信号“０″を発生しＣＭＯ３入カレベルを選択する
。そうでないときは比較回路は５ＴＴＬ信号“１″を発
生しＴＴＬ入カレベルを選択する。なお、他の技術によ
ってレベル選択信号５ＴＴＬを発生することも可能であ
る。

前述の実施例はシリコン技術により与えられたが、他の
（例えば■−ｖ族）半導体技術においても本発明の技術
の利用が有利であることは明白である。さらに本発明の
バッファに与えられる入力は一般的に２進論理信号であ
るが、アナログ信号も含めて他の入力が同様に可能であ
る。すなわち、“ＣＭＯ８”モードにおいて、（スイッ
チングしきい値が高いため）雑音余裕が良いこと及び直
流ドレイン電流かないことという特質は様々な応用６ において有用である。例えば、ある設計ではバ、ッファ
かＴＴＬモードのときクロック入力はＴＴＬクロック信
号を受信する。しかし、バッファを“ＣＭＯ３″モード
にし石英粘晶を入力に接続すると、回路は発振し、それ
によりチップ上でクロック信号を発生ずる。なお他の応
用も可能である。

本発明は前期各実施例に限定されるものではなく、この
技術分野の当業者であれば、本発明の種々の変形例を考
え得るが、それらはいずれも本発明の技術的範囲に包含
される。

【図面の簡単な説明】

第１図は、本発明入力バッファの簡単なＣＭＯ８の一実
施例を示す。 第２図は、本発明入力バッファのＮＡＮＤゲトの一実施
例を示す。 第３図は、本発明入力バッファのＮＭＯ５の一実施例を
示す。 ７ ＦＩ６．１ ＦＩｏ、２ ＦＩ６．３ ＳＳ

Claims (1)

1. 【特許請求の範囲】 （１）入カノード（１１）及び出力ノード （１２）を持つ入カバッファを具備する集積回路におい
   て、該バッファは、 該入カノードに接続されるゲートを備え、出力ノードを
   第１電源電圧（Ｖ＿Ｄ＿Ｄ）に引く（ｐｕｌ１）のに適
   合する、所与の伝導型の第１トランジスタ（１４）；及
   び 出力ノードを第２電源電圧（Ｖ＿Ｓ＿Ｓ）に引く（ｐｕ
   ｌｌ）のに適合する第２トランジスタ（１３）；を備え
   、該バッファの入力スイッチング・レベルは第１及び第
   ２トランジスタのインピーダンス比に依存し、 該バッファはさらに、 該所与の伝導型の第３トランジスタ（１５）と、該バッ
   ファの入力スイッチング・レベルは選択されるところの
   、該第３トランジスタのチャネルを該出力ノードと電源
   電圧（ＶＤＤ）との間の経路中に切り替えるスイッチン
   グ手段（１６） を有することを特徴とする集積回路。 （２）該第２トランジスタ（１３）は、所与の伝導型と
   は反対の伝導型で、第２トランジスタのゲートは、該入
   力ノードに接続されることを特徴とする請求項１記載の
   集積回路。 （３）該第２トランジスタ（例えば３４）は前記所与の
   伝導型を有し、第２トランジスタのゲートは、該第２電
   源電圧に接続されることを特徴とする請求項１記載の集
   積回路。 （４）スイッチング手段は、そのソースが該第１電源電
   圧に接続され、そのドレインが該第３トランジスタのソ
   ースに接続される前記所与の伝導型の第４トランジスタ
   （１６）を有することを特徴とする請求項１記載の集積
   回路。 （５）スイッチング手段は、そのソースが該第３トラン
   ジスタのドレインに接続され、そのドレインが、該共通
   出力ノードに接続される前記所与の伝導型の第４トラン
   ジスタ（３０）を有することを特徴とする請求項１記載
   の集積回路。 （６）スイッチング手段は、該集積回路の外部で生成さ
   れる信号により制御されることを特徴とする請求項１記
   載の集積回路。 （７）スイッチング手段は、該集積回路上で生成される
   信号により制御されることを特徴とする請求項１記載の
   集積回路。 （８）スイッチング手段は、該集積回路上に設置された
   比較器によって生成される信号により制御されることを
   特徴とする請求項７記載の集積回路。 （９）スイッチング手段は、該集積回路上に設置された
   レジスタによって生成される信号により制御されること
   を特徴とする請求項７記載の集積回路。