JPS6030216A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6030216A JPS6030216A JP58139746A JP13974683A JPS6030216A JP S6030216 A JPS6030216 A JP S6030216A JP 58139746 A JP58139746 A JP 58139746A JP 13974683 A JP13974683 A JP 13974683A JP S6030216 A JPS6030216 A JP S6030216A
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- input
- logic circuit
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特に論理回路のしきい値電
圧を可変にすることができる半導体装置に関するもので
ある。
圧を可変にすることができる半導体装置に関するもので
ある。
従来の一般的な相補型ＭＯ８論理回路の構成を２８１図
に示し説明すると、図において、（１）ｔ、ｊ、Ｐチャ
ンネル形電界効果トランジスタ（以下、Ｐ・ＭＯ８と呼
称する）、（２）はＮチャンネル形電界効果トランジス
タ（以下、Ｎ−ＭＯ８と呼称する）で、この論理回路を
駆動する一対のＰ−ＭＯ８θ）とＮ−ＭＯ８（２）は正
電源（３）と負電源（４）との間に直列接続さ肛、論理
反転回路（ＣＭＯ８インバータ）を構成している。そし
て、Ｐ−ＭＯ８（１）のソースおよび基板は正電源（３
）に接続さＩｔ、 Ｎ −ＭＯ５（２）のソースおよび
基板は負電源（４）に接続され、Ｐ・ＭＯ８（１）およ
びＮ−ＭＯ８（乃の各ゲートは共通接続されて入力端（
５）に接続さ扛、各ドレインは共通接続されてＣＭＯＳ
インバータの出力端（６）に接続されている。
に示し説明すると、図において、（１）ｔ、ｊ、Ｐチャ
ンネル形電界効果トランジスタ（以下、Ｐ・ＭＯ８と呼
称する）、（２）はＮチャンネル形電界効果トランジス
タ（以下、Ｎ−ＭＯ８と呼称する）で、この論理回路を
駆動する一対のＰ−ＭＯ８θ）とＮ−ＭＯ８（２）は正
電源（３）と負電源（４）との間に直列接続さ肛、論理
反転回路（ＣＭＯ８インバータ）を構成している。そし
て、Ｐ−ＭＯ８（１）のソースおよび基板は正電源（３
）に接続さＩｔ、 Ｎ −ＭＯ５（２）のソースおよび
基板は負電源（４）に接続され、Ｐ・ＭＯ８（１）およ
びＮ−ＭＯ８（乃の各ゲートは共通接続されて入力端（
５）に接続さ扛、各ドレインは共通接続されてＣＭＯＳ
インバータの出力端（６）に接続されている。
とのよ５に構成さｎた回路における動作は一般によく知
られているので、その詳細な説明は省略するが、入力端
（５）に１１ Ｈｆｌレベルの信号が印加さｌ１ると、
ＣＭＯＳインバータの出力端（６）は囁し〃レベルとな
シ、入力端（５）Ｋ’ＬＦレベルの信号が印加されると
、ＣＭＯＳインバータの出力端（６）に１Ｈ〃レベルが
出力される。
られているので、その詳細な説明は省略するが、入力端
（５）に１１ Ｈｆｌレベルの信号が印加さｌ１ると、
ＣＭＯＳインバータの出力端（６）は囁し〃レベルとな
シ、入力端（５）Ｋ’ＬＦレベルの信号が印加されると
、ＣＭＯＳインバータの出力端（６）に１Ｈ〃レベルが
出力される。
そして、この論理反転回路において、論理しきい値はＰ
−ＭＯ８（１）の内部抵抗とＮ−ＭＯ８（２）の内部抵
抗とが等しくなる電位となる。
−ＭＯ８（１）の内部抵抗とＮ−ＭＯ８（２）の内部抵
抗とが等しくなる電位となる。
しかしながら、このような相補型ＭＯＳ論理回路におい
ては、論理しきい値電圧はある一定電位に固定されるた
め、必ずしもシステムにおいて最適なしきい値電圧に設
定することが不可能であるという欠点があった。
ては、論理しきい値電圧はある一定電位に固定されるた
め、必ずしもシステムにおいて最適なしきい値電圧に設
定することが不可能であるという欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共（かかる欠点を除去すべくなさｎたもので、その目的
は簡単な回路構成によって半導体論理回路のしきい値電
圧を切換可能とし可変にすることができる半導体装置を
提供することＶｒある。
共（かかる欠点を除去すべくなさｎたもので、その目的
は簡単な回路構成によって半導体論理回路のしきい値電
圧を切換可能とし可変にすることができる半導体装置を
提供することＶｒある。
このような目的を達成するため、本発明は相補型ＭＯ８
論理回路において、その入力と同一の信号を制御入力と
した電界効果トランジスタを、上記ＭＯ８論理回路の出
力端と電源間に電気的に接続・切１ｊｉｔ シ可能な状
態で伺加するようにしたもの１ある。
論理回路において、その入力と同一の信号を制御入力と
した電界効果トランジスタを、上記ＭＯ８論理回路の出
力端と電源間に電気的に接続・切１ｊｉｔ シ可能な状
態で伺加するようにしたもの１ある。
以下、図面に基づき本発明の実施例を詳細に説明する。
第２図は本発明による半導体装置の一実施例を示すイ′
１〜′ｆ成図である。
１〜′ｆ成図である。
この第２図において第１図と同一符号のものは相当部分
を示し、（７）はＣＭＯＳインバータを構成するＰ −
ＭＯ８（１）、Ｎ−ＭＯ８（２）の入力と同一の信号を
制御入力とするＮ −ＭＯ８、（８）はこのＮ・ＭＯ８
（７）を論理回路と接続・切離を行う開閉回路である。
を示し、（７）はＣＭＯＳインバータを構成するＰ −
ＭＯ８（１）、Ｎ−ＭＯ８（２）の入力と同一の信号を
制御入力とするＮ −ＭＯ８、（８）はこのＮ・ＭＯ８
（７）を論理回路と接続・切離を行う開閉回路である。
そして、Ｎ −ＮＯ５（７）のドレインは開閉回路（８
）を介してＣＭＯＳインバータの出力端（６）に接続さ
れ、ソースおよび基板は負電源（４）に接続され、ゲー
ト社入力端（５）に接続されている。
）を介してＣＭＯＳインバータの出力端（６）に接続さ
れ、ソースおよび基板は負電源（４）に接続され、ゲー
ト社入力端（５）に接続されている。
つぎにこの第２図に示す実施例の動作を説明する０
まず、開閉回路（８）が開いている開成の場合には、こ
の論理回路のしきい値電圧は、Ｐ−ＭＯ８（１）の内部
抵抗とＮ−ＭＯ８（２）の内部抵抗が等しくなる電位で
ある。これを電圧Ｖｌ とする。
の論理回路のしきい値電圧は、Ｐ−ＭＯ８（１）の内部
抵抗とＮ−ＭＯ８（２）の内部抵抗が等しくなる電位で
ある。これを電圧Ｖｌ とする。
これに対して、開閉回路（８）が閉じている閉成の場合
には、この論理Ｉｉｕ路のしきい値電圧は、Ｎ・ＭＯ８
（２）とＮ−ＭＯ８（７）が並列接続された内部抵抗と
Ｐ−ＭＯ５（１）の内部抵抗が等しくなったときの入力
電位（電圧）Ｖｇとなる。
には、この論理Ｉｉｕ路のしきい値電圧は、Ｎ・ＭＯ８
（２）とＮ−ＭＯ８（７）が並列接続された内部抵抗と
Ｐ−ＭＯ５（１）の内部抵抗が等しくなったときの入力
電位（電圧）Ｖｇとなる。
そして、入力電圧がこの入力電位■２であるときのＰ−
ＭＯ５（１）の内部抵抗値は入力電圧が入力電位Ｖ＋
であるときと比べて、Ｎ−ＭＯ８（７）がＮ・ＭＯ８（
２）と並列に接続さ！ｔたため、よシ小さい値となる必
要が１ｆ）り、入力電位ｖ２は入力電位Ｖ１より低い電
圧となる。
ＭＯ５（１）の内部抵抗値は入力電圧が入力電位Ｖ＋
であるときと比べて、Ｎ−ＭＯ８（７）がＮ・ＭＯ８（
２）と並列に接続さ！ｔたため、よシ小さい値となる必
要が１ｆ）り、入力電位ｖ２は入力電位Ｖ１より低い電
圧となる。
このようにして、開閉口ｍ （８）の開成、閉成によシ
この第２図に示す実施例の論理回路は２つのしきい値電
圧Ｖ１ 、Ｖ、を切換えることができる。
この第２図に示す実施例の論理回路は２つのしきい値電
圧Ｖ１ 、Ｖ、を切換えることができる。
なお、この実施例においてｔｉ、Ｎ −ＭＯ８（７）お
よび開閉回路（８）をＣＭＯＳインバータの出力端（６
）と負電源（４）との間に付加する場合を例にとって説
明したが、本発明はこれに限定されるものではなく、出
力端（６）ど正電源（３）との間に付加することもでき
る。
よび開閉回路（８）をＣＭＯＳインバータの出力端（６
）と負電源（４）との間に付加する場合を例にとって説
明したが、本発明はこれに限定されるものではなく、出
力端（６）ど正電源（３）との間に付加することもでき
る。
第３図は本発明の他の実施例を示す構成図で、相補型Ｍ
Ｏ８論理回路の入力と同一の信号を制御入力とした電界
効果トランジスタを複数付加し、各々別々に接続・切離
し得るようにした場合の一例を示すものである。
Ｏ８論理回路の入力と同一の信号を制御入力とした電界
効果トランジスタを複数付加し、各々別々に接続・切離
し得るようにした場合の一例を示すものである。
この第３図において第２図と同一部分に社同−符号を付
して説明を省略する。（７ｍ） 、 （７ｅ）は第２図
のＮ−ＭＯ８（７）にそれぞれ対応するＮ・ＭＯ８、（
ｒｂ） ｖ （７ｄ）はＰ −ＭＯ８、（８ｍ） 〜（
８ｄ） １１それぞれ第２図の開閉回路（８） Ｋ対応
する開閉回路で、これら各Ｎ−ＭＯ８（７ａ）、Ｐ −
ＭＯＳ（７し）、Ｐ −ＭＯＳ （７ｄ）はそ扛ぞれ開
閉回路（８ａ）〜（８ｄ）と直列に接続されている。そ
してＮ −ＭＯＳ （７ｍ）およびＮ−ＭＯＳ（７ｅ）
の各ドレインはそｎぞれ開閉回路（８ａ） 、（８ｃ）
を介してＭＯＳインバータの出力端（６）に接続さｎ１
各ソースおよび各基板は負電源（４）に接続され、各ゲ
ートは入力端（５）に接続さｎている。また、Ｐ−ＭＯ
Ｓ（７ｂ）およびＰ −ＭＯＳ （７ｄ）の各ドレイン
はそれぞれ開閉回路（８ｂ） ｔ （ａｄ ）を介して
ＭＯＳインバータの出力端（６）Ｋ接続され、各ソース
および各基板は正電源（３）に接続され、各ゲートは入
力端（５）に接続されている。
して説明を省略する。（７ｍ） 、 （７ｅ）は第２図
のＮ−ＭＯ８（７）にそれぞれ対応するＮ・ＭＯ８、（
ｒｂ） ｖ （７ｄ）はＰ −ＭＯ８、（８ｍ） 〜（
８ｄ） １１それぞれ第２図の開閉回路（８） Ｋ対応
する開閉回路で、これら各Ｎ−ＭＯ８（７ａ）、Ｐ −
ＭＯＳ（７し）、Ｐ −ＭＯＳ （７ｄ）はそ扛ぞれ開
閉回路（８ａ）〜（８ｄ）と直列に接続されている。そ
してＮ −ＭＯＳ （７ｍ）およびＮ−ＭＯＳ（７ｅ）
の各ドレインはそｎぞれ開閉回路（８ａ） 、（８ｃ）
を介してＭＯＳインバータの出力端（６）に接続さｎ１
各ソースおよび各基板は負電源（４）に接続され、各ゲ
ートは入力端（５）に接続さｎている。また、Ｐ−ＭＯ
Ｓ（７ｂ）およびＰ −ＭＯＳ （７ｄ）の各ドレイン
はそれぞれ開閉回路（８ｂ） ｔ （ａｄ ）を介して
ＭＯＳインバータの出力端（６）Ｋ接続され、各ソース
および各基板は正電源（３）に接続され、各ゲートは入
力端（５）に接続されている。
つぎにこの第３図に示す実施例の動作を説明する０
まず、開閉回路（８ａ）〜（８ｄ）の開成時には各ＭＯ
８（７ｍ） 〜（７ｄ）はＭＯＳインバータ回路から切
離される。つぎに、開閉回路（８ａ）〜（８ｄ）か閉成
すると、これらＮ−ＭＯＳ （７ｍ）＊（７ｅ）はそれ
ぞれＮ−ＭＯＳ（２）と並列に接続され、また、Ｐ−Ｍ
ＯＳ（７ｂ） 、 （７ｄ）はそ扛ぞｔＬ Ｐ・ＭＯＳ
（１）と並列に接続され、多数のしきい値電圧を切換え
ることができる。
８（７ｍ） 〜（７ｄ）はＭＯＳインバータ回路から切
離される。つぎに、開閉回路（８ａ）〜（８ｄ）か閉成
すると、これらＮ−ＭＯＳ （７ｍ）＊（７ｅ）はそれ
ぞれＮ−ＭＯＳ（２）と並列に接続され、また、Ｐ−Ｍ
ＯＳ（７ｂ） 、 （７ｄ）はそ扛ぞｔＬ Ｐ・ＭＯＳ
（１）と並列に接続され、多数のしきい値電圧を切換え
ることができる。
このように、ＣＭＯＳインバータの出力端（６）と電源
（正電源（３）、負電源（４））の間にＣＭＯＳインバ
ータの入力と同一の信号を制御入力とした電界効果トラ
ンジスタ（７ａ）〜（７ｄ）と開閉回路（８ａ）〜（８
ｄ）を設け、こｎら各電界効果トランジスタ（７ａ）〜
（７ｄ）を電気的に接続・切離し可能な状詐で伺加する
ことによって、論理回路のしきい値電圧を可変にするこ
とができる。
（正電源（３）、負電源（４））の間にＣＭＯＳインバ
ータの入力と同一の信号を制御入力とした電界効果トラ
ンジスタ（７ａ）〜（７ｄ）と開閉回路（８ａ）〜（８
ｄ）を設け、こｎら各電界効果トランジスタ（７ａ）〜
（７ｄ）を電気的に接続・切離し可能な状詐で伺加する
ことによって、論理回路のしきい値電圧を可変にするこ
とができる。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、相補型ＭＯ８論理回路の入力
と同一の信号を制御入力とした電界効果トランジスタを
、ＣＭＯＳインバータの出力端とＴ８．源との間に接続
・切離可能で伺加した簡単な構成によって、論理しきい
値１Ｌ圧を可変にすることができるので、実用上の効果
ｔｉｆｆｌめで大である。
な手段を用いることなく、相補型ＭＯ８論理回路の入力
と同一の信号を制御入力とした電界効果トランジスタを
、ＣＭＯＳインバータの出力端とＴ８．源との間に接続
・切離可能で伺加した簡単な構成によって、論理しきい
値１Ｌ圧を可変にすることができるので、実用上の効果
ｔｉｆｆｌめで大である。
第１図は一般の相補型ＭＯ８論理回路の構成図、第２図
は本発明による半導体装置の一実施例を示す構成図、第
３図は本発明の他の実施例を示す構成図である。 （１） 、 （ｒｂ） ｔ （７ａ）Φ・・・Ｐ−ＭＯ
Ｓ（Ｐチャンネル形電界効果トランジスタ）、（２）、
（７）。 （ＩＡ）、（Ｔｃ）・・・φＮ−ＭＯ８（Ｎチャンネル
形電界効果トランジスタ）、（３）・・・・正電源、（
４）・・・・負電源、（５）・・・・入力端、（６）・
・・・出力端、（８ａ）〜（８ｄ）・・・・開閉回路。 代理人 大 岩 増 雄 手続補正、１：（自発） １３ ：Ｌ、、、 Ｉｌｌ ・・１″、云１ ’Ｉ’；＋ｉ’ｌ’ｌ）’あ、１□７ ′ツ１、事件の
表示 持腐（昭５８−１３９７４６号２、発明の名称
半導体装置 ３、補正をする者 ？ｈ ＋３ シＪ− 化３シじ− 三菱電機株式会社内 氏名 （７３７５）弁理士大岩増６１１ｊ５、補正の対
象 （゛ア１蜀う′１−Δ）：ぐ；・′１ｋ）：ｌｉ’
、’、ｌＴ、７．’ｉ’ｆＦｆｌち〕、−２７Σ（１１
明細書の発明の詳細な説明の梱 （２）明細書の図面の簡単な説明の欄 −・ｉ（府：、 ’Ｉ に パ（７１：＋５．、 − ・、漁〕 （１）明卸Ｉｌｌ第２頁第１２行、第１３行、第１４行
。 第１５行、第１７行および第１８行のｒＭＯ３ＪをｒＭ
Ｏ８）ランジスタ」と補正する。 （２１同書回頁第２０行のｒＭＯ８ｔｌｌＪをｒＭＯ８
ｌ−ランジスタ（１）」と補正し、かつｒＭＯ８＋２１
Ｊを１−ＭＯＳトランジスタ（２）」と補正する。 （３） 同書第５頁第１２行のｒＭＯ８ｆｌｌＪをｒ’
Ｍ ＯＳトランジスタ（１）」と補正し、かつｒ Ｍ
Ｏ５ｆ２１ Ｊを［ＭＯＳトランジスタ（２１」と補正
する。 （４） 同！（第４頁第１８行のｒ Ｍ Ｏ５（１１ｊ
を［“ＭＯＳトランジスタ（１１」と補正し、かつｌ’
ＭＯ８＋２１ｊを「ＭＯＳトランジスタ（２）」と補正
する。 （５）同書同頁第１３行および第２０行のｒＭＯ３Ｊを
ｒ ＭＯ８）ランジスタ」と補正する。 （６）同書第５頁第１行、第８行、第９行、第１４行、
第１７行、第１８行および第１９行の「ＭＯ８Ｊを「Ｍ
ＯＳトランジスタ」と補正する。 （７）同書同頁第１３行のｒＭＯ８ｔ２１ｊをｒＭｏｓ
ＭＯＳトランジスタ」と補正し、かつｒ ＭＯ５（７１
ｊをＦＭ、Ｏ８）ランジスタ（力」と補正する。 （８１ｆｉＩＪ岩第６頁第５行お上びε１１８行の「Ｍ
Ｏ８」をｒＭＯＳ）シンジスクー１と補正する。 （９）同γ）同頁第１８〜１９行のＩＮ・Δ４０Ｓ ｌ
をｌＮ−ＭＯＳトランジスター１と補正する。 （１０１回書同日第１９行のＦ−Ｐ −ＭＯＳ−１を［
Ｐ・ＭＯ８トランジスタＪと補正する。 （１１） 同書第７頁第１行、第８行、第９１１．第１
７行、第１９および第２０行のＩ’ＭＯ８ｊを１−ＭＯ
Ｓトランジスタ」と補正する。 ＵＺ 同書回頁第１〜２行のｒｌ）−ＭＯ８−１をｒｐ
−ＭＯ８）ランシスター１と補正する。 ０３）同７１同頁第２行のｒＭＯＳ（７ｃｌ）ｊを「Ｍ
ＯＳトランジスタ（７ｄ）Ｊと補正する。 （圓 同書同頁第４行のｒＭＯＳ（７ａｌ）ＪをｒＭＯ
Ｓトランジスタ（７ａ川と補止し、かつｒＭＯＳ（７ｃ
）Ｊをｒ−ＭＯ３）シンジスク（７ｃ ）ｊと前止する
。 ０５）同岩第８頁第１行の）−Ｍ、Ｏ３（７ｂ ） Ｊ
をｒＭ。 Ｓトランジスタ（７ｂ）Ｊ と補正し、かつｒＭＯＳ
ｆｉｌ ＪをＦＭＯＳトランジスタ（１）」と補正する
。 （Ｉ Ｇ） ＰＪ １１第９頁第６行オヨヒ第８行のｒ
ＭＯ８Ｊを１−ＭＯ８）シンジスク」と補正する。 以 、上
は本発明による半導体装置の一実施例を示す構成図、第
３図は本発明の他の実施例を示す構成図である。 （１） 、 （ｒｂ） ｔ （７ａ）Φ・・・Ｐ−ＭＯ
Ｓ（Ｐチャンネル形電界効果トランジスタ）、（２）、
（７）。 （ＩＡ）、（Ｔｃ）・・・φＮ−ＭＯ８（Ｎチャンネル
形電界効果トランジスタ）、（３）・・・・正電源、（
４）・・・・負電源、（５）・・・・入力端、（６）・
・・・出力端、（８ａ）〜（８ｄ）・・・・開閉回路。 代理人 大 岩 増 雄 手続補正、１：（自発） １３ ：Ｌ、、、 Ｉｌｌ ・・１″、云１ ’Ｉ’；＋ｉ’ｌ’ｌ）’あ、１□７ ′ツ１、事件の
表示 持腐（昭５８−１３９７４６号２、発明の名称
半導体装置 ３、補正をする者 ？ｈ ＋３ シＪ− 化３シじ− 三菱電機株式会社内 氏名 （７３７５）弁理士大岩増６１１ｊ５、補正の対
象 （゛ア１蜀う′１−Δ）：ぐ；・′１ｋ）：ｌｉ’
、’、ｌＴ、７．’ｉ’ｆＦｆｌち〕、−２７Σ（１１
明細書の発明の詳細な説明の梱 （２）明細書の図面の簡単な説明の欄 −・ｉ（府：、 ’Ｉ に パ（７１：＋５．、 − ・、漁〕 （１）明卸Ｉｌｌ第２頁第１２行、第１３行、第１４行
。 第１５行、第１７行および第１８行のｒＭＯ３ＪをｒＭ
Ｏ８）ランジスタ」と補正する。 （２１同書回頁第２０行のｒＭＯ８ｔｌｌＪをｒＭＯ８
ｌ−ランジスタ（１）」と補正し、かつｒＭＯ８＋２１
Ｊを１−ＭＯＳトランジスタ（２）」と補正する。 （３） 同書第５頁第１２行のｒＭＯ８ｆｌｌＪをｒ’
Ｍ ＯＳトランジスタ（１）」と補正し、かつｒ Ｍ
Ｏ５ｆ２１ Ｊを［ＭＯＳトランジスタ（２１」と補正
する。 （４） 同！（第４頁第１８行のｒ Ｍ Ｏ５（１１ｊ
を［“ＭＯＳトランジスタ（１１」と補正し、かつｌ’
ＭＯ８＋２１ｊを「ＭＯＳトランジスタ（２）」と補正
する。 （５）同書同頁第１３行および第２０行のｒＭＯ３Ｊを
ｒ ＭＯ８）ランジスタ」と補正する。 （６）同書第５頁第１行、第８行、第９行、第１４行、
第１７行、第１８行および第１９行の「ＭＯ８Ｊを「Ｍ
ＯＳトランジスタ」と補正する。 （７）同書同頁第１３行のｒＭＯ８ｔ２１ｊをｒＭｏｓ
ＭＯＳトランジスタ」と補正し、かつｒ ＭＯ５（７１
ｊをＦＭ、Ｏ８）ランジスタ（力」と補正する。 （８１ｆｉＩＪ岩第６頁第５行お上びε１１８行の「Ｍ
Ｏ８」をｒＭＯＳ）シンジスクー１と補正する。 （９）同γ）同頁第１８〜１９行のＩＮ・Δ４０Ｓ ｌ
をｌＮ−ＭＯＳトランジスター１と補正する。 （１０１回書同日第１９行のＦ−Ｐ −ＭＯＳ−１を［
Ｐ・ＭＯ８トランジスタＪと補正する。 （１１） 同書第７頁第１行、第８行、第９１１．第１
７行、第１９および第２０行のＩ’ＭＯ８ｊを１−ＭＯ
Ｓトランジスタ」と補正する。 ＵＺ 同書回頁第１〜２行のｒｌ）−ＭＯ８−１をｒｐ
−ＭＯ８）ランシスター１と補正する。 ０３）同７１同頁第２行のｒＭＯＳ（７ｃｌ）ｊを「Ｍ
ＯＳトランジスタ（７ｄ）Ｊと補正する。 （圓 同書同頁第４行のｒＭＯＳ（７ａｌ）ＪをｒＭＯ
Ｓトランジスタ（７ａ川と補止し、かつｒＭＯＳ（７ｃ
）Ｊをｒ−ＭＯ３）シンジスク（７ｃ ）ｊと前止する
。 ０５）同岩第８頁第１行の）−Ｍ、Ｏ３（７ｂ ） Ｊ
をｒＭ。 Ｓトランジスタ（７ｂ）Ｊ と補正し、かつｒＭＯＳ
ｆｉｌ ＪをＦＭＯＳトランジスタ（１）」と補正する
。 （Ｉ Ｇ） ＰＪ １１第９頁第６行オヨヒ第８行のｒ
ＭＯ８Ｊを１−ＭＯ８）シンジスク」と補正する。 以 、上
Claims (2)
- （１）共通接続したゲートに入力信号が供給され共通接
続したドレインから出力を取シ出すＰチャンネル形電界
効果トランジスタおよびＮチャンネル形電界効果トラン
ジスタからなる相補型ＭＯ８論理回路において、このＭ
Ｏ８論理回路の入力と同一の信号を制御入力としたＮチ
ャンネル形電界効果トランジスタおよびＰチャンネル形
電界効果トランジスタの少くとも一方を、前記ＭＯ８論
理回路の出力端と電源間に電気的に接続・切離し得る状
態で付加したことを特徴とする半導体装置。 - （２）ＭＯ８論理回路の入力と同一の信号を制御入力と
したＮチャンネル形電界効果トランジスタおよびＰチャ
ンネル形電界効果トランジスタの少なくとも一方を前記
ＭＯ８論理回路の出力端と電源間に複数付加し、この複
数の電界効果トランジスタを各々別々に接続・切離し得
るようにしたことを特徴とする特許請求の範囲第４項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139746A JPS6030216A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139746A JPS6030216A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030216A true JPS6030216A (ja) | 1985-02-15 |
Family
ID=15252411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58139746A Pending JPS6030216A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030216A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131613A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 入力レベル選択機能付入力バツフア |
| JPH01280921A (ja) * | 1987-09-08 | 1989-11-13 | Nec Corp | バッファ回路 |
| JPH01503510A (ja) * | 1987-06-04 | 1989-11-22 | エヌシーアール インターナショナル インコーポレイテッド | Ｃｍｏｓしきい値回路 |
| EP0405833A2 (en) * | 1989-06-30 | 1991-01-02 | AT&T Corp. | Programmable logic level input buffer |
| JP2007160023A (ja) * | 2005-12-12 | 2007-06-28 | Kosumedei Seiyaku Kk | アイパッチ |
-
1983
- 1983-07-28 JP JP58139746A patent/JPS6030216A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131613A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 入力レベル選択機能付入力バツフア |
| JPH01503510A (ja) * | 1987-06-04 | 1989-11-22 | エヌシーアール インターナショナル インコーポレイテッド | Ｃｍｏｓしきい値回路 |
| US5059835A (en) * | 1987-06-04 | 1991-10-22 | Ncr Corporation | Cmos circuit with programmable input threshold |
| JPH01280921A (ja) * | 1987-09-08 | 1989-11-13 | Nec Corp | バッファ回路 |
| EP0405833A2 (en) * | 1989-06-30 | 1991-01-02 | AT&T Corp. | Programmable logic level input buffer |
| JPH0338873A (ja) * | 1989-06-30 | 1991-02-19 | American Teleph & Telegr Co <Att> | 集積回路 |
| EP0405833A3 (en) * | 1989-06-30 | 1991-11-06 | American Telephone And Telegraph Company | Programmable logic level input buffer |
| JP2007160023A (ja) * | 2005-12-12 | 2007-06-28 | Kosumedei Seiyaku Kk | アイパッチ |
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