JPH02101817A - 出力信号制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、出力信号制御回路に関し、特に、ＣＭＯＳ論
理回路を用いた出力信号制御回路に関する。

［従来の技術］ デジタルＩＣ内回路において、入力信号ＭＯＳレベル（
０〜３Ｖ）で動作する回路に入力しＴＴＬレベル（０〜
５Ｖ）あるいは、ＭＯＳレベルで動作する回路へ伝達す
る場合、出力信号制御回路が用いられる。第３図は、前
記出力信号制御回路の一例をデジタル回路記号を用いて
書いた回路図である。同図を参照して、この出力信号制
御回路は、２入力ＮＯＲゲート６ｂと、２入力ＮＯＲゲ
ート６ｂと、インバータ６ａと、電圧源４と接地５の間
に直列に接続された出力駆動用ＰチャネルＭＯＳトラン
ジスタ７と出力駆動用ＮチャネルＭＯ８）ランジスタ８
を含む。ＮＡＮＤゲート６Ｃの２入力端子の一方の端子
には入力信号端子１が接続され、他方の端子には出力制
御信号２がインバータ６ａを介して接続される。ＮＯＲ
ゲート６ｂの２入力端子の一方の端子には入力信号１が
、他方の端子には出力信号２がそれぞれ接続される。

ＮＡＮＤゲート６ｃからの出力信号はトランジスタ７の
ゲートにＮＯＲゲート６ｂからの出力信号はトランジス
タ８のゲートにそれぞれ与えられる。

第２図は、第３図で示した前記出力信号制御回路と等価
な動作をする従来のＣＭＯ５構造回路の一例を回路素子
レベルで示した回路図である。第２図を参照して、この
出力制御回路のＮＡＮＤゲート６Ｃは、電圧源４と接地
５との間のＰチャネルＭＯＳトランジスタ１５．Ｎチャ
ネルＭＯＳトランジスタ１６．およびＮチャネルＭＯＳ
）ランジスタ１７の直列接続と、ＰチャネルＭＯＳトラ
ンジスタ９とを含む。入力信号端子１は、トランジスタ
１５およびトランジスタ１６のゲートに接続され、イン
バータ６ａからの出力信号は、トランジスタ９とトラン
ジスタ１７のゲートに結合される。トランジスタ９は、
電圧源４と、トランジスタ１５とトランジスタ１６との
接続点との間に接続される。

次に、ＮＯＲゲート６ｂは、電圧源４と接地５との間の
ＰチャネルＭＯＳトランジスタ１８．１９、およびＮチ
ャネルＭＯＳトランジスタ２０の直列接続と、Ｎチャネ
ルＭＯＳ）ランジスタ１２とを含む。入力信号端子１は
、トランジスタ１９およびトランジスタ２０のゲートに
接続され、出力制御信号端子２は、トランジスタ１２の
ゲートとトランジスタ１８のゲートに接続される。トラ
ンジスタ１２は、トランジスタ１９とトランジスタ２０
との接続点と、接地５との間に接続される。

続いて、インバータ６ａは、電圧源４と接地５との間の
ＰチャネルＭＯＳトランジスタ１３とＮチャネルＭＯＳ
）ランジスタ１４との直列接続を含む。出力制御信号端
子２は、トランジスタ１３のゲートとトランジスタ１４
のゲートに接続される。

また、トランジスタ７のゲートとトランジスタ８のゲー
トは、それぞれ、トランジスタ１５とトランジスタ１６
およびトランジスタ９との接続点とトランジスタ１９と
トランジスタ２０およびトランジスタ１２との接続点に
接続される。

以下動作について説明する。

出力制御信号端子２に、能動化信号、すなわち、出力可
信号“Ｌ“が与えられた場合について説明する。

ＮＯＲゲート６ｂにおいて、前記出力可信号を受け、ト
ランジスタ１８がＯＮ、）ランジスタ１２がＯＦＦとな
る。このとき、入力信号端子１に入力信号０Ｌ″″が与
えられると、トランジスタ１つがＯＮ、　　トランジス
タ２０はＯＦＦとなる。したがって、トランジスタ１８
とトランジスタ１９がともにＯＮとなるため、電圧源４
の電圧レベル“Ｈ“がトランジスタ８のゲートへ送られ
る。逆に入力信号端子１に入力信号“Ｈ”が与えられる
と、トランジスタ２０がＯＮ、）ランジスタ１９はＯＦ
Ｆとなり、接地５の電圧レベル“Ｌ“がトランジスタ８
へ伝達される。

インバータ６ａにおいては、前記出力可信号“Ｌ”を受
け、トランジスタ１３がＯＮとなる。

したがって、電圧源４の電圧レベルにより、前記出力可
信号の反転信号“ＨｏがＮＡＮＤゲート６Ｃのトランジ
スタ９のゲートとトランジスタ１７のゲートに与えられ
る。したがって、トランジスタ１７がＯＮ、）ランジス
タ９がＯＦＦとなる。

このとき、入力信号端子１に入力信号“Ｌ”が与えられ
ると、トランジスタ１６がＯＦＦ、　トランジスタ１５
がＯＮとなり電圧源４の電圧レベルによりトランジスタ
７へ伝達される信号は“Ｈ”となる。逆に入力信号端子
１に入力信号“Ｈ”が与えられると、トランジスタ１６
がＯＮ、）ランジスタ１５がＯＦＦとなり、トランジス
タ１６とトランジスタ１７がともにＯＮとなるため接地
５の電圧レベルによりトランジスタ７に伝達される信号
は“Ｌ゛となる。

以上のように入力信号端子に与えられる入力信号は反転
されてトランジスタ７およびトランジスタ８のゲートに
伝達される。入力信号が“Ｌ”であれば“Ｈ”がトラン
ジスタ７およびトランジスタ８のゲートに与えられるこ
とになり、トランジスタ８がＯＮとなるため、接地５の
電圧レベルにより、出力信号端子３には、出力信号“Ｌ
”が伝達される。逆に、入力信号がＨ”であれば“Ｌ”
がトランジスタ７およびトランジスタ８に伝達されるこ
とになり、トランジスタ７がＯＮとなるため、電圧源４
の電圧レベルにより出力信号端子３には出力信号“Ｈｏ
が伝達される。また、ＮＡＮＤゲート６Ｃのトランジス
タ１５とトランジスタ１６とのサイズレシオを変えトラ
ンジスタ７への信号伝達速度を制御し、ＮＯＲゲート６
ｂのトランジスタ１９とトランジスタ２０とのサイズレ
シオを変えトランジスタ８への信号伝達速度を制御でき
る。したがって、前記２組のトランジスタのサイズレシ
オの比を制御することによりトランジスタ７とトランジ
スタ８のＯＮ、ＯＦＦの切換タイミングをコントロール
し、前記２個のトランジスタがともにＯＮとなる時間を
制御することで、電圧源４から接地５への貫通電流を制
御できる。

次に、出力制御信号端子２に不能化信号、すなわち、出
力不可信号“Ｈｏが与えられた場合について説明する。

ＮＯＲゲート６ｂにおいて、前記出力不可信号“Ｈｏを
受け、トランジスタ１８がＯＦＦ、）ランジスタ１２が
ＯＮとなるため、接地５の電圧レベルによりトランジス
タ８に伝達される信号は′Ｌ”となる。

インバータ６ａのトランジスタ１３およびトランジスタ
１４にも前記出力不可信号が伝達され、トランジスタ１
４だけがＯＮとなるため、接地５の電圧レベルにより、
前記出力不可信号の反転信号″Ｌ”がＮＡＮＤゲート６
Ｃのトランジスタ９のゲートおよびトランジスタ１７の
ゲートに与えられる。したがって、トランジスタ９だけ
がＯＮとなり、電圧源４の電圧によりトランジスタ７へ
伝達される信号が“Ｈ”となる。

以上のように、出力制御信号が不可の場合には、トラン
ジスタ７のゲートには信号“Ｈ”、トランジスタ８のゲ
ートには信号“Ｌ″が与えられ、トランジスタ７とトラ
ンジスタ８のどちらにも電流が流れない状態となり、出
力信号端子３に与えられる出力信号は、“Ｈ”と“Ｌ”
のどちらでもない状態となっている・ ［発明が解決しようとする課題］ 従来のＣＭＯＳ構造出力信号制御回路は、以上のように
構成されており、次のような課題がある。

出力制御信号が出力可であり、入力信号“Ｌ″を伝達す
るとき、入力信号“Ｌ”は“Ｈ”に反転されトランジス
タ７のゲートとトランジスタ８のゲートに伝達される。

入力信号“Ｌ“がトランジスタ７のゲートに伝達される
場合、電流は電圧源４からトランジスタ１５を流れ、ト
ランジスタ８のゲートに伝達される場合、電流は電圧源
４から直列接続されたトランジスタ１８とトランジスタ
１９を流れる。

次に入力信号“Ｈｏを伝達するとき、入力信号″′Ｈ１
は′ＬＨに反転されトランジスタ７のゲートとトランジ
スタ８のゲートに伝達される。入力信号ｍ　Ｈｍがトラ
ンジスタ７に伝達される場合、電流は接地５へ直列接続
されたトランジスタ１６とトランジスタ１７を流れ、ト
ランジスタ８に伝達される場合、電流は接地５ヘトラン
ジスタ２０を通って流れる。

このように、従来の出力制御回路では、入力信号が伝達
される際、ＮＡＮＤゲートとＮＯＲゲートのどちらかで
必ず電流は、直列接続された複数個のトランジスタを流
れることになる。これは、１コ号伝達に多段のトランジ
スタのＯＮ抵抗を付加することになりトランジスタのＯ
Ｎ抵抗を大き（し、信号伝達速度を遅くする要因となっ
ていた。

一方、このようなトランジスタのＯＮ抵抗を小さくする
には、各トランジスタのサイズ（幅）を大きくする必要
があるが、トランジスタのサイズを大きくすることはト
ランジスタの容量の増加につながり、ＩＣ回路の集積度
を悪くすることになるという問題点があった。

本発明は、上記のような問題点を解消するためになされ
たもので、回路内素子の数を少なく、かつ、入力信号の
伝達速度が向上された、ＣＭＯＳ構造の出力制御回路を
提供することをＬ−１的とする。

［課題を解決するための手段］ 上記のような目的を達成するために、本発明に係る出力
信号制御回路は、ＰチャネルＭＯＳ）ランジスタとＮチ
ャネルＭＯＳトランジスタとを並列接続したトランスミ
ッションゲートを用い、入力信号を直列接続されたトラ
ンスミッションゲートの接続部であるトランジスタのド
レインに入力するようにしたものである。

［作用］ 本発明に係る出力制御回路では、トランジスタの多段直
列接続に代わり、直列接続されたトランスミッションゲ
ートを用い、入力信号をその接続部であるトランジスタ
のドレインに入力することにより、入力信号はそのレベ
ル“Ｈ”Ｌ”にかかわらず、次の回路素子に直接伝達さ
れる。したがって、従来の、入力信号のレベル“Ｈ。

”Ｌ”に応じてトランジスタのＯＮとＯＦＦを切換えて
いた出力制御回路に比べ、回路内素子の数は減少され、
従来よりもＩＣ回路の集積度が向上される。さらに、入
力信号が伝達される際、電流は、従来のトランジスタの
多段直列接続ではな（トランスミッションゲートを流れ
るため、付加されるトランジスタＯＮ抵抗が小さくなり
入力信号伝達時間も短縮される。

［実施例］ 第１図は、本発明に係る出力信号制御回路の一例の回路
図である。第１図を参照して、この出力信号制御回路は
、インバータ６Ｃと、電圧源４と接地５との間のＰチャ
ネルＭＯＳトランジスタ７とＮチャネルＭＯＳ）ランジ
スタ８の直列接続と、電圧源４と接地５との間の、Ｐチ
ャネルＭＯＳトランジスタ１０ａとＮチャネルＭＯＳ）
ランジスタ１０ｂの並列接続によるトランスミッション
ゲート１０と、ＰチャネルＭＯ３ｔ−ランジスタ１１ａ
とＮチャネルＭＯＳ）ランジスタｌｌｂの並列接続によ
るトランスミッションゲート１１と、ＰチャネルＭＯＳ
トランジスタ９と、ＮチャネルＭＯＳトランジスタ１２
の直列接続を含む。また、前記インバータ６ａは電圧源
４と接地５との間のＰチャネルＭＯＳ）ランジスタ１３
とＮチャネルＭＯＳ）ランジスタ１４の直列接続を含む
。入力信号端子１は、従来技術の場合とは違い、直列接
続されたトランスミッションゲート１０とトランスミッ
ションゲート１１の接続点であるトランジスタのドレイ
ンに接続される。出力制御信号端子２は、トランスミッ
ションゲート１０のトランジスタ１０ａと、トランスミ
ッションゲート１１のトランジスタｌｌａと、トランジ
スタ１２と、インバータ６ａのトランジスタ１３および
１４との各ゲートに接続される。また、インバータ６ａ
からの出力信号部は、トランジスタ９と、トランスミッ
ションゲート１０のトランジスタ１０ｂと、トランスミ
ッションゲート１１のトランジスタ１１ｂとの各ゲート
に接続される。トランジスタ７のゲートとトランジスタ
８のゲートは、それぞれ、トランジスタ９とトランスミ
ッションゲート１゜との接続点と、トランジスタ１２と
トランスミッションゲート１１との接続点に接続される
。

以下動作について説明する。

まず、出力制御信号端子２に出力可信号“Ｌ″が与えら
れたは場合について説明する。

前記出力可信号“Ｌ″を受け、トランジスタ１０ａとト
ランジスタｌｌａはＯＮとなり、トランジスタ１２はＯ
ＦＦとなる。また、このとき、前記出力可信号は従来技
術の場合と同様にインバータ６ｃにより反転され“Ｈｏ
となり、トランジスタ９、トランジスタ１０ｂ１および
トランジスタ１１ｂに伝達され、トランジスタ９がＯＦ
Ｆ、Ｉ−ランジスタ１０ｂとトランジスタｌｌｂは共に
ＯＮとなる。このように、出力制御信号が出力可の場合
、トランスミッションゲート１０とトランスミッション
ゲート１１がともにＯＮとなる。一方、入力信号端子は
、トランスミッションゲート１０と、トランスミッショ
ンゲート１１の接続部であるトランジスタのドレインに
接続されているため、入力信号のレベルにかかわらず入
力信号はトランスミッションゲート１０からトランジス
タ７のゲートへ、またはトランスミッションゲート１１
からトランジスタ８のゲートへ与えられる。以後のトラ
ンジスタ７とトランジスタ８の動作は、従来技術の出力
制御回路の動作の場合と同様である。

次に出力制御信号端子２に出力不可信号“Ｈｏが与えら
れた場合について説明する。

前記出力不可信号“Ｈｏを受け、トランジスタ１０ａと
トランジスタｌｌａが共にＯＦＦとなり、トランジスタ
１２がＯＮとなる。また、このとき、出力不可信号は従
来技術と同様に−「ンバータ６ａにより反転され“Ｌ″
となりトランジスタ９、トランジスタ１０ｂ１およびト
ランジスタｌｌｂに伝達され、トランジスタ９がＯＮ、
）ランジスタ１０ｂとトランジスタｌｌｂは共にＯＦＦ
となる。

このように出力制御信号が出力不可の場合、トランスミ
ッションゲート１０とトランスミッションゲート１１は
ともにＯＦＦとなり、トランジスタ１３には電圧源４の
電圧レベルにより”Ｈ’が伝達され、トランジスタ１４
には接地５の電圧レベルにより“Ｌ”が与えられるため
、トランジスタ１３とトランジスタ１４はともにＯＦＦ
となり、出力信号端子３に伝達される信号は、“Ｈｏと
“Ｌ″のどちらでもない状態となる。

以上のように、入力信号は、第１図に示した従来技術の
出力信号制御回路の場合と違い、反転されることなくト
ランジスタ７とトランジスタ８に伝達されることになる
。トランジスタ７に信号が伝達される際、電流はトラン
スミッションゲート１０を流れ、トランジスタ８に信号
が伝達される際には、トランスミッションゲート１１を
流れる。

したがって、第１図に示した従来技術の出力信号制御回
路の場合のように入力信号伝達時に多段のトランジスタ
直列接続によるトランジスタの多段のＯＮ抵抗が付加さ
れることはなく、入力信号伝達時のトランジスタのＯＮ
抵抗は小さくなる。さらに、トランスミッションゲート
を用いているためトランジスタ１個を単独で用いる場合
に比べ、付加されるトランジスタのＯＮ抵抗がはるかに
小さくなる。この結果、入力信号伝達の速度は従来技術
に比べて速くなり、入力信号のトランジスタ内での電圧
降下も従来より小さくなる。そればかりでなく、第１図
に示した従来の回路の一例の回路図では、入力信号伝達
でかかわるトランジスタは、ＮＡＮＤ回路内のトランジ
スタ１５．１６および１７の３個とＮＯＲ回路内のトラ
ンジスタ１８．１９．２０の３個との計６個であったの
に対し、上記実施例ではトランスミッションゲート１０
および１１を構成するトランジスタ４個であり、回路全
体として回路構成素子数が減少している。

また、トランスミッションゲート１０とトランスミッシ
ョンゲート１１各々について、これを構成するＰチャネ
ルＭＯＳ）ランジスタとＮチャネルＭＯＳ）ランジスタ
のサイズの比を変化させれば、前記２個のトランスミッ
ションゲート各々のＯＮ抵抗を変えることができ、トラ
ンジスタ１３およびトランジスタ１４への入力信号伝達
速度を変化させることもできる。同様にして、トランス
ミッションゲート１０のサイズとトランスミッションゲ
ート１１のサイズの比を変えれば、トランジスタ７およ
びトランジスタ８のＯＮ、ＯＦＦの切換タイミングをコ
ントロールでき、前記２個のトランジスタがともにＯＮ
となっている時間を制御することで、従来の回路と同じ
ように電圧源４から接地５への貫通電流を制御すること
もできる。

［発明の効果］ 入力信号伝達時のトランジスタの多段階直列接続による
トランジスタのＯＮ抵抗の直列付加を減少でき、信号伝
達時間を従来より短くすることかで゛きるとともに、回
路構成素子を減少でき、従来より集粘度の高いＩＣ回路
の製造が司能になる。

【図面の簡単な説明】

第１図は本発明の実施例を示す出力信号制御回路図、第
２図は従来技術の実施例を示す出力信号制御回路図、第
３図は第１図および第２図で示した出力信号制御回路を
デジタル回路記号を用いて書いた場合の回路図である。 図において、１は入力信号端子、２は出力制御信号端子
、３は出力信号端子、４は電圧源、５は接地、１０ａと
１０ｂ、ｌｌａとｌｌｂはそれぞれトランスミッション
ゲート１０および１１を構成するＰチャネルＭＯＳ）ラ
ンジスタとＮチャネルＭＯＳトランジスタ、９はＰチャ
ネルＭＯＳ）ランジスタ、１２はＮチャネルＭＯＳ）ラ
ンジスタ、６ａはインバータ、７は出力駆動用Ｐチャネ
ルＭＯ８）ランジスタ、８は出力駆動用ＮチャネルＭＯ
Ｓ）ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 入力信号を入力する第１の入力端子と、 出力制御信号を入力する第２の入力端子と、出力端子と
   、 第１の基準レベルの電圧源と、 第２の基準レベルの電圧源と、 前記第２の入力端子から入力された出力制御信号を反転
   するインバータ手段と、 前記出力制御信号の能動化信号をその制御端子に受けて
   導通する第１極性の第１の電界効果半導体素子と、前記
   能動化信号の前記インバータ手段による反転出力信号を
   その制御端子に受けて導通する第２極性の第２の電界効
   果半導体素子とからなる第１のトランスミッションゲー
   ト手段とを備え、 前記第１および第２の電界効果半導体素子は、それぞれ
   第１および第２の導通端子を有し、それぞれの第１導通
   端子は互いに接続され、かつ、それぞれの第２導通端子
   は互いに接続され、前記第１および第２の電界効果半導
   体素子の第１の導通端子の接続点は前記第１の入力端子
   に接続され、前記出力制御信号の能動化信号をその制御
   端子に受けて導通する第１極性の第３の電界効果半導体
   素子と、前記能動化信号の前記インバータ手段による反
   転出力信号をその制御端子に受けて導通する第２極性の
   第４の電界効果半導体素子とからなる第２のトランスミ
   ッションゲート手段をさらに備え、 前記第３および第４の電界効果半導体素子は、それぞれ
   第１および第２の導通端子を有し、それぞれの第１導通
   端子は互いに接続され、かつ、それぞれの第２導通端子
   も互いに接続され、前記第３および第４の電界効果半導
   体素子の第２の導通端子の接続点は前記第１の入力端子
   に接続され、前記第１の基準レベルの電圧源と前記出力
   端子との間に接続される第１極性の第５電界効果半導体
   素子をさらに備え、 前記第５の電界効果半導体素子の制御端子は、前記第１
   のトランスミッションゲート手段の第２の導通端子接続
   点に接続され、 前記出力端子と前記第２の基準レベルの電圧源との間に
   接続される第２極性の第６電界効果半導体素子をさらに
   備え、 前記第６の電界効果半導体素子の制御端子は、前記第２
   のトランスミッションゲート手段の第１の導通端子接続
   点に接続される出力信号制御回路。