JPH03207118A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03207118A JPH03207118A JP2002833A JP283390A JPH03207118A JP H03207118 A JPH03207118 A JP H03207118A JP 2002833 A JP2002833 A JP 2002833A JP 283390 A JP283390 A JP 283390A JP H03207118 A JPH03207118 A JP H03207118A
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- JP
- Japan
- Prior art keywords
- input
- drive
- control
- circuit
- terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 201000002674 obstructive nephropathy Diseases 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発ＢＡは半導体集積回路に関し、特にクロックやデー
タ等を駆動するドライブ回路に関し、特にクロックやデ
ータ等を駆動するドライブ回路に関するものである。
タ等を駆動するドライブ回路に関し、特にクロックやデ
ータ等を駆動するドライブ回路に関するものである。
第５図は、例えば下記文献（「超ＬＳＩＪ，？．７５〜
７６，昭和５８年９月１０日発行，■企画センター）に
示された従来のドライブ回路の−例を示す回路構成図で
ある。この回路は、ＭＯＳ形トランジスタつｔｂｐ及び
Ｎチャネルトランジスタからなる通常のインバータ２１
．２２を直列に接続して、そのサイズ（Ｐ及びＮチャ
ネルトランジスタのゲートＩｌｌｉ）の大きなものを用
いることによυ、入力端子ＩＮに入力されるクロックや
データ等の入力信号を駆動するものとなっている。
７６，昭和５８年９月１０日発行，■企画センター）に
示された従来のドライブ回路の−例を示す回路構成図で
ある。この回路は、ＭＯＳ形トランジスタつｔｂｐ及び
Ｎチャネルトランジスタからなる通常のインバータ２１
．２２を直列に接続して、そのサイズ（Ｐ及びＮチャ
ネルトランジスタのゲートＩｌｌｉ）の大きなものを用
いることによυ、入力端子ＩＮに入力されるクロックや
データ等の入力信号を駆動するものとなっている。
すなわち、従来のドライブ回路は、第５図に示すように
、配線の負荷を駆動できる大きなサイズのインバータ２
２と、それようも小さく基本サイズよシも大きいインバ
ータ２１を直列に偶数段接続した構成になっている。こ
のとき、ドライブ回路内のインバータ２１ ．２２が直
列に偶数段接続されているのは論理を変えないためであ
シ、また段階的にサイズを大きくしているのは、基本サ
イズのインバータから、直接に大きなサイズのインバー
タを駆動すると、立ち上シ，立ち下シ時関が大きくなっ
てし１うからである。
、配線の負荷を駆動できる大きなサイズのインバータ２
２と、それようも小さく基本サイズよシも大きいインバ
ータ２１を直列に偶数段接続した構成になっている。こ
のとき、ドライブ回路内のインバータ２１ ．２２が直
列に偶数段接続されているのは論理を変えないためであ
シ、また段階的にサイズを大きくしているのは、基本サ
イズのインバータから、直接に大きなサイズのインバー
タを駆動すると、立ち上シ，立ち下シ時関が大きくなっ
てし１うからである。
従来のドライブ回路は以上のように構成されているので
、一度ドライブ能力（トランジスタのゲート幅）ｔ−決
めると、それを変化させることができなかった。このた
め、ウエハブロセスにおいて、そのドライブ回路を構或
するトランジスタの■。
、一度ドライブ能力（トランジスタのゲート幅）ｔ−決
めると、それを変化させることができなかった。このた
め、ウエハブロセスにおいて、そのドライブ回路を構或
するトランジスタの■。
（ドレイン・ソース電流）が小さく仕上ってきた時に、
負荷を駆動できなくなる問題点があった。
負荷を駆動できなくなる問題点があった。
１た、トランジスタのＩＤが小さく仕上ってきた時のこ
とを想定して、最初から最適なサイズようも、余裕をも
たせて大きめのトランジスタサイズで形成すると、貫通
電流が多く流れることになシ、消費電力が増大するとい
う問題点があった。
とを想定して、最初から最適なサイズようも、余裕をも
たせて大きめのトランジスタサイズで形成すると、貫通
電流が多く流れることになシ、消費電力が増大するとい
う問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、ウェハプロセスが終了した後に、外部からドラ
イブ回路の駆動能力についてその増減を制御できるドラ
イブ回路を得ることを目的とする。
もので、ウェハプロセスが終了した後に、外部からドラ
イブ回路の駆動能力についてその増減を制御できるドラ
イブ回路を得ることを目的とする。
本発明に係るドライブ回路は、外部からの制御信号で、
その動作をするかしないかを制御するためのＰ及びＮチ
ャネルトランジスタを内蔵した所定の基本サイズのドラ
イブ回路を、複数個並列に接続したものである。
その動作をするかしないかを制御するためのＰ及びＮチ
ャネルトランジスタを内蔵した所定の基本サイズのドラ
イブ回路を、複数個並列に接続したものである。
本発明にかけるドライブ回路は、外部からの制御信号に
よって、内部のＰ及びＮチャネルトランジスタが制御さ
れ、その動作をするかしないかが可変となる。このため
、並列に接続された複数個の、そのドライブ回路は外部
制御信号にょう何段のドライブ回路が動作するかが可変
となシ、結果として駆動能力を外部から可変にできる。
よって、内部のＰ及びＮチャネルトランジスタが制御さ
れ、その動作をするかしないかが可変となる。このため
、並列に接続された複数個の、そのドライブ回路は外部
制御信号にょう何段のドライブ回路が動作するかが可変
となシ、結果として駆動能力を外部から可変にできる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による基本的なブロック構戒
図であシ、第２図はこの実施例にかいて用いるドライブ
回路の具体的な回路図である。第１図において、１１１
〜１１４は第２図に示したようなドライブ回路であシ、
これらドライブ回路１１１〜１１４は、入力端子ＩＮと
出力端子ＯＵＴとの間に並列に接続されていて、各々の
制御端子ＣＯＮＩ〜Ｃ Ｏ Ｎ ４からの制御信号入力
によってその動作をするかしないかを制御するものとな
っている。
図であシ、第２図はこの実施例にかいて用いるドライブ
回路の具体的な回路図である。第１図において、１１１
〜１１４は第２図に示したようなドライブ回路であシ、
これらドライブ回路１１１〜１１４は、入力端子ＩＮと
出力端子ＯＵＴとの間に並列に接続されていて、各々の
制御端子ＣＯＮＩ〜Ｃ Ｏ Ｎ ４からの制御信号入力
によってその動作をするかしないかを制御するものとな
っている。
また第２図にＤいて、１２＋．１２３及び１３ｔ，１３
ｇはクロックなどを駆動するためのＰチャネルトランジ
スタ，Ｎチャネルトランジスタ、１ ２ｚ ． １ ２
４及び１ ３２ ， １ ３４は前記制御信号入力によ
シクロックなどの入力を駆動するかしないかを制御する
ためのＰテヤネルトランジスタ，Ｎチャネルトランジス
タであシ、１４は制御信号入力を反転するためのインバ
ータである。
ｇはクロックなどを駆動するためのＰチャネルトランジ
スタ，Ｎチャネルトランジスタ、１ ２ｚ ． １ ２
４及び１ ３２ ， １ ３４は前記制御信号入力によ
シクロックなどの入力を駆動するかしないかを制御する
ためのＰテヤネルトランジスタ，Ｎチャネルトランジス
タであシ、１４は制御信号入力を反転するためのインバ
ータである。
すなわち、第２図に示しｆｃ１つのドライブ回路１１１
は、制御端子Ｃ Ｏ Ｎｌからの制御信号入力によって
Ｐチャネルトランジスタ１２２．１２４及びＮチャネル
トランジスタ１ ３２ ， １ ３４を制御することで
、入力端子ＩＮから入力されたクロックなどの信号を出
力端子ＯＵＴに伝達するかしないかを外部制御するよう
に構或されている。ここで、Ｐチャネルトランジスタ１
２１ ， １ ２３及びＮチャネルトランジスタ１
３＋ ． １ ３ｓは、入力端子ＩＮから入力されたク
ロック々どの信号を駆動するためのトランジスタである
。第２図の例では、制御端子ＣＯＮ．への制御信号入力
が高レベルつｌ）ｒＨＪの時には、入力端子ＩＮからの
クロックなどの入力は負荷の駆動能力が上がった状態で
、出力端子ＯＵＴから出力される。しかし、制御端子Ｃ
ＯＮ．への制御信号入力が低レベルクｔＦ）「Ｌ」の時
には、入力端子ＩＮからのクロックなどの入力は出力端
子ＯＵＴに出力されずに、その出力端子は高インピーダ
ンス状態となる。
は、制御端子Ｃ Ｏ Ｎｌからの制御信号入力によって
Ｐチャネルトランジスタ１２２．１２４及びＮチャネル
トランジスタ１ ３２ ， １ ３４を制御することで
、入力端子ＩＮから入力されたクロックなどの信号を出
力端子ＯＵＴに伝達するかしないかを外部制御するよう
に構或されている。ここで、Ｐチャネルトランジスタ１
２１ ， １ ２３及びＮチャネルトランジスタ１
３＋ ． １ ３ｓは、入力端子ＩＮから入力されたク
ロック々どの信号を駆動するためのトランジスタである
。第２図の例では、制御端子ＣＯＮ．への制御信号入力
が高レベルつｌ）ｒＨＪの時には、入力端子ＩＮからの
クロックなどの入力は負荷の駆動能力が上がった状態で
、出力端子ＯＵＴから出力される。しかし、制御端子Ｃ
ＯＮ．への制御信号入力が低レベルクｔＦ）「Ｌ」の時
には、入力端子ＩＮからのクロックなどの入力は出力端
子ＯＵＴに出力されずに、その出力端子は高インピーダ
ンス状態となる。
次に上記実施例の動作を説明する。第１図の回路構成に
よると、ある基本サイズのＰ及びＮチャネルトランジス
タ１２１〜１２４及び１３．〜１３４で構戒された第２
図に示す如くドライブ回路１１１〜１１４を並列に接続
することによシ、その制御端子ＣＯＮ．〜Ｃ Ｏ Ｎ
ａのうち、「Ｈ」 を入力したドライブ回路だけが動作
する。そのため、制御端子ＣＯＮ．〜Ｃ Ｏ Ｎ ４の
制御信号入力によって、基本サイズの１段から４段並列
接続の４種類に駆動能力が可変となる。ここで、第２図
に示したドライブ回路の前段部α及び後段部βのＰ及び
Ｎチャネルトランジスタ１２１〜１２４及び１３１〜１
３４のサイズは、上述した従来例と同様の理由で、前段
から後段への段階的に大きくする。
よると、ある基本サイズのＰ及びＮチャネルトランジス
タ１２１〜１２４及び１３．〜１３４で構戒された第２
図に示す如くドライブ回路１１１〜１１４を並列に接続
することによシ、その制御端子ＣＯＮ．〜Ｃ Ｏ Ｎ
ａのうち、「Ｈ」 を入力したドライブ回路だけが動作
する。そのため、制御端子ＣＯＮ．〜Ｃ Ｏ Ｎ ４の
制御信号入力によって、基本サイズの１段から４段並列
接続の４種類に駆動能力が可変となる。ここで、第２図
に示したドライブ回路の前段部α及び後段部βのＰ及び
Ｎチャネルトランジスタ１２１〜１２４及び１３１〜１
３４のサイズは、上述した従来例と同様の理由で、前段
から後段への段階的に大きくする。
なか、上記実施例では、ドライブ回路１１１〜１１４の
中で用いるＰ及びＮチャネルトランジスタをそれぞれが
全て同じサイズで構或したものを示したが、それに限る
ものではなく、各ドライブ回路１ｈ〜１１４の間で異な
るトランジスタサイズのドライブ回路にすることもでき
る。すなわち、トランジスタサイズを４個のドライブ回
路１１〜１１４ごとにそれぞれ異なったトランジスタサ
イズとし、それらのドライブ回路を第１図と同様に並列
に接続した＃ＩＩ戒としてもよい。この場合に釦いては
、１５９類の駆動能力が可能となる。
中で用いるＰ及びＮチャネルトランジスタをそれぞれが
全て同じサイズで構或したものを示したが、それに限る
ものではなく、各ドライブ回路１ｈ〜１１４の間で異な
るトランジスタサイズのドライブ回路にすることもでき
る。すなわち、トランジスタサイズを４個のドライブ回
路１１〜１１４ごとにそれぞれ異なったトランジスタサ
イズとし、それらのドライブ回路を第１図と同様に並列
に接続した＃ＩＩ戒としてもよい。この場合に釦いては
、１５９類の駆動能力が可能となる。
筐た、上記実施例では、第１図に示すように、制御端子
（ Ｃ Ｏ Ｎ ＋〜ＣＯＮｍ ）が４つ必要であった
が、第４図に示す如く２つの制御入力Ａ，Ｂに対してＡ
ＮＤ回路１６とＯＲ回路１７を組み合せたデコード回路
１５を第３図に示すように設ければ、外部からの制御端
子ＣＯＮｓ，ＣＯＮｓが２つで、同様の制御が可能とな
る。すなわち、ドライブ回路の動作を制御するための外
部制御入力に対して、それをデコードするデコード回路
１５を設け、そのデコード回路の出力でドライブ回路の
動作を制御すべく、その出力を該ドライブ回路の制御端
子に接続するように構或してもよい。なお、第４図のデ
コード回路１５の真理値表を下記第１表に示す。
（ Ｃ Ｏ Ｎ ＋〜ＣＯＮｍ ）が４つ必要であった
が、第４図に示す如く２つの制御入力Ａ，Ｂに対してＡ
ＮＤ回路１６とＯＲ回路１７を組み合せたデコード回路
１５を第３図に示すように設ければ、外部からの制御端
子ＣＯＮｓ，ＣＯＮｓが２つで、同様の制御が可能とな
る。すなわち、ドライブ回路の動作を制御するための外
部制御入力に対して、それをデコードするデコード回路
１５を設け、そのデコード回路の出力でドライブ回路の
動作を制御すべく、その出力を該ドライブ回路の制御端
子に接続するように構或してもよい。なお、第４図のデ
コード回路１５の真理値表を下記第１表に示す。
第１表
ここで、上記実施例で用いたドライブ回路は単なる一例
にすぎず、他の構成のものであっても、制御信号入力に
よシ動作を制御できるものであれば、どのようなドライ
ブ回路であっても良い。１た、デコード回路についても
、第４図に示したものは一例にすぎず、所望のデコード
機能をもつものであれば、この構成に限るものではない
。
にすぎず、他の構成のものであっても、制御信号入力に
よシ動作を制御できるものであれば、どのようなドライ
ブ回路であっても良い。１た、デコード回路についても
、第４図に示したものは一例にすぎず、所望のデコード
機能をもつものであれば、この構成に限るものではない
。
以上のように本発明によれば、外部からの制御信号によ
って動作するかしないかを制御することができるドライ
ブ回路を用いて構或したので、外部からの制御信号によ
って、駆動すべき負荷に対して最適な駆動能力を得るこ
とができ、結果として消費電力の削減を可能とする。
って動作するかしないかを制御することができるドライ
ブ回路を用いて構或したので、外部からの制御信号によ
って、駆動すべき負荷に対して最適な駆動能力を得るこ
とができ、結果として消費電力の削減を可能とする。
第１図は本発明の一実施例を示す基本的なブロック図、
第２図は本発明に３いて用いるドライブ回路の具体的な
回路図、第３図は本発明の他の実施例を示す第１図相当
のブロック図、第４図は第３図のデコード回路の具体的
な回路図、第５図（ａ）及びΦ）は従来例によるドライ
ブ回路の構成図及びその回路図である。 １１１〜１１４ ・●●・ ドライブ回路、１２１〜１
２４ ・・・・Ｐチャネルトランジスタ、１３１〜１
３４ ●●●● Ｎチャネルトランジスタ、１４●・イ
ンバータ、 １ ５ ・デフード回路。
第２図は本発明に３いて用いるドライブ回路の具体的な
回路図、第３図は本発明の他の実施例を示す第１図相当
のブロック図、第４図は第３図のデコード回路の具体的
な回路図、第５図（ａ）及びΦ）は従来例によるドライ
ブ回路の構成図及びその回路図である。 １１１〜１１４ ・●●・ ドライブ回路、１２１〜１
２４ ・・・・Ｐチャネルトランジスタ、１３１〜１
３４ ●●●● Ｎチャネルトランジスタ、１４●・イ
ンバータ、 １ ５ ・デフード回路。
Claims (1)
- クロックやデータ等を駆動するドライブ回路において
、外部からの制御信号で、その動作をするかしないかを
制御するためのＰ及びＮチャネルトランジスタを内蔵し
た所定の基本サイズのドライブ回路を、複数個並列に接
続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002833A JPH03207118A (ja) | 1990-01-09 | 1990-01-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002833A JPH03207118A (ja) | 1990-01-09 | 1990-01-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03207118A true JPH03207118A (ja) | 1991-09-10 |
Family
ID=11540422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002833A Pending JPH03207118A (ja) | 1990-01-09 | 1990-01-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03207118A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583111A (ja) * | 1991-09-24 | 1993-04-02 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ集積回路 |
| JPH05160707A (ja) * | 1991-12-06 | 1993-06-25 | Nec Corp | 出力回路 |
| JPH06311017A (ja) * | 1993-04-22 | 1994-11-04 | Nec Corp | 出力バッファ回路 |
-
1990
- 1990-01-09 JP JP2002833A patent/JPH03207118A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583111A (ja) * | 1991-09-24 | 1993-04-02 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ集積回路 |
| JPH05160707A (ja) * | 1991-12-06 | 1993-06-25 | Nec Corp | 出力回路 |
| JPH06311017A (ja) * | 1993-04-22 | 1994-11-04 | Nec Corp | 出力バッファ回路 |
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