JPH06311017A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH06311017A JPH06311017A JP5094742A JP9474293A JPH06311017A JP H06311017 A JPH06311017 A JP H06311017A JP 5094742 A JP5094742 A JP 5094742A JP 9474293 A JP9474293 A JP 9474293A JP H06311017 A JPH06311017 A JP H06311017A
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Abstract
(57)【要約】
【目的】負荷駆動能力の最低に対する最大の比が大きく
なるに従って増加する制御回路の素子数及び活性化制御
信号線の数の増加する割合を低減する。 【構成】負荷駆動能力が互いに異なり（１対２対４）活
性化状態のとき入力信号ＩＮに応答して共通の負荷回路
１０を駆動し非活性化状態のとき負荷駆動端からみた内
部インピーダンスを高インピーダンス状態とする出力回
路ユニット１ａ〜１ｃを設ける。これら出力回路ユニッ
ト１ａ〜１ｃとそれぞれ対応する活性化制御信号ＡＣａ
〜ＡＣｃにより出力回路ユニット１ａ〜１ｃの活性化状
態，非活性化状態を制御する制御回路２を設ける。
なるに従って増加する制御回路の素子数及び活性化制御
信号線の数の増加する割合を低減する。 【構成】負荷駆動能力が互いに異なり（１対２対４）活
性化状態のとき入力信号ＩＮに応答して共通の負荷回路
１０を駆動し非活性化状態のとき負荷駆動端からみた内
部インピーダンスを高インピーダンス状態とする出力回
路ユニット１ａ〜１ｃを設ける。これら出力回路ユニッ
ト１ａ〜１ｃとそれぞれ対応する活性化制御信号ＡＣａ
〜ＡＣｃにより出力回路ユニット１ａ〜１ｃの活性化状
態，非活性化状態を制御する制御回路２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に半導体集積回路等に組込まれる、調整可能な負
荷駆動能力を有する出力バッファ回路に関する。
し、特に半導体集積回路等に組込まれる、調整可能な負
荷駆動能力を有する出力バッファ回路に関する。
【０００２】
【従来の技術】既存の半導体集積回路を使用して所定の
回路を駆動しようとする場合、この所定の回路を最適な
条件で駆動できる半導体集積回路を捜し出しのは極めて
困難である。最適な条件で駆動できない場合、例えば駆
動能力が低いと高速動作が得られない等の特性上の問題
が生じ、逆に駆動能力が高すぎると電力消費の無駄が大
きくなるという問題が生じる。このような問題を解決す
るために例えば特開平３−１１７０２０号公報記載のよ
うに、出力バッファ回路に負荷駆動能力の調整機能を持
たせたものがある。
回路を駆動しようとする場合、この所定の回路を最適な
条件で駆動できる半導体集積回路を捜し出しのは極めて
困難である。最適な条件で駆動できない場合、例えば駆
動能力が低いと高速動作が得られない等の特性上の問題
が生じ、逆に駆動能力が高すぎると電力消費の無駄が大
きくなるという問題が生じる。このような問題を解決す
るために例えば特開平３−１１７０２０号公報記載のよ
うに、出力バッファ回路に負荷駆動能力の調整機能を持
たせたものがある。
【０００３】図３は上記文献から引用した従来の出力バ
ッファ回路の一例を示す回路図である。この出力バッフ
ァ回路は、Ｐチャネル型のＭＯＳトランジスタＱ２１及
びＮチャネル型のＭＯＳトランジスタＱ２２から成りイ
ンバータＩＶ１を介して入力される入力信号ＩＮに応答
して負荷回路１０を駆動するＣＭＯＳインバータ型の第
１の出力回路ユニット１ｘと、Ｐチャネル型のＭＯＳト
ランジスタＱ２３及びＮチャネル型のＭＯＳトランジス
タＱ２４から成り活性化状態のとき出力回路ユニット１
ｘと共に入力信号ＩＮに応答して負荷回路１０を駆動し
非活性化状態のときは負荷駆動端を高インピーダンス状
態とする第２の出力回路ユニット１ｙと、Ｐチャネル型
のＭＯＳトランジスタＱ２５及びＮチャネル型のＭＯＳ
トランジスタＱ２６から成り活性化状態のとき出力回路
ユニット１ｘと共に入力信号ＩＮに応答して負荷回路１
０を駆動し非活性化状態のときは負荷駆動端を高インピ
ーダンス状態とする第３の出力回路ユニット１ｚと、論
理ゲートＧ７〜Ｇ１０及びインバータＩＶ２，ＩＶ３を
備え出力回路ユニット１ｙ，１ｚとそれぞれ対応する活
性化制御信号ＡＣｙ，ＡＣｚに応答して出力回路ユニッ
ト１ｙ，１ｚの活性化状態，非活性化状態を制御する制
御回路２ｘとを有する構成となっている。
ッファ回路の一例を示す回路図である。この出力バッフ
ァ回路は、Ｐチャネル型のＭＯＳトランジスタＱ２１及
びＮチャネル型のＭＯＳトランジスタＱ２２から成りイ
ンバータＩＶ１を介して入力される入力信号ＩＮに応答
して負荷回路１０を駆動するＣＭＯＳインバータ型の第
１の出力回路ユニット１ｘと、Ｐチャネル型のＭＯＳト
ランジスタＱ２３及びＮチャネル型のＭＯＳトランジス
タＱ２４から成り活性化状態のとき出力回路ユニット１
ｘと共に入力信号ＩＮに応答して負荷回路１０を駆動し
非活性化状態のときは負荷駆動端を高インピーダンス状
態とする第２の出力回路ユニット１ｙと、Ｐチャネル型
のＭＯＳトランジスタＱ２５及びＮチャネル型のＭＯＳ
トランジスタＱ２６から成り活性化状態のとき出力回路
ユニット１ｘと共に入力信号ＩＮに応答して負荷回路１
０を駆動し非活性化状態のときは負荷駆動端を高インピ
ーダンス状態とする第３の出力回路ユニット１ｚと、論
理ゲートＧ７〜Ｇ１０及びインバータＩＶ２，ＩＶ３を
備え出力回路ユニット１ｙ，１ｚとそれぞれ対応する活
性化制御信号ＡＣｙ，ＡＣｚに応答して出力回路ユニッ
ト１ｙ，１ｚの活性化状態，非活性化状態を制御する制
御回路２ｘとを有する構成となっている。
【０００４】出力回路ユニット１ｘ，１ｙ，１ｚのＰチ
ャネル型のＭＯＳトランジスタＱ２１，Ｑ２３，Ｑ２５
及びＮチャネル型のＭＯＳトランジスタＱ２２，Ｑ２
４，Ｑ２６はそれぞれ同一のゲート幅，ゲート長で形成
されており、出力回路ユニット１ｘ，１ｙ，１ｚは負荷
回路１０に対して同一の電流駆動能力（負荷駆動能力）
をもつ。これら出力回路ユニットそれぞれの負荷駆動能
力を“１”とすると、活性化制御信号ＡＣｙ，ＡＣｚが
共にインアイティブレベル（低レベル）のときは出力回
路ユニット１ｘのみで負荷回路１０が駆動されるのでそ
の負荷駆動能力は“１”、ＡＣｙ，ＡＣｚのうちの一方
がアクティブレベルのときは出力回路ユニット１ｘと共
に出力回路ユニット１ｙ，１ｚのうちの一方により負荷
回路１０が駆動されるのでその負荷駆動能力は“２”、
同様にＡＣｙ，ＡＣｚともアクティブレベルのときはそ
の負荷駆動能力は“３”となる。こうして、負荷駆動能
力を最適な状態に近ずけることができ、特性の向上をは
かり消費電力を低減することができる。
ャネル型のＭＯＳトランジスタＱ２１，Ｑ２３，Ｑ２５
及びＮチャネル型のＭＯＳトランジスタＱ２２，Ｑ２
４，Ｑ２６はそれぞれ同一のゲート幅，ゲート長で形成
されており、出力回路ユニット１ｘ，１ｙ，１ｚは負荷
回路１０に対して同一の電流駆動能力（負荷駆動能力）
をもつ。これら出力回路ユニットそれぞれの負荷駆動能
力を“１”とすると、活性化制御信号ＡＣｙ，ＡＣｚが
共にインアイティブレベル（低レベル）のときは出力回
路ユニット１ｘのみで負荷回路１０が駆動されるのでそ
の負荷駆動能力は“１”、ＡＣｙ，ＡＣｚのうちの一方
がアクティブレベルのときは出力回路ユニット１ｘと共
に出力回路ユニット１ｙ，１ｚのうちの一方により負荷
回路１０が駆動されるのでその負荷駆動能力は“２”、
同様にＡＣｙ，ＡＣｚともアクティブレベルのときはそ
の負荷駆動能力は“３”となる。こうして、負荷駆動能
力を最適な状態に近ずけることができ、特性の向上をは
かり消費電力を低減することができる。
【０００５】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路では、各出力回路ユニット１ｘ，１ｙ，１ｚ
の負荷駆動能力が等しいので、負荷駆動能力の最低に対
する最大の比と対応する数の出力回路ユニット、並びに
これら出力回路ユニットの制御素子及び活性化制御信号
が必要となるため、上述の比が大きくなるに従って制御
回路及び活性化制御信号線による占有面積が増大しチッ
プ面積が大きくなるという欠点があった。
ッファ回路では、各出力回路ユニット１ｘ，１ｙ，１ｚ
の負荷駆動能力が等しいので、負荷駆動能力の最低に対
する最大の比と対応する数の出力回路ユニット、並びに
これら出力回路ユニットの制御素子及び活性化制御信号
が必要となるため、上述の比が大きくなるに従って制御
回路及び活性化制御信号線による占有面積が増大しチッ
プ面積が大きくなるという欠点があった。
【０００６】本発明の目的は、負荷駆動能力の最低に対
する最大の比が大きくなるに従って増加する制御回路の
素子数及び活性化制御信号線の数の増加する割合を低減
し、チップ面積の増大する割合を抑えることができる出
力バッファ回路を提供することにある。
する最大の比が大きくなるに従って増加する制御回路の
素子数及び活性化制御信号線の数の増加する割合を低減
し、チップ面積の増大する割合を抑えることができる出
力バッファ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の出力バッファ回
路は、負荷回路に対する電流駆動能力が互いに異なる負
荷駆動用のトランジスタをそれぞれ備え活性化状態のと
き入力信号に応答して共通の負荷回路を駆動し非活性化
状態のとき負荷駆動端からみた内部インピーダンスを高
インピーダンス状態とする複数の出力回路ユニットと、
これら複数の出力回路ユニットとそれぞれ対応する複数
の活性化制御信号に応答して対応する前記出力回路ユニ
ットの活性化状態，非活性化状態を制御する制御手段と
を有している。
路は、負荷回路に対する電流駆動能力が互いに異なる負
荷駆動用のトランジスタをそれぞれ備え活性化状態のと
き入力信号に応答して共通の負荷回路を駆動し非活性化
状態のとき負荷駆動端からみた内部インピーダンスを高
インピーダンス状態とする複数の出力回路ユニットと、
これら複数の出力回路ユニットとそれぞれ対応する複数
の活性化制御信号に応答して対応する前記出力回路ユニ
ットの活性化状態，非活性化状態を制御する制御手段と
を有している。
【０００８】また、複数の出力回路ユニットが第ｊ番
（ｊは１からＮまでの整数）の出力回路ユニットから成
り、これら出力回路ユニットの負荷駆動用のトランジス
タの電流駆動能力の比率が２の（ｊ−１）乗となるよう
にして構成される。
（ｊは１からＮまでの整数）の出力回路ユニットから成
り、これら出力回路ユニットの負荷駆動用のトランジス
タの電流駆動能力の比率が２の（ｊ−１）乗となるよう
にして構成される。
【０００９】また、出力回路ユニットが、ソース・ドレ
インのうちの一方を電源供給端に他方を負荷駆動端にそ
れぞれ接続する負荷駆動用のトランジスタを含んで構成
され、制御手段が、活性化制御信号がアクティブレベル
のとき入力信号に応答して前記トランジスタをオン，オ
フしインアクティブレベルのとき前記トランジスタをオ
フとする論理ゲートを含んで構成される。
インのうちの一方を電源供給端に他方を負荷駆動端にそ
れぞれ接続する負荷駆動用のトランジスタを含んで構成
され、制御手段が、活性化制御信号がアクティブレベル
のとき入力信号に応答して前記トランジスタをオン，オ
フしインアクティブレベルのとき前記トランジスタをオ
フとする論理ゲートを含んで構成される。
【００１０】また、出力回路ユニットが、ソース，ドレ
インのうちの一方を負荷駆動端に接続して入力信号に応
答してオン，オフする負荷駆動用のトランジスタを含ん
で構成され、制御手段が、ソース，ドレインのうちの一
方を電源供給端に他方を前記負荷駆動用のトランジスタ
のソース，ドレインのうちの他方にそれぞれ接続し活性
化制御信号がアクティブレベルのときオン，インアクテ
ィブレベルのときオフとなる制御用のトランジスタを含
んで構成される。
インのうちの一方を負荷駆動端に接続して入力信号に応
答してオン，オフする負荷駆動用のトランジスタを含ん
で構成され、制御手段が、ソース，ドレインのうちの一
方を電源供給端に他方を前記負荷駆動用のトランジスタ
のソース，ドレインのうちの他方にそれぞれ接続し活性
化制御信号がアクティブレベルのときオン，インアクテ
ィブレベルのときオフとなる制御用のトランジスタを含
んで構成される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例は、それぞれドレインを電源供
給端と接続しソースを負荷駆動端Ｔｏと接続し負荷回路
１０に対する電流駆動能力（負荷駆動能力）が互いに異
なる（１対２対４）負荷駆動用のＮチャネル型のＭＯＳ
トランジスタＱ１，Ｑ３，Ｑ５、及びソースを接地電位
点と接続しドレインを負荷駆動端Ｔｏと接続し負荷駆動
能力が同様に１対２対４の負荷駆動用のＮチャネル型の
ＭＯＳトランジスタＱ２，Ｑ４，Ｑ６をそれぞれ対応し
て備え、これらＭＯＳトランジスタＱ１〜Ｑ６のゲート
に供給される制御信号に従って、活性化状態のときは入
力信号ＩＮに対応して共通の負荷回路１０を駆動し非活
性化状態のときは負荷駆動端Ｔｏからみた内部インピー
ダンスを高インピーダス状態とする出力回路ユニット１
ａ，１ｂ，１ｃと、入力信号ＩＮをレベル反転するイン
バータＩＶ１と、インバータＩＶ２〜ＩＶ４及びＮＯＲ
型の論理ゲートＧ１〜Ｇ６を備え、出力回路ユニット１
ａ〜１ｃとそれぞれ対応する活性化制御信号ＡＣａ，Ａ
Ｃｂ，ＡＣｃ並びに入力信号ＩＮ及びその反転信号に応
答し、活性化制御信号ＡＣａ，ＡＣｂ，ＡＣｃが活性化
レベルのときは対応する出力回路ユニットを活性化して
入力信号ＩＮを伝達し、非活性化レベルのときは対応す
る出力回路ユニットのＭＯＳトランジスタをオフ状態と
する上記制御信号を発生する制御回路２とを有する構成
となっている。
給端と接続しソースを負荷駆動端Ｔｏと接続し負荷回路
１０に対する電流駆動能力（負荷駆動能力）が互いに異
なる（１対２対４）負荷駆動用のＮチャネル型のＭＯＳ
トランジスタＱ１，Ｑ３，Ｑ５、及びソースを接地電位
点と接続しドレインを負荷駆動端Ｔｏと接続し負荷駆動
能力が同様に１対２対４の負荷駆動用のＮチャネル型の
ＭＯＳトランジスタＱ２，Ｑ４，Ｑ６をそれぞれ対応し
て備え、これらＭＯＳトランジスタＱ１〜Ｑ６のゲート
に供給される制御信号に従って、活性化状態のときは入
力信号ＩＮに対応して共通の負荷回路１０を駆動し非活
性化状態のときは負荷駆動端Ｔｏからみた内部インピー
ダンスを高インピーダス状態とする出力回路ユニット１
ａ，１ｂ，１ｃと、入力信号ＩＮをレベル反転するイン
バータＩＶ１と、インバータＩＶ２〜ＩＶ４及びＮＯＲ
型の論理ゲートＧ１〜Ｇ６を備え、出力回路ユニット１
ａ〜１ｃとそれぞれ対応する活性化制御信号ＡＣａ，Ａ
Ｃｂ，ＡＣｃ並びに入力信号ＩＮ及びその反転信号に応
答し、活性化制御信号ＡＣａ，ＡＣｂ，ＡＣｃが活性化
レベルのときは対応する出力回路ユニットを活性化して
入力信号ＩＮを伝達し、非活性化レベルのときは対応す
る出力回路ユニットのＭＯＳトランジスタをオフ状態と
する上記制御信号を発生する制御回路２とを有する構成
となっている。
【００１４】次にこの実施例の動作について説明する。
【００１５】まず、活性化制御信号ＡＣａが活性化レベ
ル（高レベル）のときは出力回路ユニット１ａは活性化
状態となり、入力信号ＩＮ及びその反転信号は論理ゲー
トＧ１，Ｇ２を通過してＭＯＳトランジスタＱ１，Ｑ２
のオン，オフを制御する。入力信号ＩＮが高レベルのと
きは、ＭＯＳトランジスタＱ１はオン、Ｑ２はオフとな
り負荷回路１０は高レベルに駆動され、低レベルのとき
はＭＯＳトランジスタＱ１はオフ、Ｑ２はオンとなり低
レベルに駆動される。
ル（高レベル）のときは出力回路ユニット１ａは活性化
状態となり、入力信号ＩＮ及びその反転信号は論理ゲー
トＧ１，Ｇ２を通過してＭＯＳトランジスタＱ１，Ｑ２
のオン，オフを制御する。入力信号ＩＮが高レベルのと
きは、ＭＯＳトランジスタＱ１はオン、Ｑ２はオフとな
り負荷回路１０は高レベルに駆動され、低レベルのとき
はＭＯＳトランジスタＱ１はオフ、Ｑ２はオンとなり低
レベルに駆動される。
【００１６】活性化制御信号ＡＣａが非活性化レベル
（低レベル）のときは、論理ゲートＧ１，Ｇ２の出力は
共に低レベルとなってＭＯＳトランジスタＱ１，Ｑ２は
共にオフとなり、出力回路ユニット１ａの負荷駆動端Ｔ
ｏからみた内部インピーダンスは高インピーダンス状態
となる。すなわち、出力回路ユニットは非活性化状態と
なる。
（低レベル）のときは、論理ゲートＧ１，Ｇ２の出力は
共に低レベルとなってＭＯＳトランジスタＱ１，Ｑ２は
共にオフとなり、出力回路ユニット１ａの負荷駆動端Ｔ
ｏからみた内部インピーダンスは高インピーダンス状態
となる。すなわち、出力回路ユニットは非活性化状態と
なる。
【００１７】活性化制御信号ＡＣｂが活性化レベルのと
きは出力回路ユニット１ｂが活性化状態となって負荷回
路１０を入力信号ＩＮと同一レベルに駆動し、非活性化
レベルのときは負荷駆動端Ｔｏからみた内部インピーダ
ンスを高インピーダンス状態とする。同様に、活性化制
御信号ＡＣｃが活性化レベルのときは出力回路ユニット
１ｃが活性化して負荷回路１０を入力信号ＩＮと同一レ
ベルに駆動し、非活性化レベルのときは負荷駆動端Ｔｏ
からみた内部インピーダンスを高インピーダンス状態と
する。
きは出力回路ユニット１ｂが活性化状態となって負荷回
路１０を入力信号ＩＮと同一レベルに駆動し、非活性化
レベルのときは負荷駆動端Ｔｏからみた内部インピーダ
ンスを高インピーダンス状態とする。同様に、活性化制
御信号ＡＣｃが活性化レベルのときは出力回路ユニット
１ｃが活性化して負荷回路１０を入力信号ＩＮと同一レ
ベルに駆動し、非活性化レベルのときは負荷駆動端Ｔｏ
からみた内部インピーダンスを高インピーダンス状態と
する。
【００１８】この実施例においては、出力回路ユニット
１ａ，１ｂ，１ｃの負荷駆動能力（各ＭＯＳトランジス
タＱ１〜Ｑ６の負荷駆動能力と同じ）が１対２対４、す
なわち２の（ｊ−１）乗（ｊは出力回路ユニットの番
号、例えば、１ａは１番、１ｂは２番、１ｃは３番）と
なっているので、活性化制御信号ＡＣａ，ＡＣｂ，ＡＣ
ｃの活性化レベル，非活性化レベルの組合せにより、出
力回路ユニット１ａの負荷駆動能力を“１”とした場
合、１，２，３，４，５，６，７の７通りの負荷駆動能
力を得ることができる。
１ａ，１ｂ，１ｃの負荷駆動能力（各ＭＯＳトランジス
タＱ１〜Ｑ６の負荷駆動能力と同じ）が１対２対４、す
なわち２の（ｊ−１）乗（ｊは出力回路ユニットの番
号、例えば、１ａは１番、１ｂは２番、１ｃは３番）と
なっているので、活性化制御信号ＡＣａ，ＡＣｂ，ＡＣ
ｃの活性化レベル，非活性化レベルの組合せにより、出
力回路ユニット１ａの負荷駆動能力を“１”とした場
合、１，２，３，４，５，６，７の７通りの負荷駆動能
力を得ることができる。
【００１９】図３に示された従来の出力バッファ回路で
は、出力回路ユニット１ｘ，１ｙ，１ｚの負荷駆動能力
の最低を“１”とすると、これら出力回路ユニット１
ｘ，１ｙ，１ｚの負荷駆動能力は全て“１”であるの
で、活性化制御信号ＡＣｘ，ＡＣｙ，ＡＣｚの活性化レ
ベル，非活性化レベルの組合せで得られる負荷駆動能力
は１，２，３の３通りとなる。この従来例と同様の方式
で前述の実施例と等しい７通りの負荷駆動能力を得よう
とすると、図３の回路に、出力回路ユニット１ｙ及びそ
の制御回路部分（ＩＶ２，Ｇ７，Ｇ８）に相当する回路
を更に４組付加する必要がある。
は、出力回路ユニット１ｘ，１ｙ，１ｚの負荷駆動能力
の最低を“１”とすると、これら出力回路ユニット１
ｘ，１ｙ，１ｚの負荷駆動能力は全て“１”であるの
で、活性化制御信号ＡＣｘ，ＡＣｙ，ＡＣｚの活性化レ
ベル，非活性化レベルの組合せで得られる負荷駆動能力
は１，２，３の３通りとなる。この従来例と同様の方式
で前述の実施例と等しい７通りの負荷駆動能力を得よう
とすると、図３の回路に、出力回路ユニット１ｙ及びそ
の制御回路部分（ＩＶ２，Ｇ７，Ｇ８）に相当する回路
を更に４組付加する必要がある。
【００２０】この従来方式による回路と上述の実施例の
回路について回路素子数等について比較してみる。
回路について回路素子数等について比較してみる。
【００２１】出力回路ユニットの総面積は、負荷駆動能
力の最大値で決まるので、本発明と従来方式とは同一で
ある。
力の最大値で決まるので、本発明と従来方式とは同一で
ある。
【００２２】制御回路の回路素子数は、本発明ではイン
バータが３個、論理ゲートが６個であるのに対し、従来
方式ではインバータ６個、論理ゲート１２個となり、本
発明は従来方式の１／２となる。また、活性化制御信号
の数も本発明の“３”に対し従来方式では“６”とな
る。
バータが３個、論理ゲートが６個であるのに対し、従来
方式ではインバータ６個、論理ゲート１２個となり、本
発明は従来方式の１／２となる。また、活性化制御信号
の数も本発明の“３”に対し従来方式では“６”とな
る。
【００２３】一般的に（２n −１）通り（ｎは２以上の
整数）の負荷駆動能力を得ようとする場合には、本発明
では、インバータ及び活性化制御信号線の数がｎ、論理
ゲートの数が２ｎに対し、従来方式では、インバータ及
び活性化制御信号線の数が（２n −２）、論理ゲートの
数が（２n −２）×２となる。従って負荷駆動能力の種
類が多くなるほど本発明と従来方式との差は大きくな
り、その分、本発明の方がチップ面積を小さくすること
ができる。
整数）の負荷駆動能力を得ようとする場合には、本発明
では、インバータ及び活性化制御信号線の数がｎ、論理
ゲートの数が２ｎに対し、従来方式では、インバータ及
び活性化制御信号線の数が（２n −２）、論理ゲートの
数が（２n −２）×２となる。従って負荷駆動能力の種
類が多くなるほど本発明と従来方式との差は大きくな
り、その分、本発明の方がチップ面積を小さくすること
ができる。
【００２４】なお、上述のｎを“２”とした場合、イン
バータ及び論理ゲートの数が本発明、従来方式同数とな
るが、これは、従来方式では複数の出力回路ユニットの
うちの特定の１つ（１ｘ）は常に活性化状態としている
のに対し、本発明では全て活性化，非活性化が制御でき
るようにしているためであり、本発明においても特定の
１つ（１ａ）を常に活性化状態とすると、その分の回路
素子数を少なくできる。本発明の場合、全ての出力回路
ユニットが非活性状態、すなわち、負荷駆動能力“０”
という状態があり、これも負荷駆動能力の１つとする
と、８通りの負荷駆動能力を持つことになる。
バータ及び論理ゲートの数が本発明、従来方式同数とな
るが、これは、従来方式では複数の出力回路ユニットの
うちの特定の１つ（１ｘ）は常に活性化状態としている
のに対し、本発明では全て活性化，非活性化が制御でき
るようにしているためであり、本発明においても特定の
１つ（１ａ）を常に活性化状態とすると、その分の回路
素子数を少なくできる。本発明の場合、全ての出力回路
ユニットが非活性状態、すなわち、負荷駆動能力“０”
という状態があり、これも負荷駆動能力の１つとする
と、８通りの負荷駆動能力を持つことになる。
【００２５】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２６】この実施例が図１に示された第１の実施例
と相違する点は、制御回路２ａを、第１の実施例におけ
る出力回路ユニット１ａ，１ｂ，１ｃのＭＯＳトランジ
スタＱ１，Ｑ３，Ｑ５のドレインと電源供給端との間に
これらの対応トランジスタと同程度の負荷駆動能力をも
つＮチャネル型のＭＯＳトランジスタＱ７，Ｑ９，Ｑ１
１をそれぞれ対応して挿入し、ＭＯＳトランジスタＱ
２，Ｑ４，Ｑ６のソースと接地電位点との間にこれらの
対応トランジスタと同程度の負荷駆動能力を持つＮチャ
ネル型のＭＯＳトランジスタＱ８，Ｑ１０，Ｑ１２をそ
れぞれ対応して挿入し、これらＭＯＳトランジスタＱ７
〜Ｑ１２のゲートに対応する活性化制御信号ＡＣｄ，Ａ
Ｃｅ，ＡＣｆを供給してそのオン，オフを制御する回路
とし、ＭＯＳトランジスタＱ１〜Ｑ６のゲートには入力
信号ＩＮ及びその反転信号を直接供給するようにした点
にある。
と相違する点は、制御回路２ａを、第１の実施例におけ
る出力回路ユニット１ａ，１ｂ，１ｃのＭＯＳトランジ
スタＱ１，Ｑ３，Ｑ５のドレインと電源供給端との間に
これらの対応トランジスタと同程度の負荷駆動能力をも
つＮチャネル型のＭＯＳトランジスタＱ７，Ｑ９，Ｑ１
１をそれぞれ対応して挿入し、ＭＯＳトランジスタＱ
２，Ｑ４，Ｑ６のソースと接地電位点との間にこれらの
対応トランジスタと同程度の負荷駆動能力を持つＮチャ
ネル型のＭＯＳトランジスタＱ８，Ｑ１０，Ｑ１２をそ
れぞれ対応して挿入し、これらＭＯＳトランジスタＱ７
〜Ｑ１２のゲートに対応する活性化制御信号ＡＣｄ，Ａ
Ｃｅ，ＡＣｆを供給してそのオン，オフを制御する回路
とし、ＭＯＳトランジスタＱ１〜Ｑ６のゲートには入力
信号ＩＮ及びその反転信号を直接供給するようにした点
にある。
【００２７】この実施例においては、制御回路２ａの全
面積が出力回路ユニット１ｄ〜１ｆの総面積とほぼ等し
くなる。従って、最大の負荷駆動能力が比較的小さく、
第１の実施例の回路構成で、制御回路２の全面積が出力
回路ユニット１ａ〜１ｃの総面積より大きくなる場合に
は、この実施例が有利である。なお、回路素子数（トラ
ンジスタ数）ではこの第２の実施例の方が第１の実施例
よりはるかに少なく回路構成が極めて単純となり、ま
た、ＭＯＳトランジスタＱ１〜Ｑ１２の制御が論理ゲー
ト（Ｇ１〜Ｇ６等）なしに直接できるので、高速動作が
できるという利点がある。
面積が出力回路ユニット１ｄ〜１ｆの総面積とほぼ等し
くなる。従って、最大の負荷駆動能力が比較的小さく、
第１の実施例の回路構成で、制御回路２の全面積が出力
回路ユニット１ａ〜１ｃの総面積より大きくなる場合に
は、この実施例が有利である。なお、回路素子数（トラ
ンジスタ数）ではこの第２の実施例の方が第１の実施例
よりはるかに少なく回路構成が極めて単純となり、ま
た、ＭＯＳトランジスタＱ１〜Ｑ１２の制御が論理ゲー
ト（Ｇ１〜Ｇ６等）なしに直接できるので、高速動作が
できるという利点がある。
【００２８】また、これら実施例ではＭＯＳトランジス
タＱ１〜Ｑ１２を全てＮチャネル型としたが、他のチャ
ネル型であってもよく、ＭＯＳトランジスタＱ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１をＰチャネル型としてＣ
ＭＯＳ型構成とすることもできる。
タＱ１〜Ｑ１２を全てＮチャネル型としたが、他のチャ
ネル型であってもよく、ＭＯＳトランジスタＱ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１をＰチャネル型としてＣ
ＭＯＳ型構成とすることもできる。
【００２９】
【発明の効果】以上説明したように本発明は、負荷駆動
能力が互いに異なり活性化状態のとき入力信号に応答し
て共通の負荷回路を駆動し非活性化状態のとき負荷駆動
端からみた内部インピーダンスを高インピーダンス状態
とする複数の出力回路ユニットと、これら複数の出力回
路ユニットとそれぞれ対応する複数の活性化制御信号に
より上記複数の出力回路ユニットの活性化状態及び非活
性化状態を制御する制御回路とを設けた構成とすること
により、上記複数の活性化制御信号の組合せ数と対応す
る数の異なる負荷駆動能力が得られるので、負荷駆動能
力の最低に対する最大の比が大きくなるに従って増加す
る制御回路の素子数及び活性化制御信号線の数の増加す
る割合を抑えることができる効果がある。
能力が互いに異なり活性化状態のとき入力信号に応答し
て共通の負荷回路を駆動し非活性化状態のとき負荷駆動
端からみた内部インピーダンスを高インピーダンス状態
とする複数の出力回路ユニットと、これら複数の出力回
路ユニットとそれぞれ対応する複数の活性化制御信号に
より上記複数の出力回路ユニットの活性化状態及び非活
性化状態を制御する制御回路とを設けた構成とすること
により、上記複数の活性化制御信号の組合せ数と対応す
る数の異なる負荷駆動能力が得られるので、負荷駆動能
力の最低に対する最大の比が大きくなるに従って増加す
る制御回路の素子数及び活性化制御信号線の数の増加す
る割合を抑えることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の出力バッファ回路の一例を示す回路図で
ある。
ある。
１ａ〜１ｆ，１ｘ〜１ｚ 出力回路ユニット ２，２ａ，２ｘ 制御回路 １０ 負荷回路 Ｇ１〜Ｇ１０ 論理ゲート ＩＶ１〜ＩＶ４ インバータ Ｑ１〜Ｑ１２，Ｑ２１〜Ｑ２６ ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 負荷回路に対する電流駆動能力が互いに
異なる負荷駆動用のトランジスタをそれぞれ備え活性化
状態のとき入力信号に応答して共通の負荷回路を駆動し
非活性化状態のとき負荷駆動端からみた内部インピーダ
ンスを高インピーダンス状態とする複数の出力回路ユニ
ットと、これら複数の出力回路ユニットとそれぞれ対応
する複数の活性化制御信号に応答して対応する前記出力
回路ユニットの活性化状態，非活性化状態を制御する制
御手段とを有することを特徴とする出力バッファ回路。 - 【請求項２】 複数の出力回路ユニットが第ｊ番（ｊは
１からＮまでの整数）の出力回路ユニットから成り、こ
れら出力回路ユニットの負荷駆動用のトランジスタの電
流駆動能力の比率が２の（ｊ−１）乗となるようにした
請求項１記載の出力バッファ回路。 - 【請求項３】 出力回路ユニットが、ソース・ドレイン
のうちの一方を電源供給端に他方を負荷駆動端にそれぞ
れ接続する負荷駆動用のトランジスタを含んで構成さ
れ、制御手段が、活性化制御信号がアクティブレベルの
とき入力信号に応答して前記トランジスタをオン，オフ
しインアクティブレベルのとき前記トランジスタをオフ
とする論理ゲートを含んで構成された請求項１記載の出
力バッファ回路。 - 【請求項４】 出力回路ユニットが、ソース，ドレイン
のうちの一方を負荷駆動端に接続して入力信号に応答し
てオン，オフする負荷駆動用のトランジスタを含んで構
成され、制御手段が、ソース，ドレインのうちの一方を
電源供給端に他方を前記負荷駆動用のトランジスタのソ
ース，ドレインのうちの他方にそれぞれ接続し活性化制
御信号がアクティブレベルのときオン，インアクティブ
レベルのときオフとなる制御用のトランジスタを含んで
構成された請求項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094742A JPH06311017A (ja) | 1993-04-22 | 1993-04-22 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094742A JPH06311017A (ja) | 1993-04-22 | 1993-04-22 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311017A true JPH06311017A (ja) | 1994-11-04 |
Family
ID=14118581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5094742A Pending JPH06311017A (ja) | 1993-04-22 | 1993-04-22 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311017A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308096A (ja) * | 1997-04-30 | 1998-11-17 | Samsung Electron Co Ltd | 動作周期適応型のデータ出力バッファ |
| US6578156B1 (en) | 1999-01-08 | 2003-06-10 | Seiko Epson Corporation | Output buffer having a plurality of switching devices being turned on successively at shorter time intervals to achieve increasing drive capability using a predriver |
| US6580292B2 (en) | 2001-08-02 | 2003-06-17 | Koninklijke Philips Electronics N.V. | Universal PECL/LVDS output structure |
| US7355900B2 (en) | 2005-04-20 | 2008-04-08 | Samsung Electronics Co., Ltd | Output buffer circuit for semiconductor memory device |
| JP2008529433A (ja) * | 2005-02-03 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル伝送回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03207118A (ja) * | 1990-01-09 | 1991-09-10 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1993
- 1993-04-22 JP JP5094742A patent/JPH06311017A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03207118A (ja) * | 1990-01-09 | 1991-09-10 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308096A (ja) * | 1997-04-30 | 1998-11-17 | Samsung Electron Co Ltd | 動作周期適応型のデータ出力バッファ |
| US6578156B1 (en) | 1999-01-08 | 2003-06-10 | Seiko Epson Corporation | Output buffer having a plurality of switching devices being turned on successively at shorter time intervals to achieve increasing drive capability using a predriver |
| US6580292B2 (en) | 2001-08-02 | 2003-06-17 | Koninklijke Philips Electronics N.V. | Universal PECL/LVDS output structure |
| JP2008529433A (ja) * | 2005-02-03 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル伝送回路 |
| US7355900B2 (en) | 2005-04-20 | 2008-04-08 | Samsung Electronics Co., Ltd | Output buffer circuit for semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960130 |