JPH05283999A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05283999A JPH05283999A JP4077061A JP7706192A JPH05283999A JP H05283999 A JPH05283999 A JP H05283999A JP 4077061 A JP4077061 A JP 4077061A JP 7706192 A JP7706192 A JP 7706192A JP H05283999 A JPH05283999 A JP H05283999A
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- Japan
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- supply potential
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Abstract
(57)【要約】
【目的】 本発明は複数の異なった駆動用電源電位を用
いる複数の出力ドライバに接続した、バスラインに関す
るもので、バスラインに与えられた高電源電位レベル
が、低電源電位で駆動する回路中の素子を劣化または破
壊させるという点について解決する。 【構成】 バスラインを、高電源電位用出力ドライバ５
０を接続したバスライン７０と、低電源電位用出力ドラ
イバ６０を接続したバスライン８０とに分け、このバス
ライン７０とバスライン８０を、Ｎ−ＭＯＳ９１，９３
及びインバータ９２から成る接続手段９０を介して接続
する。
いる複数の出力ドライバに接続した、バスラインに関す
るもので、バスラインに与えられた高電源電位レベル
が、低電源電位で駆動する回路中の素子を劣化または破
壊させるという点について解決する。 【構成】 バスラインを、高電源電位用出力ドライバ５
０を接続したバスライン７０と、低電源電位用出力ドラ
イバ６０を接続したバスライン８０とに分け、このバス
ライン７０とバスライン８０を、Ｎ−ＭＯＳ９１，９３
及びインバータ９２から成る接続手段９０を介して接続
する。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ−ＩＣ、特に
複数の異なった電源電位で駆動される複数の出力ドライ
バが接続した、バスラインに関するものである。
複数の異なった電源電位で駆動される複数の出力ドライ
バが接続した、バスラインに関するものである。
【０００２】
【従来の技術】図２は、従来のバスラインの構成を示す
回路図である。このバスラインは、高電源電位用出力ド
ライバ１０及び低電源電位用出力ドライバ２０を有し、
それら出力ドライバ１０と出力ドライバ２０とがバスラ
イン３０を介して接続されている。そしてバスライン３
０には、図示されていないが、出力ドライバ１０及び出
力ドライバ２０によって駆動される回路が接続されてい
る。
回路図である。このバスラインは、高電源電位用出力ド
ライバ１０及び低電源電位用出力ドライバ２０を有し、
それら出力ドライバ１０と出力ドライバ２０とがバスラ
イン３０を介して接続されている。そしてバスライン３
０には、図示されていないが、出力ドライバ１０及び出
力ドライバ２０によって駆動される回路が接続されてい
る。
【０００３】低電源電位用出力ドライバ２０と高電源電
位用出力ドライバ１０は、図示されていないコントロー
ル手段によって、相補的にイネーブル（活性化）／ディ
ゼーブル（非活性化）状態となるようコントロールされ
ている。
位用出力ドライバ１０は、図示されていないコントロー
ル手段によって、相補的にイネーブル（活性化）／ディ
ゼーブル（非活性化）状態となるようコントロールされ
ている。
【０００４】高電源電位用出力ドライバ１０は、例えば
５Ｖの電源電位ＶDDとグランド電位ＧＮＤとの間に直列
接続されたＰチャンネルＭＯＳトランジスタ１１（以
下、Ｐ−ＭＯＳという）と、ＮチャンネルＭＯＳトラン
ジスタ１２（以下、Ｎ−ＭＯＳという）とでＣＭＯＳ
（相補型ＭＯＳ）構成されている。Ｐ−ＭＯＳ１１は信
号Ｖ１１により、Ｎ−ＭＯＳ１２は信号Ｖ１２により、
それぞれ相補的にオン・オフ動作し、バスライン３０上
に“Ｈ”レベルまたは“Ｌ”レベルの電位を供給する回
路である。
５Ｖの電源電位ＶDDとグランド電位ＧＮＤとの間に直列
接続されたＰチャンネルＭＯＳトランジスタ１１（以
下、Ｐ−ＭＯＳという）と、ＮチャンネルＭＯＳトラン
ジスタ１２（以下、Ｎ−ＭＯＳという）とでＣＭＯＳ
（相補型ＭＯＳ）構成されている。Ｐ−ＭＯＳ１１は信
号Ｖ１１により、Ｎ−ＭＯＳ１２は信号Ｖ１２により、
それぞれ相補的にオン・オフ動作し、バスライン３０上
に“Ｈ”レベルまたは“Ｌ”レベルの電位を供給する回
路である。
【０００５】低電源電位用出力ドライバ２０は、例えば
ＩＣ内部で発生された３．３Ｖの電源電位ＶCCとグラン
ド電位ＧＮＤとの間に直列接続されたＰ−ＭＯＳ２１と
Ｎ−ＭＯＳ２２とでＣＭＯＳ構成されている。この低電
源電位用出力ドライバ２０は、Ｐ−ＭＯＳ２１は信号Ｖ
２１により、Ｎ−ＭＯＳ２２は信号Ｖ２２により、それ
ぞれ相補的にオン・オフ動作し、バスライン３０上に
“Ｈ”レベルまたは“Ｌ”レベルの電位を供給する回路
である。
ＩＣ内部で発生された３．３Ｖの電源電位ＶCCとグラン
ド電位ＧＮＤとの間に直列接続されたＰ−ＭＯＳ２１と
Ｎ−ＭＯＳ２２とでＣＭＯＳ構成されている。この低電
源電位用出力ドライバ２０は、Ｐ−ＭＯＳ２１は信号Ｖ
２１により、Ｎ−ＭＯＳ２２は信号Ｖ２２により、それ
ぞれ相補的にオン・オフ動作し、バスライン３０上に
“Ｈ”レベルまたは“Ｌ”レベルの電位を供給する回路
である。
【０００６】次に、この回路の動作を説明する。
【０００７】出力ドライバ１０の信号Ｖ１１及び、信号
Ｖ１２に“Ｈ”レベルが与えられると、Ｐ−ＭＯＳ１１
はオフし、Ｎ−ＭＯＳ１２はオンする。一方、コントロ
ール手段によって出力ドライバ２０の信号Ｖ２１に
“Ｈ”レベルが、信号Ｖ２２には“Ｌ”レベルが与えら
れる。その結果、Ｐ−ＭＯＳ２１及びＮ−ＭＯＳ２２は
共にオフとなり、出力ドライバ２０はディゼーブル状態
となる。そして、イネーブル状態となっている出力ドラ
イバ１０によって、バスライン３０には“Ｌ”レベルが
得られる。
Ｖ１２に“Ｈ”レベルが与えられると、Ｐ−ＭＯＳ１１
はオフし、Ｎ−ＭＯＳ１２はオンする。一方、コントロ
ール手段によって出力ドライバ２０の信号Ｖ２１に
“Ｈ”レベルが、信号Ｖ２２には“Ｌ”レベルが与えら
れる。その結果、Ｐ−ＭＯＳ２１及びＮ−ＭＯＳ２２は
共にオフとなり、出力ドライバ２０はディゼーブル状態
となる。そして、イネーブル状態となっている出力ドラ
イバ１０によって、バスライン３０には“Ｌ”レベルが
得られる。
【０００８】また、信号Ｖ１１及び信号Ｖ１２に“Ｌ”
レベルが与えられるとき、コントロール手段によって信
号Ｖ２１には“Ｈ”レベルが、信号Ｖ２２には“Ｌ”レ
ベルが各々与えられる。その結果、Ｐ−ＭＯＳ２１及び
Ｎ−ＭＯＳ２２は共にオフとなり、出力ドライバ２０は
ディゼーブル状態となる。そして、イネーブル状態とな
っている出力ドライバ１０によって、バスライン３０に
は“Ｈ”レベルが得られる。逆に、コントロール手段に
よって信号Ｖ１１に“Ｈ”レベル及び、信号Ｖ１２には
“Ｌ”レベルが与えられたときは、低電源電位用出力ド
ライバ２０がイネーブルとなり、バスライン３０の論理
レベルを決定する。
レベルが与えられるとき、コントロール手段によって信
号Ｖ２１には“Ｈ”レベルが、信号Ｖ２２には“Ｌ”レ
ベルが各々与えられる。その結果、Ｐ−ＭＯＳ２１及び
Ｎ−ＭＯＳ２２は共にオフとなり、出力ドライバ２０は
ディゼーブル状態となる。そして、イネーブル状態とな
っている出力ドライバ１０によって、バスライン３０に
は“Ｈ”レベルが得られる。逆に、コントロール手段に
よって信号Ｖ１１に“Ｈ”レベル及び、信号Ｖ１２には
“Ｌ”レベルが与えられたときは、低電源電位用出力ド
ライバ２０がイネーブルとなり、バスライン３０の論理
レベルを決定する。
【０００９】以上のように、バスライン３０の論理レベ
ルは、高電源電位用出力ドライバ１０または低電源電位
用出力ドライバ２０のいずれか一方が決定するように動
作する。
ルは、高電源電位用出力ドライバ１０または低電源電位
用出力ドライバ２０のいずれか一方が決定するように動
作する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記構
成のバスラインでは、高電源電位用出力ドライバ１０に
おいて、バスライン３０の論理レベルが“Ｈ”レベルに
決定されると、バスライン３０上に高電源電位レベルの
“Ｈ”レベルが与えられるため、ディゼーブルされてい
る低電源電位用出力ドライバ２０のＰチャンネルのドレ
イン−サブストレート間が形成するダイオードやＰ−Ｍ
ＯＳ２１等の、低電源電位で駆動するのに適した回路の
素子に大電流がバスライン３０から流れ込み、上記素子
を劣化または破壊させるという問題があった。
成のバスラインでは、高電源電位用出力ドライバ１０に
おいて、バスライン３０の論理レベルが“Ｈ”レベルに
決定されると、バスライン３０上に高電源電位レベルの
“Ｈ”レベルが与えられるため、ディゼーブルされてい
る低電源電位用出力ドライバ２０のＰチャンネルのドレ
イン−サブストレート間が形成するダイオードやＰ−Ｍ
ＯＳ２１等の、低電源電位で駆動するのに適した回路の
素子に大電流がバスライン３０から流れ込み、上記素子
を劣化または破壊させるという問題があった。
【００１１】この発明は、前記従来の装置が持ってい
た、バスラインに与えられた高電源電位レベルが、低電
源電位で駆動する回路中の素子を劣化または破壊させる
という点について解決した、バスラインの構成を提供す
るものである。
た、バスラインに与えられた高電源電位レベルが、低電
源電位で駆動する回路中の素子を劣化または破壊させる
という点について解決した、バスラインの構成を提供す
るものである。
【００１２】
【課題を解決するための手段】この発明は、高電源電位
用出力ドライバと低電源電位用出力ドライバが接続され
たバスラインに於いて、まず高電源電位用出力ドライバ
を接続した高電源電位用バスラインと、低電源電位用出
力ドライバを接続した低電源電位用バスラインとに分
け、少なくとも前記高電源電位用出力ドライバによって
高電源電位用バスラインの論理レベルが“Ｈ”レベルに
なるときに、高電源電位用バスラインと低電源電位用バ
スラインを、トランジスタを介して電気的に接続する接
続手段を設けたものである。
用出力ドライバと低電源電位用出力ドライバが接続され
たバスラインに於いて、まず高電源電位用出力ドライバ
を接続した高電源電位用バスラインと、低電源電位用出
力ドライバを接続した低電源電位用バスラインとに分
け、少なくとも前記高電源電位用出力ドライバによって
高電源電位用バスラインの論理レベルが“Ｈ”レベルに
なるときに、高電源電位用バスラインと低電源電位用バ
スラインを、トランジスタを介して電気的に接続する接
続手段を設けたものである。
【００１３】
【作用】電源電位用出力ドライバによって、高電源電位
用バスラインの論理レベルが決定されている時、高電源
電位用バスラインが“Ｈ”レベルすなわち高電源電位と
なっていると、接続手段が有するトランジスタのしきい
値電位だけ下がったレベルが、低電源電位用バスライン
に得られる。前記のトランジスタは、出力ドライバとは
別の素子で構成されているので、しきい値電位を最適化
することが可能である。よって、低電源電位用バスライ
ンには高電源電位が印加されることはなく、高電源電位
用出力ドライバの出力レベルが、低電源電位用バスライ
ン上に低電源電位の“Ｈ”と“Ｌ”のレベルとして表さ
れる。
用バスラインの論理レベルが決定されている時、高電源
電位用バスラインが“Ｈ”レベルすなわち高電源電位と
なっていると、接続手段が有するトランジスタのしきい
値電位だけ下がったレベルが、低電源電位用バスライン
に得られる。前記のトランジスタは、出力ドライバとは
別の素子で構成されているので、しきい値電位を最適化
することが可能である。よって、低電源電位用バスライ
ンには高電源電位が印加されることはなく、高電源電位
用出力ドライバの出力レベルが、低電源電位用バスライ
ン上に低電源電位の“Ｈ”と“Ｌ”のレベルとして表さ
れる。
【００１４】
【実施例】図１は、この発明の第１の実施例の構成を示
したブロック図である。バスライン７０は高電源電位用
出力ドライバ５０を有し、バスライン８０は低電源電位
用出力ドライバ６０を有している。そして、バスライン
７０とバスライン８０は、Ｎ−ＭＯＳ９１，９３及びイ
ンバータ９２から成る接続手段９０を介して接続されて
いる。Ｎ−ＭＯＳ９１のゲート端子及びソース端子は、
バスライン７０に接続されており、ドレイン端子はバス
ライン８０に接続されている。インバータ９２の入力端
子はバスライン７０に接続されている。また、インバー
タ９２の出力端子は、Ｎ−ＭＯＳ９３のゲート端子に接
続されており、Ｎ−ＭＯＳ９３のソース端子及びドレイ
ン端子はそれぞれ、バスライン７０，バスライン８０に
接続されている。
したブロック図である。バスライン７０は高電源電位用
出力ドライバ５０を有し、バスライン８０は低電源電位
用出力ドライバ６０を有している。そして、バスライン
７０とバスライン８０は、Ｎ−ＭＯＳ９１，９３及びイ
ンバータ９２から成る接続手段９０を介して接続されて
いる。Ｎ−ＭＯＳ９１のゲート端子及びソース端子は、
バスライン７０に接続されており、ドレイン端子はバス
ライン８０に接続されている。インバータ９２の入力端
子はバスライン７０に接続されている。また、インバー
タ９２の出力端子は、Ｎ−ＭＯＳ９３のゲート端子に接
続されており、Ｎ−ＭＯＳ９３のソース端子及びドレイ
ン端子はそれぞれ、バスライン７０，バスライン８０に
接続されている。
【００１５】低電源電位用出力ドライバ６０と高電源電
位用出力ドライバ５０は、図示されていないコントロー
ル手段によって、相補的にイネーブル（活性化）／ディ
ゼーブル（非活性化）状態となるようコントロールされ
ている。
位用出力ドライバ５０は、図示されていないコントロー
ル手段によって、相補的にイネーブル（活性化）／ディ
ゼーブル（非活性化）状態となるようコントロールされ
ている。
【００１６】高電源電位用出力ドライバ５０は、例えば
５Ｖの電源電位ＶDDとグランド電位ＧＮＤとの間に直列
接続されたＰ−ＭＯＳ５１とＮ−ＭＯＳ５２とでＣＭＯ
Ｓ構成されている。
５Ｖの電源電位ＶDDとグランド電位ＧＮＤとの間に直列
接続されたＰ−ＭＯＳ５１とＮ−ＭＯＳ５２とでＣＭＯ
Ｓ構成されている。
【００１７】低電源電位用出力ドライバ６０は、例えば
３．３Ｖの電源電位ＶCCとグランド電位ＧＮＤとの間に
直列接続されたＰ−ＭＯＳ６１とＮ−ＭＯＳ６２とでＣ
ＭＯＳ構成されている。
３．３Ｖの電源電位ＶCCとグランド電位ＧＮＤとの間に
直列接続されたＰ−ＭＯＳ６１とＮ−ＭＯＳ６２とでＣ
ＭＯＳ構成されている。
【００１８】そして図示されていないが、バスライン７
０には高電源電位用出力ドライバ５０で駆動するのが適
当な回路が接続され、バスライン８０には低電源電位用
出力ドライバ６０で駆動するのが適当な回路が接続され
ている。
０には高電源電位用出力ドライバ５０で駆動するのが適
当な回路が接続され、バスライン８０には低電源電位用
出力ドライバ６０で駆動するのが適当な回路が接続され
ている。
【００１９】次に、この実施例の動作を説明する。低電
源電位用出力ドライバ６０の信号Ｖ６１及び、信号Ｖ６
２に“Ｈ”レベルが与えられると、Ｐ−ＭＯＳ６１はオ
フし、Ｎ−ＭＯＳ６２はオンする。一方、コントロール
手段によって高電源電位用出力ドライバ５０の信号Ｖ５
１に“Ｈ”レベルが、そしてＶ５２に“Ｌ”レベルが与
えられる。その結果、Ｐ−ＭＯＳ５１及びＮ−ＭＯＳ５
２は共にオフとなり、出力ドライバ６０によってバスラ
イン８０には、“Ｌ”レベルが与えられる。
源電位用出力ドライバ６０の信号Ｖ６１及び、信号Ｖ６
２に“Ｈ”レベルが与えられると、Ｐ−ＭＯＳ６１はオ
フし、Ｎ−ＭＯＳ６２はオンする。一方、コントロール
手段によって高電源電位用出力ドライバ５０の信号Ｖ５
１に“Ｈ”レベルが、そしてＶ５２に“Ｌ”レベルが与
えられる。その結果、Ｐ−ＭＯＳ５１及びＮ−ＭＯＳ５
２は共にオフとなり、出力ドライバ６０によってバスラ
イン８０には、“Ｌ”レベルが与えられる。
【００２０】また、信号Ｖ６１及び信号Ｖ６２に“Ｌ”
レベルが与えられると、コントロール手段によって、信
号Ｖ５１には“Ｈ”レベルが、そして信号Ｖ５２には
“Ｌ”レベルが与えられ、出力ドライバ６０によって、
バスライン８０には“Ｈ”レベルが得られる。
レベルが与えられると、コントロール手段によって、信
号Ｖ５１には“Ｈ”レベルが、そして信号Ｖ５２には
“Ｌ”レベルが与えられ、出力ドライバ６０によって、
バスライン８０には“Ｈ”レベルが得られる。
【００２１】逆に、コントロール手段によって、低電源
電位用出力ドライバ６０の信号Ｖ６１が“Ｈ”レベルで
信号Ｖ６２が“Ｌ”レベルに決定されている時は高電源
電位用出力ドライバ５０がイネーブルとなり、バスライ
ン７０の論理レベルを決定する。この時、バスライン７
０が“Ｈ”レベルすなわち高電源電位となっていると、
Ｎ−ＭＯＳ９１のしきい値電位Ｖｔだけ下がったレベル
が、バスライン８０に得られる。Ｎ−ＭＯＳ９１は、出
力ドライバ５０，６０とは別の素子で構成されているの
で、しきい値電位Ｖｔを最適化して、ＶDD−Ｖｔ＝ＶCC
の関係を満たす構成を選択することが可能である。
電位用出力ドライバ６０の信号Ｖ６１が“Ｈ”レベルで
信号Ｖ６２が“Ｌ”レベルに決定されている時は高電源
電位用出力ドライバ５０がイネーブルとなり、バスライ
ン７０の論理レベルを決定する。この時、バスライン７
０が“Ｈ”レベルすなわち高電源電位となっていると、
Ｎ−ＭＯＳ９１のしきい値電位Ｖｔだけ下がったレベル
が、バスライン８０に得られる。Ｎ−ＭＯＳ９１は、出
力ドライバ５０，６０とは別の素子で構成されているの
で、しきい値電位Ｖｔを最適化して、ＶDD−Ｖｔ＝ＶCC
の関係を満たす構成を選択することが可能である。
【００２２】また、バスライン７０が“Ｌ”レベルすな
わちＧＮＤ電位となっているとき、インバータ９２を介
してＮ−ＭＯＳ９３のゲート端子が“Ｈ”レベルとな
り、Ｎ−ＭＯＳ９３がオン状態となる。すると、バスラ
イン７０とバスライン８０は導通し、バスライン８０に
も“Ｌ”レベルすなわちＧＮＤ電位が入力される。
わちＧＮＤ電位となっているとき、インバータ９２を介
してＮ−ＭＯＳ９３のゲート端子が“Ｈ”レベルとな
り、Ｎ−ＭＯＳ９３がオン状態となる。すると、バスラ
イン７０とバスライン８０は導通し、バスライン８０に
も“Ｌ”レベルすなわちＧＮＤ電位が入力される。
【００２３】以上の動作により、バスライン８０には高
電源電位は印加されず、低電源電位用出力ドライバ６０
のＰ−ＭＯＳ６１等の、低電源電位で駆動する回路中の
素子の劣化や破壊を防ぐことが出来る。また、高電源電
位用出力ドライバ５０の出力レベルが、バスライン８０
上に低電源電位の“Ｈ”と“Ｌ”のレベルとして表され
るので、バスライン８０に接続された低電源電位用出力
ドライバで駆動するのが適当な回路であっても、高電源
電位用出力ドライバ５０によって駆動することができ
る。
電源電位は印加されず、低電源電位用出力ドライバ６０
のＰ−ＭＯＳ６１等の、低電源電位で駆動する回路中の
素子の劣化や破壊を防ぐことが出来る。また、高電源電
位用出力ドライバ５０の出力レベルが、バスライン８０
上に低電源電位の“Ｈ”と“Ｌ”のレベルとして表され
るので、バスライン８０に接続された低電源電位用出力
ドライバで駆動するのが適当な回路であっても、高電源
電位用出力ドライバ５０によって駆動することができ
る。
【００２４】図４に、この発明を用いた場合の、高電源
電位用バスラインと低電源電位用バスラインの電位の変
化の関係を示す。この図中では、縦軸が電圧（Ｖ），横
軸が時間（ｎｓ）であり、低電源電位用出力ドライバが
ディゼーブル、高電源電位用出力ドライバがイネーブル
の時のバスラインの電位の変化を表したものである。図
に於いて、高電源電位用バスラインの電位の変化を□で
表し、この高電源電位用バスラインの変化による低電源
電位用バスラインの変化を■で表す。図からも明らかな
ように、高電源電位用バスラインが“Ｈ”レベル（５
Ｖ）の時、低電源電位用バスラインには低電源電位用の
“Ｈ”レベル（３．３Ｖ）が印加されている。
電位用バスラインと低電源電位用バスラインの電位の変
化の関係を示す。この図中では、縦軸が電圧（Ｖ），横
軸が時間（ｎｓ）であり、低電源電位用出力ドライバが
ディゼーブル、高電源電位用出力ドライバがイネーブル
の時のバスラインの電位の変化を表したものである。図
に於いて、高電源電位用バスラインの電位の変化を□で
表し、この高電源電位用バスラインの変化による低電源
電位用バスラインの変化を■で表す。図からも明らかな
ように、高電源電位用バスラインが“Ｈ”レベル（５
Ｖ）の時、低電源電位用バスラインには低電源電位用の
“Ｈ”レベル（３．３Ｖ）が印加されている。
【００２５】図３は、この発明の第２の実施例の接続手
段９０ａの構成を示す回路図である。この接続手段９０
ａは、前記第１の実施例と同様の構成からなる高電源電
位用出力ドライバ５０と低電源電位用出力ドライバ６０
に接続している。そして、この接続手段９０ａは、バス
ライン７０とバスライン８０を、Ｃ−ＭＯＳ９１ａ，Ｎ
−ＭＯＳ９３及びインバータ９２によって接続してい
る。Ｃ−ＭＯＳ９１ａのゲート端子及びソース端子は、
バスライン８０に接続しており、ドレイン端子はバスラ
イン７０に接続している。インバータ９２の入力端子は
バスライン７０に接続している。また、インバータ９２
の出力端子は、Ｎ−ＭＯＳ９３のゲート端子に接続され
ている。Ｎ−ＭＯＳ９３のソース端子及びドレイン端子
はそれぞれ、バスライン７０，バスライン８０に接続さ
れている。
段９０ａの構成を示す回路図である。この接続手段９０
ａは、前記第１の実施例と同様の構成からなる高電源電
位用出力ドライバ５０と低電源電位用出力ドライバ６０
に接続している。そして、この接続手段９０ａは、バス
ライン７０とバスライン８０を、Ｃ−ＭＯＳ９１ａ，Ｎ
−ＭＯＳ９３及びインバータ９２によって接続してい
る。Ｃ−ＭＯＳ９１ａのゲート端子及びソース端子は、
バスライン８０に接続しており、ドレイン端子はバスラ
イン７０に接続している。インバータ９２の入力端子は
バスライン７０に接続している。また、インバータ９２
の出力端子は、Ｎ−ＭＯＳ９３のゲート端子に接続され
ている。Ｎ−ＭＯＳ９３のソース端子及びドレイン端子
はそれぞれ、バスライン７０，バスライン８０に接続さ
れている。
【００２６】第２の実施例の動作も、第１の実施例と同
様であり、Ｃ−ＭＯＳ９１ａを用いているので、第１の
実施例よりも安定した動作を行い、バスライン８０には
高電源電位が印加されることはないので、低電源電位に
よって駆動する回路中の素子の、劣化や破壊を防ぐこと
が出来る。
様であり、Ｃ−ＭＯＳ９１ａを用いているので、第１の
実施例よりも安定した動作を行い、バスライン８０には
高電源電位が印加されることはないので、低電源電位に
よって駆動する回路中の素子の、劣化や破壊を防ぐこと
が出来る。
【００２７】上記各実施例では、また、バスライン７０
が“Ｌ”レベルとなっているとき、バスライン８０にも
“Ｌ”レベルを入力するために、インバータ９２を介し
てバスライン７０とゲート端子を接続したＮ−ＭＯＳ９
３を用いている。しかし、この発明の構成はこれに限定
されるものではなく、インバータ９２を設けることなく
直接バスライン７０とゲート端子を接続するＰ−ＭＯＳ
を用いてもよい。このときは、バスライン７０が“Ｌ”
レベルの時、ゲート端子も“Ｌ”レベルとなり、Ｐ−Ｍ
ＯＳがオン状態となる。すると、バスライン７０とバス
ライン８０は導通し、バスライン８０にも“Ｌ”レベル
がすなわちＧＮＤ電位が入力される。
が“Ｌ”レベルとなっているとき、バスライン８０にも
“Ｌ”レベルを入力するために、インバータ９２を介し
てバスライン７０とゲート端子を接続したＮ−ＭＯＳ９
３を用いている。しかし、この発明の構成はこれに限定
されるものではなく、インバータ９２を設けることなく
直接バスライン７０とゲート端子を接続するＰ−ＭＯＳ
を用いてもよい。このときは、バスライン７０が“Ｌ”
レベルの時、ゲート端子も“Ｌ”レベルとなり、Ｐ−Ｍ
ＯＳがオン状態となる。すると、バスライン７０とバス
ライン８０は導通し、バスライン８０にも“Ｌ”レベル
がすなわちＧＮＤ電位が入力される。
【００２８】また、上記各実施例では、低電源電位用バ
スラインに接続された回路を、高電源電位用出力ドライ
バで駆動するために、接続手段９０或いは９０ａを用い
ているが、同時に、高電源電位用バスラインに接続され
た回路を低電源電位用出力ドライバで駆動するために、
上記接続手段もう一つバスラインとの接続関係を逆にし
て設けてもよい。この場合、低電源電位用バスラインが
“Ｈ”レベルとなっても、高電源電位用バスラインは、
ＶCC＜ＶDDの関係をから、高電源電位の“Ｈ”レベルに
はならないが、しきい値電位Ｖｔを最小に抑えることに
よって低下する電位を最小に抑えれば、高電源電位用の
バスラインに接続された、高電源電位用出力ドライバで
駆動するのに適した回路を駆動することも可能である。
このときは、ＶCC＜ＶDDの関係から、高電源電位用バス
ラインに接続された高電源電位で駆動する回路中の素子
の、劣化や破壊については考える必要はない。
スラインに接続された回路を、高電源電位用出力ドライ
バで駆動するために、接続手段９０或いは９０ａを用い
ているが、同時に、高電源電位用バスラインに接続され
た回路を低電源電位用出力ドライバで駆動するために、
上記接続手段もう一つバスラインとの接続関係を逆にし
て設けてもよい。この場合、低電源電位用バスラインが
“Ｈ”レベルとなっても、高電源電位用バスラインは、
ＶCC＜ＶDDの関係をから、高電源電位の“Ｈ”レベルに
はならないが、しきい値電位Ｖｔを最小に抑えることに
よって低下する電位を最小に抑えれば、高電源電位用の
バスラインに接続された、高電源電位用出力ドライバで
駆動するのに適した回路を駆動することも可能である。
このときは、ＶCC＜ＶDDの関係から、高電源電位用バス
ラインに接続された高電源電位で駆動する回路中の素子
の、劣化や破壊については考える必要はない。
【００２９】
【発明の効果】以上詳細に説明したように、この発明に
よればバスラインを、高電源電位用出力ドライバに接続
された高電源電位用バスラインと、低電源電位用出力ド
ライバに接続された低電源電位用バスラインに分離し、
接続手段によってトランジスタを介して接続したので、
前記トランジスタのしきい値を調整すれば、高電源電位
用バスラインに高電源電位の“Ｈ”レベルが印加された
ときでも低電源電位用バスラインには低電源電位の
“Ｈ”レベルが印加されるだけなので、低電源電位用バ
スラインに接続された低電源電位で駆動する回路中の素
子の破壊や劣化を防止することが出来る。
よればバスラインを、高電源電位用出力ドライバに接続
された高電源電位用バスラインと、低電源電位用出力ド
ライバに接続された低電源電位用バスラインに分離し、
接続手段によってトランジスタを介して接続したので、
前記トランジスタのしきい値を調整すれば、高電源電位
用バスラインに高電源電位の“Ｈ”レベルが印加された
ときでも低電源電位用バスラインには低電源電位の
“Ｈ”レベルが印加されるだけなので、低電源電位用バ
スラインに接続された低電源電位で駆動する回路中の素
子の破壊や劣化を防止することが出来る。
【図１】この発明の第１の実施例の構成を示す回路図で
ある。
ある。
【図２】従来のバスラインの構成を示した回路図であ
る。
る。
【図３】この発明の第２の実施例の接続手段の構成を示
す回路図である。
す回路図である。
【図４】この発明に係る回路の、低電源電位用出力ドラ
イバがディゼーブル，高電源電位用出力ドライバがイネ
ーブルの時の、高電源電位用バスラインと低電源電位用
バスラインの電位の変化を表したものである。
イバがディゼーブル，高電源電位用出力ドライバがイネ
ーブルの時の、高電源電位用バスラインと低電源電位用
バスラインの電位の変化を表したものである。
５０ 高電源電位用出力ドライバ ６０ 低電源電位用出力ドライバ ７０，８０ バスライン ９０ 接続手段 ９１，９３ Ｎ−ＭＯＳトランジスタ ９２ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/40 7341−5Ｋ Ｈ０４Ｌ 11/00 ３２０
Claims (1)
- 【請求項１】 高電源電位で駆動する高電源電位用出力
ドライバと、 前記高電源電位よりも低い低電源電位で駆動する低電源
電位用出力ドライバと、 前記高電源電位用出力ドライバによって前記高電源電位
の“Ｈ”レベルまたは“Ｌ”レベルの電位が供給される
高電源電位用バスラインと、 前記低電源電位用出力ドライバによって前記低電源電位
の“Ｈ”レベルまたは“Ｌ”レベルの電位が供給される
低電源電位用バスラインと、 少なくとも前記高電源電位用出力ドライバによって前記
高電源電位用バスラインの論理レベルが前記“Ｈ”レベ
ルとされたときに前記高電源電位用バスラインと前記低
電源電位用バスラインをトランジスタを介して電気的に
接続する接続手段とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4077061A JPH05283999A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4077061A JPH05283999A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283999A true JPH05283999A (ja) | 1993-10-29 |
Family
ID=13623282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4077061A Pending JPH05283999A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227394A (ja) * | 1994-07-05 | 1996-09-03 | Monolithic Syst Technol Inc | データ処理システム及びその動作方法 |
-
1992
- 1992-03-31 JP JP4077061A patent/JPH05283999A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227394A (ja) * | 1994-07-05 | 1996-09-03 | Monolithic Syst Technol Inc | データ処理システム及びその動作方法 |
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