JP2996817B2 - ドライバ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
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- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ドライバ回路に関し、
特に、半導体素子の微細化に伴う耐圧の低下に着目し、
出力回路において素子耐圧以上の出力特性を確保するの
に用いられるドライバ回路に関する。
特に、半導体素子の微細化に伴う耐圧の低下に着目し、
出力回路において素子耐圧以上の出力特性を確保するの
に用いられるドライバ回路に関する。
【０００２】
【従来の技術】図４は従来のドライバ回路の回路図であ
り、特にソースタイプドライバ回路の構成を例示するも
のである。以下の説明において、符号Ｍ／Ｑを用いたト
ランジスタは、電界効果トランジスタ／バイポーラトラ
ンジスを示す。図に示すように、集積回路ＩＣの電源端
子ＶＣＣには５ボルトの高電位電源Ｖｃｃが供給されて
おり、ドライバ出力端子Ｄ１、Ｄ２、Ｄ３…を通じて外
部の回路を駆動するように構成される。ここで、例え
ば、ドライバ出力端子Ｄ３は、ＰＮＰ型バイポーラトラ
ンジスタＱ１４のベースに接続される。このトランジス
タＱ１４のコレクタは出力端子Ｏｕｔ４に接続される。
トランジスタＱ１４のエミッタは高電位電源Ｖｃｃに接
続され、ベースは抵抗Ｒ１４を介して高電位電源Ｖｃｃ
に接続される。トランジスタＱ１４のコレクタに接続さ
れる出力端子Ｏｕｔ４には、負荷として負荷抵抗ＲＬが
接続される。ちなみに、トランジスタＱ１４、抵抗Ｒ１
４、出力端子Ｏｕｔ４は、集積回路ＩＣの外付け回路と
して、ディスクリート部品で構成される。
り、特にソースタイプドライバ回路の構成を例示するも
のである。以下の説明において、符号Ｍ／Ｑを用いたト
ランジスタは、電界効果トランジスタ／バイポーラトラ
ンジスを示す。図に示すように、集積回路ＩＣの電源端
子ＶＣＣには５ボルトの高電位電源Ｖｃｃが供給されて
おり、ドライバ出力端子Ｄ１、Ｄ２、Ｄ３…を通じて外
部の回路を駆動するように構成される。ここで、例え
ば、ドライバ出力端子Ｄ３は、ＰＮＰ型バイポーラトラ
ンジスタＱ１４のベースに接続される。このトランジス
タＱ１４のコレクタは出力端子Ｏｕｔ４に接続される。
トランジスタＱ１４のエミッタは高電位電源Ｖｃｃに接
続され、ベースは抵抗Ｒ１４を介して高電位電源Ｖｃｃ
に接続される。トランジスタＱ１４のコレクタに接続さ
れる出力端子Ｏｕｔ４には、負荷として負荷抵抗ＲＬが
接続される。ちなみに、トランジスタＱ１４、抵抗Ｒ１
４、出力端子Ｏｕｔ４は、集積回路ＩＣの外付け回路と
して、ディスクリート部品で構成される。
【０００３】以上述べたような構成において、次にその
動作を説明する。集積回路ＩＣはその機能素子を集積回
路化しており、高電位電源Ｖｃｃから電源端子ＶＣＣに
電源の供給を受けながら、予め定められた各種の機能を
内部で実行する。表示、印刷、駆動等のために外部に信
号を出力する場合、ドライバ出力端子Ｄ１、Ｄ２、Ｄ３
…を介して駆動信号を出力する。
動作を説明する。集積回路ＩＣはその機能素子を集積回
路化しており、高電位電源Ｖｃｃから電源端子ＶＣＣに
電源の供給を受けながら、予め定められた各種の機能を
内部で実行する。表示、印刷、駆動等のために外部に信
号を出力する場合、ドライバ出力端子Ｄ１、Ｄ２、Ｄ３
…を介して駆動信号を出力する。
【０００４】なお、集積回路ＩＣのドライバ出力端子Ｄ
３の駆動対象が、例えば負荷抵抗ＲＬであるとする。さ
らに、ドライバ出力端子Ｄ３の駆動能力が負荷抵抗ＲＬ
を駆動するのに十分であるとする。このようなときに
は、これらを直接接続して、集積回路ＩＣから負荷抵抗
ＲＬに必要な駆動電流を供給するようにすればよい。
３の駆動対象が、例えば負荷抵抗ＲＬであるとする。さ
らに、ドライバ出力端子Ｄ３の駆動能力が負荷抵抗ＲＬ
を駆動するのに十分であるとする。このようなときに
は、これらを直接接続して、集積回路ＩＣから負荷抵抗
ＲＬに必要な駆動電流を供給するようにすればよい。
【０００５】ところが、集積回路ＩＣの微細化等に起因
して、その駆動能力が負荷抵抗ＲＬを駆動するのに十分
でない場合もある。この場合には、集積回路ＩＣの外部
に、ディスクリート部品で組んだドライバ回路を配置す
る必要がある。
して、その駆動能力が負荷抵抗ＲＬを駆動するのに十分
でない場合もある。この場合には、集積回路ＩＣの外部
に、ディスクリート部品で組んだドライバ回路を配置す
る必要がある。
【０００６】このような目的で設けられたのが、トラン
ジスタＱ１４である。今、ドライバ出力端子Ｄ３がハイ
レベルであるとする。トランジスタＱ１４のベースは、
抵抗Ｒ１４を介して高電位電源Ｖｃｃに吊られている。
このため、トランジスタＱ１４はオフ状態である。この
場合、出力端子Ｏｕｔ４から負荷抵抗ＲＬに対して、電
流は供給されない。
ジスタＱ１４である。今、ドライバ出力端子Ｄ３がハイ
レベルであるとする。トランジスタＱ１４のベースは、
抵抗Ｒ１４を介して高電位電源Ｖｃｃに吊られている。
このため、トランジスタＱ１４はオフ状態である。この
場合、出力端子Ｏｕｔ４から負荷抵抗ＲＬに対して、電
流は供給されない。
【０００７】これに対して、ドライバ出力端子Ｄ３がロ
ウレベルになると、トランジスタＱ１４のエミッタか
ら、ベースを通じて、ドライバ出力端子Ｄ３にベース電
流が流れる。これにより、トランジスタＱ１４がオンし
て、そのエミッタとコレクタの間が導通する。その結
果、高電位電源ＶｃｃからトランジスタＱ１４を通して
電流が流れ、出力端子Ｏｕｔ４から負荷抵抗ＲＬに負荷
電流が供給される。
ウレベルになると、トランジスタＱ１４のエミッタか
ら、ベースを通じて、ドライバ出力端子Ｄ３にベース電
流が流れる。これにより、トランジスタＱ１４がオンし
て、そのエミッタとコレクタの間が導通する。その結
果、高電位電源ＶｃｃからトランジスタＱ１４を通して
電流が流れ、出力端子Ｏｕｔ４から負荷抵抗ＲＬに負荷
電流が供給される。
【０００８】つまり、集積回路ＩＣのドライバ出力端子
Ｄ３に、トランジスタＱ１４をオンさせるのに十分な程
度の、ベース電流の引き込み能力があれば、負荷抵抗Ｒ
Ｌを駆動することができる。
Ｄ３に、トランジスタＱ１４をオンさせるのに十分な程
度の、ベース電流の引き込み能力があれば、負荷抵抗Ｒ
Ｌを駆動することができる。
【０００９】このような回路方式では、集積回路ＩＣの
ドライバ出力端子Ｄ１、Ｄ２、Ｄ３…３は、外付けのＰ
ＮＰ型トランジスタを駆動できる程度のものであればよ
い。つまり、集積回路ＩＣは他の回路を直接駆動するよ
うにはなっていなくてもよく、それほど大きな耐圧を必
要としない。一方、外部に接続されるＰＮＰ型トランジ
スタはディスクリート部品であり、耐圧に関しては問題
ない。このため、外部にディスクリート部品を接続して
集積回路ＩＣの駆動能力を補う方法は、駆動能力の小さ
な集積回路で、大きな駆動力を得るために広く用いられ
てきた。
ドライバ出力端子Ｄ１、Ｄ２、Ｄ３…３は、外付けのＰ
ＮＰ型トランジスタを駆動できる程度のものであればよ
い。つまり、集積回路ＩＣは他の回路を直接駆動するよ
うにはなっていなくてもよく、それほど大きな耐圧を必
要としない。一方、外部に接続されるＰＮＰ型トランジ
スタはディスクリート部品であり、耐圧に関しては問題
ない。このため、外部にディスクリート部品を接続して
集積回路ＩＣの駆動能力を補う方法は、駆動能力の小さ
な集積回路で、大きな駆動力を得るために広く用いられ
てきた。
【００１０】しかしながら、ＰＮＰ型トランジスタは一
般にｈｆｅが低い。このため、大きな駆動電流を得よう
とすると、十分大きなベース電流を供給する必要があ
る。このため、出力端子Ｏｕｔ４から負荷抵抗ＲＬに対
して大きな駆動電流を供給しようとすると、当然集積回
路ＩＣのドライバ出力端子Ｄ１、Ｄ２、Ｄ３…における
電流の増大が考えられ、結局は消費電力の増大が問題と
なってくる。また、外付けとしてディスクリート部品を
接続しなければならない点もこの構成の大きな問題点で
ある。
般にｈｆｅが低い。このため、大きな駆動電流を得よう
とすると、十分大きなベース電流を供給する必要があ
る。このため、出力端子Ｏｕｔ４から負荷抵抗ＲＬに対
して大きな駆動電流を供給しようとすると、当然集積回
路ＩＣのドライバ出力端子Ｄ１、Ｄ２、Ｄ３…における
電流の増大が考えられ、結局は消費電力の増大が問題と
なってくる。また、外付けとしてディスクリート部品を
接続しなければならない点もこの構成の大きな問題点で
ある。
【００１１】これに対して、集積回路内部に設けたトラ
ンジスタの導通、非導通を通じて負荷を直接駆動するよ
うなソースタイプドライバの回路方式も知られている。
ンジスタの導通、非導通を通じて負荷を直接駆動するよ
うなソースタイプドライバの回路方式も知られている。
【００１２】図５はかかる従来のドライバ回路の回路図
である。図に示すように、ＮチャンネルＭＯＳ型トラン
ジスタＭ１５、Ｍ２５は直列に接続されている。トラン
ジスタＭ２５のソースは接地されている。トランジスタ
Ｍ１５のドレインは、抵抗Ｒ１５を介して電源ＶＤＤに
接続されると共に、Ｐチャンネル型トランジスタＭ３５
のゲートに接続される。トランジスタＭ３５のソースは
電源ＶＤＤに接続され、ドレインは出力端子Ｏｕｔに接
続される。出力端子Ｏｕｔには負荷としての負荷抵抗Ｒ
Ｌが接続される。
である。図に示すように、ＮチャンネルＭＯＳ型トラン
ジスタＭ１５、Ｍ２５は直列に接続されている。トラン
ジスタＭ２５のソースは接地されている。トランジスタ
Ｍ１５のドレインは、抵抗Ｒ１５を介して電源ＶＤＤに
接続されると共に、Ｐチャンネル型トランジスタＭ３５
のゲートに接続される。トランジスタＭ３５のソースは
電源ＶＤＤに接続され、ドレインは出力端子Ｏｕｔに接
続される。出力端子Ｏｕｔには負荷としての負荷抵抗Ｒ
Ｌが接続される。
【００１３】ちなみに、図５の回路は、集積回路の中に
集積化して組み込まれる。そして、トランジスタＭ１
５、Ｍ２５のゲートを、集積回路内部の動作に基づき制
御することにより、トランジスタＭ３５のゲートが制御
される。トランジスタＭ３５は、トランジスタＭ１５、
Ｍ２５がオフしている時は、そのゲートに抵抗Ｒ１５を
介して電源ＶＤＤの電圧がかかっているので、オフ状態
となる。このときには、出力端子Ｏｕｔに接続される負
荷抵抗ＲＬには電流は流れない。
集積化して組み込まれる。そして、トランジスタＭ１
５、Ｍ２５のゲートを、集積回路内部の動作に基づき制
御することにより、トランジスタＭ３５のゲートが制御
される。トランジスタＭ３５は、トランジスタＭ１５、
Ｍ２５がオフしている時は、そのゲートに抵抗Ｒ１５を
介して電源ＶＤＤの電圧がかかっているので、オフ状態
となる。このときには、出力端子Ｏｕｔに接続される負
荷抵抗ＲＬには電流は流れない。
【００１４】これに対して、トランジスタＭ１５、Ｍ２
５がオン状態になると、トランジスタＭ３５のゲートは
グランドレベルとなるので、オンする。その結果、電源
ＶＤＤからトランジスタＭ３５を通じて、出力端子Ｏｕ
ｔから負荷抵抗ＲＬに駆動電流が流れる。
５がオン状態になると、トランジスタＭ３５のゲートは
グランドレベルとなるので、オンする。その結果、電源
ＶＤＤからトランジスタＭ３５を通じて、出力端子Ｏｕ
ｔから負荷抵抗ＲＬに駆動電流が流れる。
【００１５】
【発明が解決しようとする課題】従来のドライバ回路装
置は、以上のように構成されていたので、集積回路外部
にディスクリートなドライバ回路を配置する必要がな
く、集積回路内部のトランジスタＭ３５により負荷抵抗
ＲＬを直接駆動するという非常にシンプルな構成にでき
るという利点がある。この反面、トランジスタＭ３５が
オフしている時には、トランジスタＭ３５には、電源Ｖ
ＤＤと他の回路の電圧、例えば電源電圧が加わり、耐圧
的に問題がある。
置は、以上のように構成されていたので、集積回路外部
にディスクリートなドライバ回路を配置する必要がな
く、集積回路内部のトランジスタＭ３５により負荷抵抗
ＲＬを直接駆動するという非常にシンプルな構成にでき
るという利点がある。この反面、トランジスタＭ３５が
オフしている時には、トランジスタＭ３５には、電源Ｖ
ＤＤと他の回路の電圧、例えば電源電圧が加わり、耐圧
的に問題がある。
【００１６】本発明は、上記のような従来技術の問題を
解消しよいとするもので、その目的は、外部部品の省略
に対してトレードオフの関係にあるデバイス耐圧の向上
を要求することなく、ＰチャンネルＭＯＳ型トランジス
タを基本デバイスとして、集積回路内部でソースタイプ
ドライバを構成することを可能としたドライバ回路を提
供することにある。
解消しよいとするもので、その目的は、外部部品の省略
に対してトレードオフの関係にあるデバイス耐圧の向上
を要求することなく、ＰチャンネルＭＯＳ型トランジス
タを基本デバイスとして、集積回路内部でソースタイプ
ドライバを構成することを可能としたドライバ回路を提
供することにある。
【００１７】
【課題を解決するための手段】本発明の第１のドライバ
回路は、第１の電源と、負荷を駆動するための出力端子
との間に、直列に接続された少なくとも２つの第１、第
２のスイッチング素子であって、前記第１の電源側に接
続された第１のスイッチング素子及び前記出力端子側に
接続された第２のスイッチング素子と、前記第１、第２
のスイッチング素子の接続点及び第２のスイッチング素
子のバーツクゲートに、前記第１の電源よりも低い電圧
の緩和電圧を加える、電圧発生手段と、前記第１、第２
のスイッチング素子及び前記電圧発生手段の動作を制御
する、制御手段であって、前記負荷を非駆動状態から駆
動状態にする場合には、非駆動状態で動作している前記
電圧発生手段を動作させたまま、前記第２のスイッチン
グ素子を動作させ、その後に前記第１のスイッチング素
子を動作させ、その後に前記電圧発生手段を停止させる
とともに、前記負荷を駆動状態から非駆動状態にする場
合には、前記電圧発生手段を動作させ、その後に第１の
スイッチング素子を停止させ、その後に第２のスイッチ
ング素子を停止させる、制御手段と、を備えることを特
徴とする。
回路は、第１の電源と、負荷を駆動するための出力端子
との間に、直列に接続された少なくとも２つの第１、第
２のスイッチング素子であって、前記第１の電源側に接
続された第１のスイッチング素子及び前記出力端子側に
接続された第２のスイッチング素子と、前記第１、第２
のスイッチング素子の接続点及び第２のスイッチング素
子のバーツクゲートに、前記第１の電源よりも低い電圧
の緩和電圧を加える、電圧発生手段と、前記第１、第２
のスイッチング素子及び前記電圧発生手段の動作を制御
する、制御手段であって、前記負荷を非駆動状態から駆
動状態にする場合には、非駆動状態で動作している前記
電圧発生手段を動作させたまま、前記第２のスイッチン
グ素子を動作させ、その後に前記第１のスイッチング素
子を動作させ、その後に前記電圧発生手段を停止させる
とともに、前記負荷を駆動状態から非駆動状態にする場
合には、前記電圧発生手段を動作させ、その後に第１の
スイッチング素子を停止させ、その後に第２のスイッチ
ング素子を停止させる、制御手段と、を備えることを特
徴とする。
【００１８】本発明の第２のドライバ回路は、前記第１
のドライバ回路において、前記第１の電源と、前記第１
の電源よりも低い電圧の第２の電源との、間に接続され
た第３のスイッチング素子であって、前記第１のスイッ
チング素子の制御端子への前記第１の電源からの電源供
給を制御することにより、前記第１のスイッチング素子
の動作を制御する、第３のスイッチング素子と、前記第
１、第２のスイッチング素子の接続点と、前記第２の電
源との、間に接続された第４のスイッチング素子であっ
て、前記第２のスイッチング素子の制御端子への前記電
圧発生手段からの電源供給を制御することにより、前記
第２のスイッチング素子の動作を制御する、第４のスイ
ッチング素子と、をさらに備えることを特徴とする。
のドライバ回路において、前記第１の電源と、前記第１
の電源よりも低い電圧の第２の電源との、間に接続され
た第３のスイッチング素子であって、前記第１のスイッ
チング素子の制御端子への前記第１の電源からの電源供
給を制御することにより、前記第１のスイッチング素子
の動作を制御する、第３のスイッチング素子と、前記第
１、第２のスイッチング素子の接続点と、前記第２の電
源との、間に接続された第４のスイッチング素子であっ
て、前記第２のスイッチング素子の制御端子への前記電
圧発生手段からの電源供給を制御することにより、前記
第２のスイッチング素子の動作を制御する、第４のスイ
ッチング素子と、をさらに備えることを特徴とする。
【００１９】本発明の第３のドライバ回路は、前記第２
のドライバ回路において、前記第２のスイッチング素子
の動作に伴って前記出力端子に生じる電圧に対応する電
圧と予め定めた参照電圧とを比較する比較手段を、さら
に備えるとともに、前記比較手段の比較結果に基づい
て、前記第３のスイッチング素子を動作させる、ことを
特徴とする。
のドライバ回路において、前記第２のスイッチング素子
の動作に伴って前記出力端子に生じる電圧に対応する電
圧と予め定めた参照電圧とを比較する比較手段を、さら
に備えるとともに、前記比較手段の比較結果に基づい
て、前記第３のスイッチング素子を動作させる、ことを
特徴とする。
【００２０】本発明の第４のドライバ回路は、前記第１
のドライバ回路において、前記電圧発生手段は、第１の
電源と、前記第１の電源よりも低い電圧の第２の電源と
の、間に直列に接続された第１、第２の抵抗と、第５の
スイッチング素子とを備え、前記第１、第２の抵抗の接
続点から、前記緩和電圧を前記第１、第２のスイッチン
グ素子の接続点及び前記第２のスイッチング素子のバッ
クゲートに供給するとともに、前記第５のスイッチング
素子を制御することにより、前記緩和電圧の供給を制御
する、ことを特徴とする。
のドライバ回路において、前記電圧発生手段は、第１の
電源と、前記第１の電源よりも低い電圧の第２の電源と
の、間に直列に接続された第１、第２の抵抗と、第５の
スイッチング素子とを備え、前記第１、第２の抵抗の接
続点から、前記緩和電圧を前記第１、第２のスイッチン
グ素子の接続点及び前記第２のスイッチング素子のバッ
クゲートに供給するとともに、前記第５のスイッチング
素子を制御することにより、前記緩和電圧の供給を制御
する、ことを特徴とする。
【００２１】本発明の第５のドライバ回路は、電源と、
負荷を駆動するための出力端子との間に、直列に接続さ
れた少なくとも２つの第１、第２のスイッチング素子
と、前記第１、第２のスイッチング素子の接続点及び第
２スイッチング素子のバーツクゲートに、前記電源より
も低い電圧の緩和電圧を加える、電圧発生手段と、前記
スイッチング素子及び前記電圧発生手段の動作を制御す
る、制御手段であって、前記電圧発生手段を動作させ、
その後に前記第２スイッチング素子を動作させ、その後
に前記第１スイッチング素子を動作させるものである、
制御手段と、を備え、前記制御手段は、前記第２のスイ
ッチング素子の動作に伴って前記出力端子に生じる電圧
に対応する電圧と予め定めた参照電圧とを比較して、そ
の比較結果に基づいて、前記第１トランジスタを動作さ
せるものである、ことを特徴とする。
負荷を駆動するための出力端子との間に、直列に接続さ
れた少なくとも２つの第１、第２のスイッチング素子
と、前記第１、第２のスイッチング素子の接続点及び第
２スイッチング素子のバーツクゲートに、前記電源より
も低い電圧の緩和電圧を加える、電圧発生手段と、前記
スイッチング素子及び前記電圧発生手段の動作を制御す
る、制御手段であって、前記電圧発生手段を動作させ、
その後に前記第２スイッチング素子を動作させ、その後
に前記第１スイッチング素子を動作させるものである、
制御手段と、を備え、前記制御手段は、前記第２のスイ
ッチング素子の動作に伴って前記出力端子に生じる電圧
に対応する電圧と予め定めた参照電圧とを比較して、そ
の比較結果に基づいて、前記第１トランジスタを動作さ
せるものである、ことを特徴とする。
【００２２】
【作用】本発明のドライバ回路装置においては、複数の
電界効果型のスイッチング素子をオンして出力端子に接
続される負荷を駆動するに当たり、制御手段によりスイ
ッチング素子を段階的にオンまたはオフさせながら、電
圧発生手段を制御して、少なくとも１つのスイッチング
素子のバックゲートおよびドレインに前記電源よりも低
い電位を与えることにより、個々のスイッチング素子に
耐圧以上の過大な電圧が印加されるのを抑止する。
電界効果型のスイッチング素子をオンして出力端子に接
続される負荷を駆動するに当たり、制御手段によりスイ
ッチング素子を段階的にオンまたはオフさせながら、電
圧発生手段を制御して、少なくとも１つのスイッチング
素子のバックゲートおよびドレインに前記電源よりも低
い電位を与えることにより、個々のスイッチング素子に
耐圧以上の過大な電圧が印加されるのを抑止する。
【００２３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は本発明の第１実施例に係るドライバ回
路の回路図である。図１に示すように、Ｐチャンネルト
ランジスタＭ１、Ｍ２は直列に接続される。トランジス
タＭ１のソースは高電位電源Ｖｃｃ１に接続される。ト
ランジスタＭ１のドレインとトランジスタＭ２のソース
は相互に接続される。トランジスタＭ２のドレインは出
力端子Ｏｕｔに接続される。出力端子Ｏｕｔとグランド
との間には負荷抵抗ＲＬが接続される。Ｎチャンネルト
ランジスタＭ３のゲートには、集積回路内部から、制御
信号が供給される。トランジスタＭ３のソースはグラン
ドに接続され、ドレインは抵抗Ｒ５を介してトランジス
タＱ２のエミッタに接続される。トランジスタＱ２のベ
ースには高電位電源Ｖｃｃ２が接続され、コレクタは抵
抗Ｒ４、Ｒ５を介して高電位電源Ｖｃｃ１に接続され
る。抵抗Ｒ３と抵抗Ｒ４の接続点には、トランジスタＱ
１のベースとトランジスタＱ３のエミッタが接続され
る。トランジスタＱ１のコレクタは高電位電源Ｖｃｃ１
に接続され、エミッタはトランジスタＱ３のコレクタと
ベースとトランジスタＭ２のソースとトランジスタＭ１
のドレインとに接続される。ちなみに、例えば、高電位
電源Ｖｃｃ１には１２ボルト、高電位電源Ｖｃｃ２には
５ボルトの電源が接続される。
説明する。図１は本発明の第１実施例に係るドライバ回
路の回路図である。図１に示すように、Ｐチャンネルト
ランジスタＭ１、Ｍ２は直列に接続される。トランジス
タＭ１のソースは高電位電源Ｖｃｃ１に接続される。ト
ランジスタＭ１のドレインとトランジスタＭ２のソース
は相互に接続される。トランジスタＭ２のドレインは出
力端子Ｏｕｔに接続される。出力端子Ｏｕｔとグランド
との間には負荷抵抗ＲＬが接続される。Ｎチャンネルト
ランジスタＭ３のゲートには、集積回路内部から、制御
信号が供給される。トランジスタＭ３のソースはグラン
ドに接続され、ドレインは抵抗Ｒ５を介してトランジス
タＱ２のエミッタに接続される。トランジスタＱ２のベ
ースには高電位電源Ｖｃｃ２が接続され、コレクタは抵
抗Ｒ４、Ｒ５を介して高電位電源Ｖｃｃ１に接続され
る。抵抗Ｒ３と抵抗Ｒ４の接続点には、トランジスタＱ
１のベースとトランジスタＱ３のエミッタが接続され
る。トランジスタＱ１のコレクタは高電位電源Ｖｃｃ１
に接続され、エミッタはトランジスタＱ３のコレクタと
ベースとトランジスタＭ２のソースとトランジスタＭ１
のドレインとに接続される。ちなみに、例えば、高電位
電源Ｖｃｃ１には１２ボルト、高電位電源Ｖｃｃ２には
５ボルトの電源が接続される。
【００２４】抵抗Ｒ５は、トランジスタＭ３がオンした
時のトランジスタＱ２の保護抵抗であり、抵抗Ｒ３、Ｒ
４はトランジスタＭ２のドレイン（バックゲート）電位
を耐圧以下にする抵抗である。なお、抵抗Ｒ３、Ｒ４、
Ｒ５の関係は以下のように設定する。
時のトランジスタＱ２の保護抵抗であり、抵抗Ｒ３、Ｒ
４はトランジスタＭ２のドレイン（バックゲート）電位
を耐圧以下にする抵抗である。なお、抵抗Ｒ３、Ｒ４、
Ｒ５の関係は以下のように設定する。
【００２５】
【数１】 以上述べたような構成において、次にその動作を説明す
る。
る。
【００２６】今、負荷抵抗ＲＬに出力端子Ｏｕｔから駆
動電流を供給しない状態から、負荷抵抗ＲＬに出力端子
Ｏｕｔから駆動電流を供給する状態に移行する場合を考
える。このとき、トランジスタＭ１、Ｍ２、Ｍ３を以下
に示す順序でオンする。これは集積回路内部の論理動作
を通じて行う。
動電流を供給しない状態から、負荷抵抗ＲＬに出力端子
Ｏｕｔから駆動電流を供給する状態に移行する場合を考
える。このとき、トランジスタＭ１、Ｍ２、Ｍ３を以下
に示す順序でオンする。これは集積回路内部の論理動作
を通じて行う。
【００２７】 初期状態において、トランジスタＭ３
のみがオン状態である。この場合、トランジスタＭ１、
Ｍ２はオフであり、ドライバ動作はオフの状態である。
のみがオン状態である。この場合、トランジスタＭ１、
Ｍ２はオフであり、ドライバ動作はオフの状態である。
【００２８】 次の、第１の状態において、トランジ
スタＭ３に加えてトランジスタＭ２をオンする。この場
合、トランジスタＭ１はオフのままである。
スタＭ３に加えてトランジスタＭ２をオンする。この場
合、トランジスタＭ１はオフのままである。
【００２９】 続く、第２の状態において、トランジ
スタＭ２に加えてトランジスタＭ１をオンする。この状
態で、ドライバ動作はオンとなる。なお、トランジスタ
Ｍ３はオフとする。
スタＭ２に加えてトランジスタＭ１をオンする。この状
態で、ドライバ動作はオンとなる。なお、トランジスタ
Ｍ３はオフとする。
【００３０】初期状態（ドライバオフ状態）では、トラ
ンジスタＭ３のみがオンしているので、トランジスタＱ
２のエミッタには抵抗Ｒ５、トランジスタＭ３を通じて
ベース電流が流れて、抵抗Ｒ３、Ｒ４、Ｒ５に電流が流
れる。この場合、抵抗Ｒ４とトランジスタＱ２のコレク
タの接続点の電位はほぼ高電位電源Ｖｃｃ２となる。こ
のため、抵抗Ｒ３と抵抗Ｒ４の接続点の電位Ｖｂｇは
ンジスタＭ３のみがオンしているので、トランジスタＱ
２のエミッタには抵抗Ｒ５、トランジスタＭ３を通じて
ベース電流が流れて、抵抗Ｒ３、Ｒ４、Ｒ５に電流が流
れる。この場合、抵抗Ｒ４とトランジスタＱ２のコレク
タの接続点の電位はほぼ高電位電源Ｖｃｃ２となる。こ
のため、抵抗Ｒ３と抵抗Ｒ４の接続点の電位Ｖｂｇは
【００３１】
【数２】 となる。この電圧はトランジスタＱ１のベースに与えら
れるが、その結果、トランジスタＱ１のエミッタには、
電位ＶｂｇからトランジスタＱ１のベース、エミッタ間
電圧を引いた電圧、つまりほぼ電位Ｖｂｇに等しい電圧
が加わる。この電圧はトランジスタＭ２のソース（バッ
クゲート）に印加されることになる。この状態で、トラ
ンジスタＭ１のソースとドレイン間には、
れるが、その結果、トランジスタＱ１のエミッタには、
電位ＶｂｇからトランジスタＱ１のベース、エミッタ間
電圧を引いた電圧、つまりほぼ電位Ｖｂｇに等しい電圧
が加わる。この電圧はトランジスタＭ２のソース（バッ
クゲート）に印加されることになる。この状態で、トラ
ンジスタＭ１のソースとドレイン間には、
【００３２】
【数３】 なる電圧が加わり、トランジスタＭ２のソースとドレイ
ン間には、
ン間には、
【００３３】
【数４】 なる電圧が加わることになるので、直接にドライバとし
て動作するトランジスタＭ１、Ｍ２に加わる電位を低減
することが可能であり、耐圧的な問題が解消される。
て動作するトランジスタＭ１、Ｍ２に加わる電位を低減
することが可能であり、耐圧的な問題が解消される。
【００３４】次の、第１の状態では、トランジスタＭ
２，３のみがオンしているので、出力端子Ｏｕｔにはト
ランジスタＭ２のドレインの電圧がそのまま出力され
る。つまり、電圧Ｖｂｇが負荷抵抗ＲＬに印加される。
この状態でも、トランジスタＭ１のソース、ドレイン間
の電圧は変わらないので、耐圧上の問題は生じない。
２，３のみがオンしているので、出力端子Ｏｕｔにはト
ランジスタＭ２のドレインの電圧がそのまま出力され
る。つまり、電圧Ｖｂｇが負荷抵抗ＲＬに印加される。
この状態でも、トランジスタＭ１のソース、ドレイン間
の電圧は変わらないので、耐圧上の問題は生じない。
【００３５】続く、第２の状態（ドライバオン状態）で
は、トランジスタＭ１，２がオンしている。このため、
出力端子Ｏｕｔには、高電位電源Ｖｃｃ１から、トラン
ジスタＭ１、Ｍ２のそれぞれのソースとドレイン間のオ
ン抵抗の和に起因する電圧降下分を、引いた電圧が印加
される。これがドライバのオン状態であり、負荷抵抗Ｒ
Ｌには負荷電流が供給される。この時は、トランジスタ
Ｍ１、Ｍ２は共にオンしているので、電圧Ｖｂｇの供給
は不要であり、トランジスタＭ３はオフさせる。
は、トランジスタＭ１，２がオンしている。このため、
出力端子Ｏｕｔには、高電位電源Ｖｃｃ１から、トラン
ジスタＭ１、Ｍ２のそれぞれのソースとドレイン間のオ
ン抵抗の和に起因する電圧降下分を、引いた電圧が印加
される。これがドライバのオン状態であり、負荷抵抗Ｒ
Ｌには負荷電流が供給される。この時は、トランジスタ
Ｍ１、Ｍ２は共にオンしているので、電圧Ｖｂｇの供給
は不要であり、トランジスタＭ３はオフさせる。
【００３６】ちなみに、トランジスタＱ３は、トランジ
スタＱ１のエミッタとベースの間に、逆バイアスがかか
らないように作用する。
スタＱ１のエミッタとベースの間に、逆バイアスがかか
らないように作用する。
【００３７】一方、負荷抵抗ＲＬに負荷電流を駆動して
いる状態から、非駆動の状態にする場合について考え
る。この場合も、まったく逆のプロセスで、トランジス
タＭ３をオン、トランジスタＭ１、Ｍ２を順次オフして
行くことにより、トランジスタＭ１、Ｍ２に負荷抵抗Ｒ
Ｌ駆動用の大きな電源電圧が直接印加されるような状態
を防止することができる。
いる状態から、非駆動の状態にする場合について考え
る。この場合も、まったく逆のプロセスで、トランジス
タＭ３をオン、トランジスタＭ１、Ｍ２を順次オフして
行くことにより、トランジスタＭ１、Ｍ２に負荷抵抗Ｒ
Ｌ駆動用の大きな電源電圧が直接印加されるような状態
を防止することができる。
【００３８】図２は本発明の第２実施例のドライバ回路
の回路図である。図２に示すように、出力端子Ｏｕｔに
は、負荷抵抗ＲＬと並列に電圧検出用の抵抗Ｒ１、Ｒ２
が直列接続される。この抵抗Ｒ１、Ｒ２の接続点の電圧
は比較器ＣＭＰに入力される。比較器ＣＭＰには、他に
予め設定された参照電源ＶＲの電圧が入力されている。
比較器ＣＭＰは抵抗Ｒ１、Ｒ２の接続点の電圧を参照電
源ＶＲからの参照電圧と比較し、この比較結果を論理回
路ＬＣの比較器入力端子ＣＩに入力する。論理回路ＬＣ
は、比較器入力端子ＣＩに入力される条件と、セレクト
端子ＳＥＬに入力される駆動と非駆動の条件とに基づい
て、トランジスタＭ１、Ｍ２、Ｍ３のゲートをそれぞれ
出力端子ＤＭ１、ＤＭ２、ＤＭ３を通じて制御する。
の回路図である。図２に示すように、出力端子Ｏｕｔに
は、負荷抵抗ＲＬと並列に電圧検出用の抵抗Ｒ１、Ｒ２
が直列接続される。この抵抗Ｒ１、Ｒ２の接続点の電圧
は比較器ＣＭＰに入力される。比較器ＣＭＰには、他に
予め設定された参照電源ＶＲの電圧が入力されている。
比較器ＣＭＰは抵抗Ｒ１、Ｒ２の接続点の電圧を参照電
源ＶＲからの参照電圧と比較し、この比較結果を論理回
路ＬＣの比較器入力端子ＣＩに入力する。論理回路ＬＣ
は、比較器入力端子ＣＩに入力される条件と、セレクト
端子ＳＥＬに入力される駆動と非駆動の条件とに基づい
て、トランジスタＭ１、Ｍ２、Ｍ３のゲートをそれぞれ
出力端子ＤＭ１、ＤＭ２、ＤＭ３を通じて制御する。
【００３９】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００４０】今、非駆動状態にあって、論理回路ＬＣは
出力端子ＤＭ１、ＤＭ２、ＤＭ３を介して、トランジス
タＭ１及びトランジスタＭ２を共にオフ状態とし、トラ
ンジスタＭ３のみをオン状態にしている。この状態で
は、トランジスタＭ１、Ｍ２には、先にも述べたよう
に、高電位電源Ｖｃｃ１よりも小さな電圧しかかからな
いので、耐圧上の問題はない。
出力端子ＤＭ１、ＤＭ２、ＤＭ３を介して、トランジス
タＭ１及びトランジスタＭ２を共にオフ状態とし、トラ
ンジスタＭ３のみをオン状態にしている。この状態で
は、トランジスタＭ１、Ｍ２には、先にも述べたよう
に、高電位電源Ｖｃｃ１よりも小さな電圧しかかからな
いので、耐圧上の問題はない。
【００４１】この状態で、論理回路ＬＣのセレクト端子
ＳＥＬに駆動を指示すると、論理回路ＬＣは、出力端子
ＤＭ２を通じて、トランジスタＭ２をオンする。その結
果、トランジスタＭ２がオンする。その場合、出力端子
Ｏｕｔには電圧Ｖｂｇが現れる。この電圧は抵抗Ｒ１、
Ｒ２で分圧されて比較器ＣＭＰに与えられる。比較器Ｃ
ＭＰは抵抗Ｒ１、Ｒ２による分圧電圧を参照電源ＶＲの
参照電圧と比較して反転する。その結果、論理回路ＬＣ
は出力端子ＤＭ１を通じてトランジスタＭ１をオンす
る。そして、トランジスタＭ１、Ｍ２が共にオンするこ
とにより、高電位電源Ｖｃｃ１より、出力端子Ｏｕｔを
通じて、負荷抵抗ＲＬに駆動電流が供給される。なお、
トランジスタＭ１、Ｍ２を共にオンした後は、電圧Ｖｂ
ｇの供給は不要となるので、トランジスタＭ３をオフす
る。
ＳＥＬに駆動を指示すると、論理回路ＬＣは、出力端子
ＤＭ２を通じて、トランジスタＭ２をオンする。その結
果、トランジスタＭ２がオンする。その場合、出力端子
Ｏｕｔには電圧Ｖｂｇが現れる。この電圧は抵抗Ｒ１、
Ｒ２で分圧されて比較器ＣＭＰに与えられる。比較器Ｃ
ＭＰは抵抗Ｒ１、Ｒ２による分圧電圧を参照電源ＶＲの
参照電圧と比較して反転する。その結果、論理回路ＬＣ
は出力端子ＤＭ１を通じてトランジスタＭ１をオンす
る。そして、トランジスタＭ１、Ｍ２が共にオンするこ
とにより、高電位電源Ｖｃｃ１より、出力端子Ｏｕｔを
通じて、負荷抵抗ＲＬに駆動電流が供給される。なお、
トランジスタＭ１、Ｍ２を共にオンした後は、電圧Ｖｂ
ｇの供給は不要となるので、トランジスタＭ３をオフす
る。
【００４２】図３は本発明の第３実施例のドライバ回路
の回路図である。特に、図２の論理回路ＬＣの構成を詳
細にすると共に、トランジスタＭ１、Ｍ２のゲート電位
制御回路を具体化した例を示すものである。図３に示す
ように、比較器ＣＭＰの出力は、アンド論理回路ＡＮＤ
とナンド論理回路ＮＡＮＤに与えられる。一方、セレク
ト端子ＳＥＬへの入力信号も、アンド論理回路ＡＮＤと
ナンド論理回路ＮＡＮＤに入力される。アンド論理回路
ＡＮＤの出力は、Ｎチャンネル型のトランジスタＭ５の
ゲートに与えられる。一方、セレクト端子ＳＥＬは、Ｎ
チャンネル型のトランジスタＭ４のゲートに接続され
る。トランジスタＭ５のソースはグランドに接続され、
ドレインは抵抗Ｒ８を通じてトランジスタＱ４のエミッ
タに接続される。一方、トランジスタＭ４のソースはグ
ランドに接続され、ドレインは抵抗Ｒ９を通じてバイポ
ーラトランジスタＱ５のエミッタに接続される。トラン
ジスタＱ４のコレクタはトランジスタＭ１のゲートに、
トランジスタＱ５のコレクタはトランジスタＭ２のゲー
トにそれぞれ接続される。トランジスタＭ１、Ｍ２のゲ
ートは、それぞれ抵抗Ｒ６、Ｒ７を介して、高電位電源
Ｖｃｃ１に接続される。また、トランジスタＱ４、Ｑ５
のベースは、トランジスタＱ２のベースと共に、高電位
電源Ｖｃｃ２に接続される。その他の構成については、
図１と同様である。
の回路図である。特に、図２の論理回路ＬＣの構成を詳
細にすると共に、トランジスタＭ１、Ｍ２のゲート電位
制御回路を具体化した例を示すものである。図３に示す
ように、比較器ＣＭＰの出力は、アンド論理回路ＡＮＤ
とナンド論理回路ＮＡＮＤに与えられる。一方、セレク
ト端子ＳＥＬへの入力信号も、アンド論理回路ＡＮＤと
ナンド論理回路ＮＡＮＤに入力される。アンド論理回路
ＡＮＤの出力は、Ｎチャンネル型のトランジスタＭ５の
ゲートに与えられる。一方、セレクト端子ＳＥＬは、Ｎ
チャンネル型のトランジスタＭ４のゲートに接続され
る。トランジスタＭ５のソースはグランドに接続され、
ドレインは抵抗Ｒ８を通じてトランジスタＱ４のエミッ
タに接続される。一方、トランジスタＭ４のソースはグ
ランドに接続され、ドレインは抵抗Ｒ９を通じてバイポ
ーラトランジスタＱ５のエミッタに接続される。トラン
ジスタＱ４のコレクタはトランジスタＭ１のゲートに、
トランジスタＱ５のコレクタはトランジスタＭ２のゲー
トにそれぞれ接続される。トランジスタＭ１、Ｍ２のゲ
ートは、それぞれ抵抗Ｒ６、Ｒ７を介して、高電位電源
Ｖｃｃ１に接続される。また、トランジスタＱ４、Ｑ５
のベースは、トランジスタＱ２のベースと共に、高電位
電源Ｖｃｃ２に接続される。その他の構成については、
図１と同様である。
【００４３】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００４４】今、セレクト端子ＳＥＬに信号入力がない
場合を考える。この場合には、ナンド論理回路ＮＡＮＤ
はハイレベル出力によりトランジスタＭ３をオンさせて
いる。その結果、トランジスタＱ２のベースからエミッ
タに、抵抗Ｒ５及びトランジスタＭ３を通る電流が流
れ、抵抗Ｒ３、Ｒ４の直列回路に電流を流す。この場
合、抵抗Ｒ３と抵抗Ｒ４の接続点の電圧は、先にも述べ
たように、電位Ｖｂｇとなる。この電位Ｖｂｇは、トラ
ンジスタＱ１を通じて、トランジスタＭ２のドレイン、
つまりバックゲートに印加される。その結果、トランジ
スタＭ１、Ｍ２には、高電位電源Ｖｃｃ１に比べて比較
的小さな電圧しか印加されないので、耐圧上の問題を抑
制することができる。
場合を考える。この場合には、ナンド論理回路ＮＡＮＤ
はハイレベル出力によりトランジスタＭ３をオンさせて
いる。その結果、トランジスタＱ２のベースからエミッ
タに、抵抗Ｒ５及びトランジスタＭ３を通る電流が流
れ、抵抗Ｒ３、Ｒ４の直列回路に電流を流す。この場
合、抵抗Ｒ３と抵抗Ｒ４の接続点の電圧は、先にも述べ
たように、電位Ｖｂｇとなる。この電位Ｖｂｇは、トラ
ンジスタＱ１を通じて、トランジスタＭ２のドレイン、
つまりバックゲートに印加される。その結果、トランジ
スタＭ１、Ｍ２には、高電位電源Ｖｃｃ１に比べて比較
的小さな電圧しか印加されないので、耐圧上の問題を抑
制することができる。
【００４５】次に、セレクト端子ＳＥＬに信号入力があ
った場合を考える。この場合には、トランジスタＭ４が
オンする。その結果、トランジスタＱ５のベースからエ
ミッタに抵抗Ｒ９及びトランジスタＭ４を通る電流が流
れ、トランジスタＭ２のゲート電位を高電位電源Ｖｃｃ
２の電位とほぼ同電位とする。その結果、トランジスタ
Ｍ２がオンして、出力端子Ｏｕｔには、トランジスタＭ
２のその時点のドレイン電位であるＶｂｇが出力され
る。その結果、出力端子Ｏｕｔから負荷抵抗ＲＬに負荷
電流が供給される。
った場合を考える。この場合には、トランジスタＭ４が
オンする。その結果、トランジスタＱ５のベースからエ
ミッタに抵抗Ｒ９及びトランジスタＭ４を通る電流が流
れ、トランジスタＭ２のゲート電位を高電位電源Ｖｃｃ
２の電位とほぼ同電位とする。その結果、トランジスタ
Ｍ２がオンして、出力端子Ｏｕｔには、トランジスタＭ
２のその時点のドレイン電位であるＶｂｇが出力され
る。その結果、出力端子Ｏｕｔから負荷抵抗ＲＬに負荷
電流が供給される。
【００４６】同時に、抵抗Ｒ１、Ｒ２にも電流が流れ
る。その結果、抵抗Ｒ２に電圧を発生する。この電圧が
参照電源ＶＲの電圧を越えると、比較器ＣＭＰの出力が
反転して、ハイとなる。これを受けて、比較器ＣＭＰの
出力を入力されているアンド論理回路ＡＮＤとナンド論
理回路ＮＡＮＤの出力が反転する。アンド論理回路ＡＮ
Ｄからのハイレベル出力をゲートに与えられたトランジ
スタＭ５はオンする。結果的に、トランジスタＱ４のベ
ースからエミッタに抵抗Ｒ８及びトランジスタＭ５を通
る電流が流れ、トランジスタＭ１のゲート電位を高電位
電源Ｖｃｃ２の電位とほぼ同電位とする。その結果、ト
ランジスタＭ１がオンする。一方、ナンド論理回路ＮＡ
ＮＤからの出力はロウレベルに反転する。その結果、ト
ランジスタＭ３はオフする。このため、トランジスタＭ
２のドレインに与えられていたＶｂｇは高電位電源Ｖｃ
ｃ１に近いレベルまで上昇する。しかし、トランジスタ
Ｍ１、Ｍ２は共にオン状態となっており、出力端子Ｏｕ
ｔにはほぼ高電位電源Ｖｃｃ１に近い電圧が出力されて
いる。このため、トランジスタＭ１、Ｍ２の耐圧上の問
題はない。
る。その結果、抵抗Ｒ２に電圧を発生する。この電圧が
参照電源ＶＲの電圧を越えると、比較器ＣＭＰの出力が
反転して、ハイとなる。これを受けて、比較器ＣＭＰの
出力を入力されているアンド論理回路ＡＮＤとナンド論
理回路ＮＡＮＤの出力が反転する。アンド論理回路ＡＮ
Ｄからのハイレベル出力をゲートに与えられたトランジ
スタＭ５はオンする。結果的に、トランジスタＱ４のベ
ースからエミッタに抵抗Ｒ８及びトランジスタＭ５を通
る電流が流れ、トランジスタＭ１のゲート電位を高電位
電源Ｖｃｃ２の電位とほぼ同電位とする。その結果、ト
ランジスタＭ１がオンする。一方、ナンド論理回路ＮＡ
ＮＤからの出力はロウレベルに反転する。その結果、ト
ランジスタＭ３はオフする。このため、トランジスタＭ
２のドレインに与えられていたＶｂｇは高電位電源Ｖｃ
ｃ１に近いレベルまで上昇する。しかし、トランジスタ
Ｍ１、Ｍ２は共にオン状態となっており、出力端子Ｏｕ
ｔにはほぼ高電位電源Ｖｃｃ１に近い電圧が出力されて
いる。このため、トランジスタＭ１、Ｍ２の耐圧上の問
題はない。
【００４７】なお、図３において、トランジスタＱ５と
抵抗Ｒ９は、トランジスタＭ１、Ｍ２の双方がオンした
時に、トランジスタＭ２のゲート電位をトランジスタＭ
１のゲート電位とほぼ同じ電位にするための回路であ
る。
抵抗Ｒ９は、トランジスタＭ１、Ｍ２の双方がオンした
時に、トランジスタＭ２のゲート電位をトランジスタＭ
１のゲート電位とほぼ同じ電位にするための回路であ
る。
【００４８】なお、上記各実施例において、出力端子Ｏ
ｕｔを２個のトランジスタＭ１、Ｍ２の直列回路で駆動
する構成を例示した。しかし、本発明はこれに限定され
るものではなく、更に多くの電界効果型トランジスタを
直列接続し、個々に耐圧以上の電圧が加わるのを防止す
るための電圧を印加するように構成してもよい。
ｕｔを２個のトランジスタＭ１、Ｍ２の直列回路で駆動
する構成を例示した。しかし、本発明はこれに限定され
るものではなく、更に多くの電界効果型トランジスタを
直列接続し、個々に耐圧以上の電圧が加わるのを防止す
るための電圧を印加するように構成してもよい。
【００４９】また、ドライバ用の電界効果型トランジス
タに電圧を与える回路としても、実施例の構成に限定さ
れるものではなく、低インピーダンスの任意の電圧を発
生できるような回路であれば、どのような構成でもよ
い。
タに電圧を与える回路としても、実施例の構成に限定さ
れるものではなく、低インピーダンスの任意の電圧を発
生できるような回路であれば、どのような構成でもよ
い。
【００５０】
【発明の効果】以上述べたように、本発明によれば、微
細集積回路化等により耐圧に余裕の少ないドライバ素子
を縦積みにすると共に個々の素子に耐圧を配慮した電位
を与えることにより、素子の耐圧以上の出力特性を得ら
れるドライバ回路装置を得ることができる。
細集積回路化等により耐圧に余裕の少ないドライバ素子
を縦積みにすると共に個々の素子に耐圧を配慮した電位
を与えることにより、素子の耐圧以上の出力特性を得ら
れるドライバ回路装置を得ることができる。
【図１】本発明の実施例１のドライバ回路装置の回路図
である。
である。
【図２】本発明の実施例２のドライバ回路装置の回路図
である。
である。
【図３】本発明の実施例３のドライバ回路装置の回路図
である。
である。
【図４】従来のドライバ回路装置の回路図である。
【図５】従来のドライバ回路装置の他の例の回路図であ
る。
る。
Ｍ１〜Ｍ３、Ｍ１４、Ｍ２５、Ｍ３５ 電界効果トラン
ジスタ Ｑ１〜Ｑ５、Ｑ１４ バイポーラトランジスタ Ｒ１〜Ｒ９、Ｒ１４、Ｒ１５ 抵抗 ＲＬ 負荷抵抗 ＩＣ 集積回路 Ｏｕｔ、Ｏｕｔ４ 出力端子 ＣＭＰ 比較器 ＶＲ 参照電源 ＬＣ 論理回路 Ｄ１、Ｄ２、Ｄ３ ドライバ出力端子 ＤＭ１、ＤＭ１、ＤＭ１ 出力端子 ＣＩ 比較器入力端子 ＳＥＬ セレクト端子 ＡＮＤ アンド論理回路 ＮＡＮＤ ナンド論理回路 Ｖｃｃ、Ｖｃｃ１、Ｖｃｃ２ 高電位電源 ＶＣＣ 電源端子 ＶＤＤ 電源
ジスタ Ｑ１〜Ｑ５、Ｑ１４ バイポーラトランジスタ Ｒ１〜Ｒ９、Ｒ１４、Ｒ１５ 抵抗 ＲＬ 負荷抵抗 ＩＣ 集積回路 Ｏｕｔ、Ｏｕｔ４ 出力端子 ＣＭＰ 比較器 ＶＲ 参照電源 ＬＣ 論理回路 Ｄ１、Ｄ２、Ｄ３ ドライバ出力端子 ＤＭ１、ＤＭ１、ＤＭ１ 出力端子 ＣＩ 比較器入力端子 ＳＥＬ セレクト端子 ＡＮＤ アンド論理回路 ＮＡＮＤ ナンド論理回路 Ｖｃｃ、Ｖｃｃ１、Ｖｃｃ２ 高電位電源 ＶＣＣ 電源端子 ＶＤＤ 電源
フロントページの続き (72)発明者 上 野 昭 司 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭60−210026（ＪＰ，Ａ) 特開 昭60−93820（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/10
Claims (5)
- 【請求項１】第１の電源と、負荷を駆動するための出力
端子との間に、直列に接続された少なくとも２つの第
１、第２のスイッチング素子であって、前記第１の電源
側に接続された第１のスイッチング素子及び前記出力端
子側に接続された第２のスイッチング素子と、 前記第１、第２のスイッチング素子の接続点及び第２の
スイッチング素子のバーツクゲートに、前記第１の電源
よりも低い電圧の緩和電圧を加える、電圧発生手段と、 前記第１、第２のスイッチング素子及び前記電圧発生手
段の動作を制御する、制御手段であって、前記負荷を非
駆動状態から駆動状態にする場合には、非駆動状態で動
作している前記電圧発生手段を動作させたまま、前記第
２のスイッチング素子を動作させ、その後に前記第１の
スイッチング素子を動作させ、その後に前記電圧発生手
段を停止させるとともに、前記負荷を駆動状態から非駆
動状態にする場合には、前記電圧発生手段を動作させ、
その後に第１のスイッチング素子を停止させ、その後に
第２のスイッチング素子を停止させる、制御手段と、 を備えることを特徴とするドライバ回路。 - 【請求項２】前記第１の電源と、前記第１の電源よりも
低い電圧の第２の電源との、間に接続された第３のスイ
ッチング素子であって、前記第１のスイッチング素子の
制御端子への前記第１の電源からの電源供給を制御する
ことにより、前記第１のスイッチング素子の動作を制御
する、第３のスイッチング素子と、 前記第１、第２のスイッチング素子の接続点と、前記第
２の電源との、間に接続された第４のスイッチング素子
であって、前記第２のスイッチング素子の制御端子への
前記電圧発生手段からの電源供給を制御することによ
り、前記第２のスイッチング素子の動作を制御する、第
４のスイッチング素子と、 をさらに備えることを特徴とする請求項１に記載のドラ
イバ回路。 - 【請求項３】前記第２のスイッチング素子の動作に伴っ
て前記出力端子に生じる電圧に対応する電圧と予め定め
た参照電圧とを比較する比較手段を、さらに備えるとと
もに、 前記比較手段の比較結果に基づいて、前記第３のスイッ
チング素子を動作させる、 ことを特徴とする請求項２に記載のドライバ回路。 - 【請求項４】前記電圧発生手段は、第１の電源と、前記
第１の電源よりも低い電圧の第２の電源との、間に直列
に接続された第１、第２の抵抗と、第５のスイッチング
素子とを備え、 前記第１、第２の抵抗の接続点から、前記緩和電圧を前
記第１、第２のスイッチング素子の接続点及び前記第２
のスイッチング素子のバックゲートに供給するととも
に、 前記第５のスイッチング素子を制御することにより、前
記緩和電圧の供給を制御する、 ことを特徴とする請求項１に記載のドライバ回路。 - 【請求項５】電源と、負荷を駆動するための出力端子と
の間に、直列に接続された少なくとも２つの第１、第２
のスイッチング素子と、 前記第１、第２のスイッチング素子の接続点及び第２ス
イッチング素子のバーツクゲートに、前記電源よりも低
い電圧の緩和電圧を加える、電圧発生手段と、 前記スイッチング素子及び前記電圧発生手段の動作を制
御する、制御手段であって、前記電圧発生手段を動作さ
せ、その後に前記第２スイッチング素子を動作させ、そ
の後に前記第１スイッチング素子を動作させるものであ
る、制御手段と、 を備え、 前記制御手段は、前記第２のスイッチング素子の動作に
伴って前記出力端子に生じる電圧に対応する電圧と予め
定めた参照電圧とを比較して、その比較結果に基づい
て、前記第１トランジスタを動作させるものである、 ことを特徴とするドライバ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320476A JP2996817B2 (ja) | 1992-11-30 | 1992-11-30 | ドライバ回路 |
| KR1019930025597A KR0136246B1 (ko) | 1992-11-30 | 1993-11-29 | 구동기 회로 |
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