KR100390080B1

KR100390080B1 - 3가지 상이한 전위를 갖는 출력 신호를 발생시키기 위한디코더

Info

Publication number: KR100390080B1
Application number: KR10-2001-7004031A
Authority: KR
Inventors: 토마스 뢰어; 하인츠 회니히슈미트; 촐탄 만요키; 토마스 뵘; 게오르크 브라운; 에른스트 노이홀트
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 1998-09-29
Filing date: 1999-07-28
Publication date: 2003-07-04
Also published as: CN1320266A; US20010026485A1; JP3505149B2; DE19844728C1; JP2002526952A; KR20010075464A; US6392445B2; WO2000019435A1; EP1118080A1; TW448622B; CN1139074C

Abstract

본 발명은, 하나의 출력(WLi)에서 3가지 상이한 전위(-2V, 0V, 4V)를 갖는 출력 신호를 발생시키는 디코더(DE)에 관한 것이다. 상기 제 2 전위(0V)는 제 1 전위(-2V)와 제 3 전위(4V) 사이에 놓인다. 상기 디코더(DE)에 의해서는, 상기 3가지 전위(-2V, 0V, 4V)중에서 임의의 전위가 단자(1, 2, 3, 4)에서의 전위에 따라 출력(WLi)에서 발생될 수 있다.

Description

3가지 상이한 전위를 갖는 출력 신호를 발생시키기 위한 디코더 {DECODER ELEMENT FOR PRODUCING AN OUTPUT SIGNAL WITH THREE DIFFERENT POTENTIALS}

본 발명은 3가지 상이한 전위를 갖는 출력 신호를 발생시키기 위한 디코더에 관한 것이다.

도 1은 2개의 디코더를 갖는 하나의 디코더 그룹의 실시예이고,

도 2는 도 1에 따른 2개의 디코더를 갖는 하나의 디코더 회로의 실시예이며,

도 3은 디코더의 다른 하나의 실시예를 포함하는 2개의 디코더 그룹을 갖는 하나의 디코더 회로의 다른 실시예이고,

도 4는 도 3에 따른 2개의 디코더 회로를 갖는 하나의 디코더 회로의 실시예이며,

도 5는 도 3에 따른 디코더의 제 3 단자에서 하나의 전위를 발생시키기 위한 회로의 실시예이고,

도 6은 상기 디코더의 한 출력에서 상이한 3가지 전위를 발생시키기 위한, 도 1에 따른 디코더의 단자에서의 전위를 나타낸 표이며,

도 7은 상기 디코더의 한 출력에서 상이한 3가지 전위를 발생시키기 위한, 도 3에 따른 디코더의 단자에서의 전위를 나타낸 표이다.

본 발명의 목적은, 입력 신호에 의존하여 하나의 출력에서 3가지 상이한 전위를 갖는 출력 신호를 발생시키는 디코더를 제공하는 것이다.

상기 목적은 청구항 1에 따른 디코더에 의해서 달성된다. 본 발명의 바람직한 실시예 및 개선예는 종속항의 대상이다.

본 발명에 따른 2개의 디코더를 포함하고, 제 3 및 제 4의 단자 연결부가 각각 서로 연결된 하나의 디코더 그룹에 의해서는 바람직하게, 각각 상이한 3가지 전위를 갖는 2개의 상이한 출력에서 2개의 출력 신호가 발생될 수 있다.

본 발명에 따른 2개의 디코더 그룹을 포함하고, 4개의 모든 디코더의 제 4 단자 연결부가 서로 연결된 하나의 디코더 회로에 의해서는 바람직하게, 각각 상이한 3가지 전위를 갖는 4개의 출력에서 4개의 출력 신호가 발생될 수 있다.

본 발명은 도면을 참조하여 하기에서 자세히 설명된다.

도 1은 각각 하나의 출력(WL0, WL1)을 갖는 2개의 디코더(DE)를 구비한 하나의 디코더 그룹(DG)을 보여준다. 각각의 디코더(DE)는 제 1 단자와 접지(0V) 사이에, p-채널-타입의 제 1 트랜지스터(T1) 및 n-채널-타입의 제 2 트랜지스터(T2)로 이루어진 하나의 직렬 회로를 포함한다. 또한 각각의 디코더(DE)의 제 2 단자(2)는 p-채널-타입의 제 3 트랜지스터(T3) 및 n-채널-타입의 제 4 트랜지스터(T4)를 통해 제 3 단자(3)와 접속되며, 상기 실시예에서 제 3 단자(3)에는 -2V의 전위가 각각 인가된다. 상기 제 4 트랜지스터(T4)의 게이트는 출력(WLi)과 접속된다. 또한 상기 출력(WLi)은 n-채널-타입의 제 5 트랜지스터(T5)를 통해 제 3 단자(3)와 접속된다. 제 5 트랜지스터(T5)의 게이트는 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)의 드레인과 접속된다. 각 디코더(DE)의 제 4 단자(4)는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)의 게이트와 접속된다. 도 1에 따른 실시예에서는 2개 디코더(DE)의 제 4 단자가 서로 접속된다.

도 1의 각각의 디코더는 4개 단자(1, 2, 3, 4)에서의 신호에 따라 상이한 3가지 전위를 취할 수 있는 출력 신호를 개별 출력(WLi)에서 발생시키기 위해서 이용된다. 도 6에서는 단자에서의 입력 신호에 따라 상기 출력 신호가 발생되는 것을 알 수 있다. 상기 실시예에서 제 3 단자에는 전위가 일정하게 -2V로 인가되기 때문에, 도 6에서는 별도로 설명하지 않았다.

제 4 단자(4)에는 4V가 인가되고(디코더의 비활성) 제 1 단자(1) 및 제 2 단자(2)에는 제 1 트랜지스터(T1) 또는 제 3 트랜지스터(T3)의 작동 전압을 가산하여 최대 4V에 달하는 전위가 인가되면, 출력(WLi)에서 0V의 전위가 발생된다는 것을 도 6에서 알 수 있다.

제 4 단자(4)에서의 전위가 -2V로 변동되자마자, 디코더(DE)는 활성화되고 출력(WLi)에서의 전위는 제 1 단자(1) 및 제 2 단자(2)에서의 전위에 의존한다. 그 다음에 제 1 단자(1)에 4V가 인가되고 제 2 단자(2)에 -2V가 인가되면, 출력(WLi)에서 4V의 전위가 얻어진다. 디코더(DE)가 활성화된 상태에서 제 1 단자(1)에 -2V가 인가되고 제 2 단자(2)에 4V가 인가되면, 출력(WLi)에서 -2V의 전위가 얻어진다.

도 1에 따른 디코더의 기능 방식은 하기와 같다: 제 4 단자(4)에 4V가 인가되면, 4V + 개별 트랜지스터의 작동 전압보다 더 큰 전위가 제 1 단자(1) 및 제 2 단자(2)에 인가되지 않는 한 제 1 트랜지스터(T1) 및 제 3 트랜지스터(T3)는 차단된다. 그와 동시에 제 2 트랜지스터(T2)가 도통 접속됨으로써, 상기 트랜지스터(T2)를 통해 접지(()V)가 출력(WLi)에 인가된다. 제 4 트랜지스터(T4)의 게이트가 출력(WLi)과 연결되기 때문에, 접지가 제 4 트랜지스터(T4)의 게이트에도 인가됨으로써, 결과적으로 상기 제 4 트랜지스터(T4)는 도통된다. 그럼으로써 제 5 트랜지스터(T5)의 게이트에는 제 3 단자(3)의 전위 V = -2V가 인가된다. 그에 따라 제 5 트랜지스터(T5)는 차단되고, 제 3 단자(3)는 출력(WLi)으로부터 전기적으로 분리된다.

제 4 단자(4)에 -2V가 인가되고 제 1 단자(1)에 4V가 인가되며, 제 2 단자(2)에 -2V가 인가되면, 제 1 트랜지스터(T1)는 도통되는 한편, 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)는 차단된다. 그에 따라 4V가 출력(WLi)에 인가됨으로써 제 4 트랜지스터(T4)도 또한 도통 접속된다. 그에 따라 재차 전위 V = -2V가 제 5 트랜지스터(T5)의 게이트에 인가됨으로써, 상기 트랜지스터는 차단된다.

제 4 단자(4)에 -2V의 전위가 인가되고 제 1 단자(1)에 -2V가 인가되며, 제 2 단자(2)에 4V가 인가되면, 제 3 트랜지스터(T3)는 도통되는 한편, 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)는 차단된다. 그와 동시에 제 5 트랜지스터(T5)의 게이트에 4V가 인가됨으로써, 상기 트랜지스터(T5)는 도통 접속되어 제 3 단자(3)를 출력(WLi)과 접속시킨다. 그럼으로써 출력(WLi)은 -2V의 전위를 취하게 되는동시에 제 4 트랜지스터(T4)는 차단된다.

도 1의 실시예에서 제 4 단자(4)의 전위가 4V인 경우에는 2개의 출력(WL0, WL1)에서 0V의 전위를 갖는 출력 신호가 얻어진다. 제 4 단자(4)에서의 -2V 전위에 의해서 디코더(DE)가 활성화되면, 출력(WL0)에서는 4V의 전위가 그리고 다른 출력(WL1)에서는 -2V의 전위가 얻어지거나 또는 그 반대로 얻어지는데, 그 이유는 상기 실시예에서 상부 디코더(DE)의 제 1 단자(1)가 하부 디코더(DE)의 제 2 단자(2)와 접속되고, 상부 디코더의 제 2 단자(2)가 하부 디코더의 제 1 단자(1)와 접속되기 때문이다. 이와 같은 방식으로, 디코더(DE)가 활성화된 상태에서는 바람직하게 출력(WL0, WL1)에 서로 상보적인 전위가 인가될 수 있다.

상부 디코더의 제 1 단자(1) 및 하부 디코더(DE)의 제 2 단자(2)에는 제 1 신호(DRV)가 제공된다. 상부 디코더의 제 2 단자(2) 및 하부 디코더(DE)의 제 1 단자(1)에는 제 2 신호(R)가 제공된다. 제 4 단자(4)에는 제 3 신호(DEC0)가 제공된다.

도 2는 도 1에 따른 2개의 디코더 그룹을 갖는 하나의 디코더 회로를 보여준다. 각각의 디코더 그룹(DG)은 2개의 디코더(DE)를 포함한다. 상기 2개의 디코더 그룹(DG)은 동일하게 구성된다. 상기 디코더 제 1 단자(1) 및 제 2 단자(2)에는 또한 도 1에 도시된 방식으로 제 1 신호(DRV) 및 제 2 신호(R)가 제공된다. 물론 도 2의 상부 디코더 그룹(DG)의 제 4 단자(4)에는 제 3 신호(DEC0)가 제공됨으로써, 하부 디코더 그룹(DG)의 제 3 신호(DEC1)와 구별된다. 도 2의 제 3신호들(DEC0, DEC1)은 본 실시예의 3개의 어드레스 비트(A₀, A₁, A₂)로부터 NAND-게이트(N)에 의해서 발생된다. 상기 3개의 어드레스 비트(A₀, A₁, A₂)가 높은 레벨을 갖는 경우에만 상부 제 3 신호(DEC0)가 -2V의 낮은 레벨을 가지는 한편, 도 2의 하부 제 3 신호(DEC1)는 2개의 제 1 어드레스 비트(A₀, A₁)가 높은 레벨을 가지고 제 3 어드레스 비트(A₂)가 낮은 레벨을 갖는 경우에만 -2V의 낮은 레벨을 갖는다. 상기 어드레스 비트(A₀, A₁, A₂)를 통해서는 개별 디코더 그룹(DG)의 활성화 또는 비활성화가 이루어진다.

도 2에서는 또한, 제 2 신호(R)가 제 1 신호(DRV)로부터 인버터(I)를 통해 발생된다는 것을 알 수 있다. 상기 제 1 신호(DRV) 및 제 2 신호(R)는 본 실시예에서 -2V 또는 4V 중에서 단 하나의 전위만을 취할 수 있다. 그럼으로써, 활성화된 각각의 디코더(DG)의 출력(WL0)에서는 다른 출력(WL1)에서와 다른 전위가 얻어진다.

도 2의 디코더 회로에 의해서는, 제 1 신호(DRV) 및 제 2 신호(R)와 연결된 디코더 그룹(DG)이 다수인 경우에 모든 디코더 그룹이 하나가 될 때까지 비활성화될 수 있으며, 그럼으로써 상기 비활성화된 디코더 그룹(DG)의 2개 출력에는 0V의 전위가 인가된다. 디코더 그룹(DG)이 활성화된 경우에는 하나의 출력에서는 4V의 전위가, 그리고 다른 출력에서는 -2V의 전위가 얻어진다. 본 명세서에 기술된 디코더 회로는 예를 들어 각각 하나의 출력(WLi)과 접속된 집적 메모리 내부에 있는워드라인을 제어하기에 매우 적합하다. 상기 디코더 회로는 집적 메모리의 워드라인 디코더이다.

도 3은, 각각 2개의 디코더(DE)를 갖는 각각 2개의 디코더 그룹(DG)이 하나의 공통의 제 4 단자(4)를 포함하도록 구성된 디코더 회로의 일부분의 다른 실시예를 보여준다. 도 3의 각각의 디코더(DE)는 하기의 점에서만 도 1의 디코더와 구별된다:

제 1 트랜지스터(T1)의 드레인과 제 2 트랜지스터(T2)의 드레인 사이에는 p-채널-타입의 제 6 트랜지스터(T6)가 배치되며, 상기 트랜지스터(T6)의 게이트는 접지와 접속된다. 그밖에 상부 디코더 그룹(DG)의 디코더(DE)의 제 3 단자(3)는 전위 V0과 접속되고, 하부 디코더 그룹(DG)의 디코더(DE)의 제 3 단자(3)는 전위 V1과 접속된다. 각각의 디코더(DE)의 제 1 단자(1)에는 제 1 신호(DRVi)가 인가되고, 제 2 단자(2)에는 제 2 신호(Ri)가 인가된다.

도 5로부터는, 도 3에 도시된 디코더(DE)의 제 3 단자(3)에서의 전위 발생을 알 수 있다. 도 3의 상부 디코더 그룹(DG)을 위한 전위(V0)는 도 5에 도시된 바와 같이, 상기 디코더 그룹의 2개 디코더(DE)의 제 2 신호(R0, R1)로부터 발생된다. 도 3에 도시된 하부 디코더 그룹(DG)의 디코더(DE)의 제 3 단자(3)에서의 전위(V1)는 동일한 방식으로 상기 디코더의 제 2 신호(R2, R3)로부터 발생된다. 도 5에 따라 제 2 신호(R0, R1)는 NAND-게이트(N)의 입력과 접속되고, 상기 게이트의 출력은 인버터(I)를 통해 레벨 변환기(LS)와 접속되며, 상기 변환기의 출력에서는 제 3 단자(3)의 전위(V0)가 발생된다. 상기 NAND-게이트(N) 및 인버터(I)에는 4V 및 -2V가 공급되는 한편, 레벨 변환기(LS)에는 0V 및 -2V가 공급됨으로써, 상기 변환기의 출력에서의 전위는 0V 또는 -2V를 취하게 된다. 상기 2개의 제 2 신호(R0, R1)가 4V의 높은 레벨을 가지면, 전위(V0)는 0V이다. 상기 제 2 신호(R0, R1) 중에서 하나의 신호가 -2V의 낮은 레벨을 가지자마자, 전위(V0)도 또한 -2V의 값을 취한다.

도 7로부터는, 도 3에 도시된 디코더(DE)의 출력(WLi)에서의 전위가 단자(1, 2, 3, 4)에서의 전위에 따라 발생되는 것을 알 수 있다. 개별 트랜지스터(T1, T3)의 작동 전압(U)을 가산한 제 1 단자(1) 및 제 2 단자(2)의 전위가 초과하지 않는 한, 제 4 단자(4)에서의 전위가 4V의 높은 레벨을 가짐으로써 재차 디코더(DE)의 비활성화가 이루어진다. 이 경우 제 3 단자에서의 전위(Vi)는 임의적일 수 있다. 그 경우에는 개별 출력(WLi)에서 0V의 전위가 얻어진다.

디코더의 제 4 단자(4)에서의 전위가 -2V의 낮은 레벨을 취함으로써 디코더(DE)가 활성화되면, 출력(WLi)에서의 전위는 제 1, 제 2 및 제 3 단자의 전위에 의존한다. 제 1 단자(1)에 4V가 인가되고, 제 2 단자(2)에 -2V가 인가되며 제 3 단자(3)에 -2V가 인가되면, 출력(WLi)에서 4V의 전위가 얻어진다. 제 1 단자(1) 및 제 3 단자(3)에 -2V가 인가되고 제 2 단자(2)에 4V가 인가되면, 출력(WLi)에서 -2V가 얻어진다. 제 1 단자(1)에 -2V가 인가되고, 제 2 단자(2)에 4V가 인가되며 제 3 단자(3)에 0V가 인가되면, 출력(WLi)에서 0V의 전위가 얻어진다.

방금 전에 기술한 출력 전위의 발생시에 디코더(DE)의 기능 방식은 도 1에 도시된 디코더의 기능 방식과 대체로 일치한다. 디코더가 활성화될 때(제 4단자(4)에서의 전위가 -2V일 때) 및 제 1 단자(1)에 -2V가, 제 2 단자에 4V가 그리고 제 3 단자(3)에 0V가 인가될 때에는 도통 접속된 제 5 트랜지스터(T5)를 통해 출력(WLi)과 접속된 0V의 전위가 제 1 트랜지스터(T1)의 드레인에 직접 인가되지 않도록 도 3의 제 6 트랜지스터(T6)가 작용하며, 그럼으로써 다른 경우에는 상기 제 1 트랜지스터(T1)가 도통 접속된다.

도 3에 도시된 디코더 회로(DC)에 의해서는, 관련 제 2 신호(R2, R3)가 4V의 높은 전위를 취하는 동시에 2개의 상부 출력(WL0, WL1)에서 서로 상보적인 -2V 및 4V의 전위가 발생되어 상기 제 2 신호(R0, R1)가 서로 상이한 전위를 취함으로써, 디코더(DE)의 활성시(제 4 단자(4)에서의 전위 = -2V) 예를 들어 2개의 하부 출력(WL2, WL3)에서는 0V의 전위가 발생될 수 있다.

도 4는 도 3에 따른 2개의 디코더 회로를 갖춘 하나의 디코더 회로를 보여준다. 상기 회로의 기능 방식은 실제로 도 2의 실시예의 기능 방식과 일치한다. 그렇기 때문에 도 4에서는 다시 한번 상세하게 설명하지 않았다. 본 실시예에서는 4개의 제 1 신호(DRVi)가 필요하며, 상기 신호로부터 인버터(I)에 의해서 개별적으로 관련된 제 2 신호(Ri)가 발생된다. 도 4로부터 알 수 있는 것은, 동일한 형태의 추가 디코더 회로(DC)를 부가함으로써 상기 디코더 장치가 임의로 확대될 수 있다는 사실이다. 그밖에, 각각 별도의 제 1 신호(DRVi) 및 제 2 신호(Ri)를 갖는 추가의 디코더 그룹(DG)을 부가함으로써 도 3에 도시된 디코더 회로(DC)를 확대할 수도 있다.

본 발명에 따른 디코더의 장점은, 부트스트랩-효과 없이 출력(WLi)에서 3가지의 출력 전위가 발생된다는 것이다. 그렇기 때문에 상기 디코더는 정적으로 작동될 수 있다.

Claims

하나의 출력(WLi)에서 상이한 3가지 전위(-2V, 0V, 4V)를 갖는 출력 신호를 발생시키기 위한 디코더(DE)로서,

상기 제 2 전위(0V)는 제 1 전위(-2V)와 제 3 전위(4V) 사이에 놓이며,

제 1 도전형의 제 1 트랜지스터(T1) 및 제 2 도전형의 제 2 트랜지스터(T2)를 통해 제 2 전위(0V)와 연결된 제 1 단자(1)를 포함하고, 상기 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2) 사이에서 하나의 스위칭 단자가 출력(WLi)과 접속되며,

제 1 도전형의 제 3 트랜지스터(T3) 및 제 2 도전형의 제 4 트랜지스터(T4)를 통해 제 3 단자(3)와 접속된 제 2 단자(2)를 포함하고, 상기 제 4 트랜지스터(T4)의 제어 단자가 출력(WLi)과 접속되며,

제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)의 제어 단자와 접속된 제 4 단자(4)를 포함하며,

출력(WLi)과 제 3 단자(3) 사이에 배치된 제 2 도전형의 제 5 트랜지스터(T5)를 포함하고, 상기 트랜지스터의 제어 단자가 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4) 사이에서 스위칭 노드와 접속되도록 구성된 디코더.
제 1 항에 있어서,

제 1 전위(-2V)를 갖는 출력 신호를 발생시키기 위해서, 제 2 단자(2)에는제 3 전위(4V)가 인가되고, 제 1 단자(1), 제 3 단자(3) 및 제 4 단자(4)에는 제 1 전위(-2V)가 인가되는 것을 특징으로 하는 디코더.
제 1 항에 있어서,

제 2 전위(0V)를 갖는 출력 신호를 발생시키기 위해서, 개별 단자(1, 2)와 접속된 트랜지스터(T1, T3)의 동작 전압(U-)을 가산한 제 3 전위(4V) 보다 더 작은 전위가 제 1 단자(1) 및 제 2 단자(2)에 인가되고, 제 4 단자(4)에는 제 3 전위(4V)가 인가되는 것을 특징으로 하는 디코더.
제 1 항에 있어서,

제 2 전위(0V)를 갖는 출력 신호를 발생시키기 위해서, 제 1 단자(1)에는 제 1 전위(-2V)가 인가되며, 제 2 단자(2)에는 제 3 전위(4V)가 인가되고, 제 3 단자(3)에는 제 2 전위(0V)가 인가되며, 제 4 단자(4)에는 제 1 전위(-2V)가 인가되는 것을 특징으로 하는 디코더.
제 1 항에 있어서,

제 3 전위(4V)를 갖는 출력 신호를 발생시키기 위해서, 제 1 단자(1)에는 제 3 전위(4V)가 인가되고, 제 2 단자(2), 제 3 단자(3) 및 제 4 단자(4)에는 제 1 전위(-2V)가 인가되는 것을 특징으로 하는 디코더.
제 1 항에 있어서,

제 1 트랜지스터(T1)가 제 1 도전형의 제 6 트랜지스터(T6)를 통해 제 2 트랜지스터(T2)와 접속되며, 제 6 트랜지스터(T6)와 제 2 트랜지스터(T2) 사이에서 하나의 스위칭 노드가 출력(WLi)과 접속되며, 상기 제 6 트랜지스터(T6)의 제어 단자가 제 2 전위(0V)와 연결되는 것을 특징으로 하는 디코더.
제 1 항에 따른 2개의 디코더(DE)를 갖춘 디코더 그룹(DG)으로서,

상기 디코더(DE)의 제 3 단자(3) 및 제 4 단자(4)가 각각 서로 접속되는 디코더 그룹.
제 7 항에 있어서,

상기 제 1 디코더(DE)의 제 1 단자(1)가 제 2 디코더(DE)의 제 2 단자(2)와 접속되며,

상기 제 1 디코더(DE)의 제 2 단자(2)가 제 2 디코더(DE)의 제 1 단자(1)와 접속되는 것을 특징으로 하는 디코더 그룹.
제 7 항에 따른 2개의 디코더 그룹(DG)을 갖는 디코더 회로로서,

4개의 모든 디코더(DE)의 제 4 단자(4)가 서로 접속되는 디코더 회로.