JP3505149B2 - ３つの異なった電位を有する出力信号を生成するためのデコーダエレメント - Google Patents
３つの異なった電位を有する出力信号を生成するためのデコーダエレメントInfo
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Description
【０００１】本発明は、３つの異なった電位を有する出
力信号を生成するためのデコーダエレメントに関する。
力信号を生成するためのデコーダエレメントに関する。
【０００２】本発明の課題は、入力信号に依存して、３
つの異なった電位を有する出力信号を出力側に生成する
デコーダエレメントを提供することである。
つの異なった電位を有する出力信号を出力側に生成する
デコーダエレメントを提供することである。
【０００３】この課題は、請求項１に記載のデコーダエ
レメントによって解決される。本発明の有利な実施の形
態および発展形態は従属請求項の対象である。
レメントによって解決される。本発明の有利な実施の形
態および発展形態は従属請求項の対象である。
【０００４】第３および第４の接続端子がそれぞれ相互
に接続されている、本発明のデコーダエレメントを２つ
有しているデコーダ群により、有利にも、２つの異なっ
た出力側にそれぞれ３つの異なった電位を有する２つの
出力信号を生成することが可能になる。
に接続されている、本発明のデコーダエレメントを２つ
有しているデコーダ群により、有利にも、２つの異なっ
た出力側にそれぞれ３つの異なった電位を有する２つの
出力信号を生成することが可能になる。
【０００５】４つすべてのデコーダエレメントの第４の
接続端子が相互に接続されている、本発明のデコーダ群
を２つ有しているデコーダ回路により、有利にも、それ
ぞれ３つの異なった電位を有する４つの出力信号を４つ
の出力側に生成することが可能になる。
接続端子が相互に接続されている、本発明のデコーダ群
を２つ有しているデコーダ回路により、有利にも、それ
ぞれ３つの異なった電位を有する４つの出力信号を４つ
の出力側に生成することが可能になる。
【０００６】次に本発明を各図に基づき詳細に説明す
る。その際：図１は、２つのデコーダエレメントを有す
るデコーダ群の実施例を示し、図２は、図１の２つのデ
コーダ群を有するデコーダ回路の実施例を示し、図３
は、デコーダエレメントの別の実施例を有している２つ
のデコーダ群を有しているデコーダ回路の別の実施例を
示し、図４は、図３の２つのデコーダ回路を有するデコ
ーダ回路を示し、図５は、図３のデコーダエレメントの
第３の接続端子に電位を発生するための回路の実施例を
示し、図６は、デコーダエレメントの出力側に３つの異
なった電位を発生するための、図１のデコーダエレメン
トの接続端子における電位を示し、かつ図７は、デコー
ダエレメントの出力側に３つの異なった電位を発生する
ための、図３のデコーダエレメントの接続端子における
電位を示す。
る。その際：図１は、２つのデコーダエレメントを有す
るデコーダ群の実施例を示し、図２は、図１の２つのデ
コーダ群を有するデコーダ回路の実施例を示し、図３
は、デコーダエレメントの別の実施例を有している２つ
のデコーダ群を有しているデコーダ回路の別の実施例を
示し、図４は、図３の２つのデコーダ回路を有するデコ
ーダ回路を示し、図５は、図３のデコーダエレメントの
第３の接続端子に電位を発生するための回路の実施例を
示し、図６は、デコーダエレメントの出力側に３つの異
なった電位を発生するための、図１のデコーダエレメン
トの接続端子における電位を示し、かつ図７は、デコー
ダエレメントの出力側に３つの異なった電位を発生する
ための、図３のデコーダエレメントの接続端子における
電位を示す。
【０００７】図１には、それぞれ１つの出力側ＷＬ０，
ＷＬ１を有する２つのデコーダエレメントＤＥを有する
１つのデコーダ群ＤＧが示されている。それぞれのデコ
ーダエレメントＤＥは第１の接続端子１とアース（０
Ｖ）との間に、ｐチャネル型の第１のトランジスタＴ１
とｎチャネル型の第２のトランジスタＴ２とから成る直
列回路を有している。２つのトランジスタＴ１，Ｔ２の
ドレインはデコーダエレメントＤＥの出力側ＷＬｉに接
続されている。更に、それぞれのデコーダエレメントＤ
Ｅの第２の接続端子２はｐチャネル型の第３のトランジ
スタＴ３およびｎチャネル型の第４のトランジスタＴ４
を介して第３の接続端子に接続されており、その際この
実施例では第３の接続端子にそれぞれ−２Ｖの電位が加
わっている。第４のトランジスタＴ４のゲートは出力側
ＷＬｉに接続されている。更に、出力側ＷＬｉはｎチャ
ネル型の第５のトランジスタＴ５を介して第３の接続端
子に接続されている。第５のトランジスタＴ５のゲート
は第３のトランジスタＴ３および第４のトランジスタＴ
４のドレインに接続されている。それぞれのデコーダエ
レメントＤＥの第４の接続端子は、第１のトランジスタ
Ｔ１、第２のトランジスタＴ２および第３のトランジス
タＴ３のゲートに接続されている。図１の実施例の場
合、２つのデコーダエレメントＤＥの第４の接続端子は
相互に接続されている。
ＷＬ１を有する２つのデコーダエレメントＤＥを有する
１つのデコーダ群ＤＧが示されている。それぞれのデコ
ーダエレメントＤＥは第１の接続端子１とアース（０
Ｖ）との間に、ｐチャネル型の第１のトランジスタＴ１
とｎチャネル型の第２のトランジスタＴ２とから成る直
列回路を有している。２つのトランジスタＴ１，Ｔ２の
ドレインはデコーダエレメントＤＥの出力側ＷＬｉに接
続されている。更に、それぞれのデコーダエレメントＤ
Ｅの第２の接続端子２はｐチャネル型の第３のトランジ
スタＴ３およびｎチャネル型の第４のトランジスタＴ４
を介して第３の接続端子に接続されており、その際この
実施例では第３の接続端子にそれぞれ−２Ｖの電位が加
わっている。第４のトランジスタＴ４のゲートは出力側
ＷＬｉに接続されている。更に、出力側ＷＬｉはｎチャ
ネル型の第５のトランジスタＴ５を介して第３の接続端
子に接続されている。第５のトランジスタＴ５のゲート
は第３のトランジスタＴ３および第４のトランジスタＴ
４のドレインに接続されている。それぞれのデコーダエ
レメントＤＥの第４の接続端子は、第１のトランジスタ
Ｔ１、第２のトランジスタＴ２および第３のトランジス
タＴ３のゲートに接続されている。図１の実施例の場
合、２つのデコーダエレメントＤＥの第４の接続端子は
相互に接続されている。
【０００８】図１のそれぞれのデコーダエレメントＤＥ
はそれぞれの出力側ＷＬｉに１つの出力信号を発生する
ために用いられる。この出力信号は４つの接続端子１，
２，３，４における信号に依存して３つの異なった電位
をとることができる。図６から、接続端子における入力
信号に依存したこれら出力信号の発生を読み取ることが
できる。この実施例において第３の接続端子３における
電位は一定に−２Ｖにあるので、図６には別個に示さな
かった。
はそれぞれの出力側ＷＬｉに１つの出力信号を発生する
ために用いられる。この出力信号は４つの接続端子１，
２，３，４における信号に依存して３つの異なった電位
をとることができる。図６から、接続端子における入力
信号に依存したこれら出力信号の発生を読み取ることが
できる。この実施例において第３の接続端子３における
電位は一定に−２Ｖにあるので、図６には別個に示さな
かった。
【０００９】図６から、出力側ＷＬｉにおいて、第４の
接続端子４に４Ｖが加わり（デコーダエレメントは不活
性化されている）かつ第１の接続端子１および第２の接
続端子２に、最高でも、４Ｖ＋第１ないし第３のトラン
ジスタＴ１ないしＴ３のターンオン電圧ＵＴである電位
が加わってるとき、０Ｖの電位が発生されることが分か
る。
接続端子４に４Ｖが加わり（デコーダエレメントは不活
性化されている）かつ第１の接続端子１および第２の接
続端子２に、最高でも、４Ｖ＋第１ないし第３のトラン
ジスタＴ１ないしＴ３のターンオン電圧ＵＴである電位
が加わってるとき、０Ｖの電位が発生されることが分か
る。
【００１０】第４の接続端子における電位が−２Ｖに変
化するや否や、デコーダエレメントＤＥは活性化されか
つ出力側ＷＬｉにおける電位は第１の接続端子１および
第２の接続端子２における電位に依存してくる。この場
合第１の接続端子１において４Ｖが加わりかつ第２の接
続端子２において−２Ｖが加わると、出力側ＷＬｉには
４Ｖの電位が生じる。デコーダエレメントＤＥの活性化
された状態において第１の接続端子１に−２Ｖが加わり
かつ第２の接続端子２において４Ｖが加わると、出力側
ＷＬｉには−２Ｖの電位が生じる。
化するや否や、デコーダエレメントＤＥは活性化されか
つ出力側ＷＬｉにおける電位は第１の接続端子１および
第２の接続端子２における電位に依存してくる。この場
合第１の接続端子１において４Ｖが加わりかつ第２の接
続端子２において−２Ｖが加わると、出力側ＷＬｉには
４Ｖの電位が生じる。デコーダエレメントＤＥの活性化
された状態において第１の接続端子１に−２Ｖが加わり
かつ第２の接続端子２において４Ｖが加わると、出力側
ＷＬｉには−２Ｖの電位が生じる。
【００１１】図１におけるデコーダエレメントＤＥの機
能は次の通りである：第４の接続端子４において４Ｖが
加わると、第１の接続端子１および第２の接続端子２に
電位が加わっていない限り、第１のトランジスタＴ１お
よび第３のトランジスタＴ３は阻止されている。第１の
接続端子１および第２の接続端子２に電位が加わってい
ないとは、４Ｖ＋それぞれのトランジスタのターンオン
電圧より大きいということである。同時に第２のトラン
ジスタＴ２は導通切り換えされ、その結果このトランジ
スタを介してアース（０Ｖ）が出力側ＷＬｉに現れる。
第４のトランジスタＴ４のゲートは出力側ＷＬｉに接続
されているので、アースは第４のトランジスタＴ４のゲ
ートにも加わり、その結果このトランジスタは導通状態
になる。これにより、第３の接続端子３の電位Ｖ＝−２
Ｖは第５のトランジスタＴ５のゲートに加わる。これに
より、第５のトランジスタＴ５は阻止されておりかつ第
３の接続端子３は出力側ＷＬｉから電気的に分離されて
いる。
能は次の通りである：第４の接続端子４において４Ｖが
加わると、第１の接続端子１および第２の接続端子２に
電位が加わっていない限り、第１のトランジスタＴ１お
よび第３のトランジスタＴ３は阻止されている。第１の
接続端子１および第２の接続端子２に電位が加わってい
ないとは、４Ｖ＋それぞれのトランジスタのターンオン
電圧より大きいということである。同時に第２のトラン
ジスタＴ２は導通切り換えされ、その結果このトランジ
スタを介してアース（０Ｖ）が出力側ＷＬｉに現れる。
第４のトランジスタＴ４のゲートは出力側ＷＬｉに接続
されているので、アースは第４のトランジスタＴ４のゲ
ートにも加わり、その結果このトランジスタは導通状態
になる。これにより、第３の接続端子３の電位Ｖ＝−２
Ｖは第５のトランジスタＴ５のゲートに加わる。これに
より、第５のトランジスタＴ５は阻止されておりかつ第
３の接続端子３は出力側ＷＬｉから電気的に分離されて
いる。
【００１２】第４の接続端子に−２Ｖが加わりかつ第１
の接続端子１に４Ｖが並びに第２の接続端子２に−２Ｖ
が加わると、第１のトランジスタＴ１は導通し、一方第
２のトランジスタＴ２および第３のトランジスタＴ３は
阻止される。従って出力側ＷＬｉには４Ｖが現れ、これ
により第４のトランジスタＴ４も導通切り換えされる。
従ってこの場合も、第５のトランジスタＴ５のゲートに
は電位Ｖ＝−２Ｖが加わるので、このトランジスタは阻
止される。
の接続端子１に４Ｖが並びに第２の接続端子２に−２Ｖ
が加わると、第１のトランジスタＴ１は導通し、一方第
２のトランジスタＴ２および第３のトランジスタＴ３は
阻止される。従って出力側ＷＬｉには４Ｖが現れ、これ
により第４のトランジスタＴ４も導通切り換えされる。
従ってこの場合も、第５のトランジスタＴ５のゲートに
は電位Ｖ＝−２Ｖが加わるので、このトランジスタは阻
止される。
【００１３】第４の接続端子に−２Ｖの電位が加わり、
第１の接続端子１に−２Ｖが加わりかつ第２の接続端子
２に４Ｖが加わると、第３のトランジスタＴ３が導通
し、一方第１のトランジスタＴ１および第２のトランジ
スタＴ２は阻止される。従って４Ｖが第５のトランジス
タＴ５のゲートに加わるので、このトランジスタは導通
切り換えされかつ第３のトランジスタＴ３は出力側ＷＬ
ｉに接続される。それ故に、出力側ＷＬｉは−２Ｖの電
位をとり、これにより同時に、第４のトランジスタＴ４
は阻止される。
第１の接続端子１に−２Ｖが加わりかつ第２の接続端子
２に４Ｖが加わると、第３のトランジスタＴ３が導通
し、一方第１のトランジスタＴ１および第２のトランジ
スタＴ２は阻止される。従って４Ｖが第５のトランジス
タＴ５のゲートに加わるので、このトランジスタは導通
切り換えされかつ第３のトランジスタＴ３は出力側ＷＬ
ｉに接続される。それ故に、出力側ＷＬｉは−２Ｖの電
位をとり、これにより同時に、第４のトランジスタＴ４
は阻止される。
【００１４】図１の実施例では、第４の接続端子の電位
が４Ｖの場合、２つの出力側ＷＬ０，ＷＬ１に０Ｖの電
位を有する出力信号が生じる。デコーダエレメントＤＥ
が第４の接続端子における−２Ｖの電位によって活性化
されると、出力側ＷＬ０には４Ｖの電位が生じかつ別の
出力側ＷＬ１には−２Ｖの電位が生じるかまたはこの反
対である。というのは、この実施例において、上側のデ
コーダエレメントＤＥの第１の接続端子１は下側のデコ
ーダエレメントＤＥの第２の接続端子２に接続されてお
りかつ上側のデコーダエレメントＤＥの第２の接続端子
２は下側のデコーダエレメントの第１の接続端子１に接
続されているからである。すなわち、このようにして、
デコーダエレメントＤＥの活性化された状態において出
力側ＷＬ０，ＷＬ１には相互に相補的な電子が現れるこ
とが実現される。
が４Ｖの場合、２つの出力側ＷＬ０，ＷＬ１に０Ｖの電
位を有する出力信号が生じる。デコーダエレメントＤＥ
が第４の接続端子における−２Ｖの電位によって活性化
されると、出力側ＷＬ０には４Ｖの電位が生じかつ別の
出力側ＷＬ１には−２Ｖの電位が生じるかまたはこの反
対である。というのは、この実施例において、上側のデ
コーダエレメントＤＥの第１の接続端子１は下側のデコ
ーダエレメントＤＥの第２の接続端子２に接続されてお
りかつ上側のデコーダエレメントＤＥの第２の接続端子
２は下側のデコーダエレメントの第１の接続端子１に接
続されているからである。すなわち、このようにして、
デコーダエレメントＤＥの活性化された状態において出
力側ＷＬ０，ＷＬ１には相互に相補的な電子が現れるこ
とが実現される。
【００１５】上側のデコーダエレメントＤＥの第１の接
続端子１および下側のデコーダエレメントＤＥの第２の
接続端子２には第１の信号ＤＲＶが供給される。上側の
デコーダエレメントＤＥの第２の接続端子２および下側
のデコーダエレメントＤＥの第１の接続端子１には第２
の信号Ｒが供給される。第４の接続端子４には第３の信
号ＤＥＣＯが供給される。
続端子１および下側のデコーダエレメントＤＥの第２の
接続端子２には第１の信号ＤＲＶが供給される。上側の
デコーダエレメントＤＥの第２の接続端子２および下側
のデコーダエレメントＤＥの第１の接続端子１には第２
の信号Ｒが供給される。第４の接続端子４には第３の信
号ＤＥＣＯが供給される。
【００１６】図２には、図１の２つのデコーダ群を有す
るデコーダ回路が示されている。従って、それぞれのデ
コーダ群ＤＧはデコーダエレメントＤＥの２つを有して
いる。２つのデコーダ群ＤＧは同一に構成されている。
その第１および第２の接続端子には第１の信号ＤＲＶも
第２の信号Ｒも図１に示されたようにして供給される。
しかし図２の上側のデコーダ群ＤＧの第４の接続端子４
には第３の信号ＤＥＣ０が供給される。この信号は、下
側のデコーダ群ＤＧの第３の信号ＤＥＣ１とは異なって
いる。図２の第３の信号ＤＥＣ０，ＤＥＣ１はＮＡＮＤ
ゲートＮを用いてこの実施例では３つのアドレスビット
Ａ０，Ａ１，Ａ２から生成される。上側の第３の信号Ｄ
ＥＣ０が、３つのアドレスビットＡ０，Ａ１，Ａ２がハ
イレベルを有しているときにだけ−２Ｖのローレベルを
有するのに対し、図２の下側の第３の信号ＤＥＣ１は、
最初の２つのアドレスビットＡ０，Ａ１がハイレベルを
有しかつ第３のアドレスビットＡ２がローレベルを有し
ているときにだけ−２Ｖのローレベルを有する。すなわ
ち、アドレスビットＡ０，Ａ１，Ａ２を介して、それぞ
れのデコーダ群ＤＧの活性化ないし不活性化が行われ
る。
るデコーダ回路が示されている。従って、それぞれのデ
コーダ群ＤＧはデコーダエレメントＤＥの２つを有して
いる。２つのデコーダ群ＤＧは同一に構成されている。
その第１および第２の接続端子には第１の信号ＤＲＶも
第２の信号Ｒも図１に示されたようにして供給される。
しかし図２の上側のデコーダ群ＤＧの第４の接続端子４
には第３の信号ＤＥＣ０が供給される。この信号は、下
側のデコーダ群ＤＧの第３の信号ＤＥＣ１とは異なって
いる。図２の第３の信号ＤＥＣ０，ＤＥＣ１はＮＡＮＤ
ゲートＮを用いてこの実施例では３つのアドレスビット
Ａ０，Ａ１，Ａ２から生成される。上側の第３の信号Ｄ
ＥＣ０が、３つのアドレスビットＡ０，Ａ１，Ａ２がハ
イレベルを有しているときにだけ−２Ｖのローレベルを
有するのに対し、図２の下側の第３の信号ＤＥＣ１は、
最初の２つのアドレスビットＡ０，Ａ１がハイレベルを
有しかつ第３のアドレスビットＡ２がローレベルを有し
ているときにだけ−２Ｖのローレベルを有する。すなわ
ち、アドレスビットＡ０，Ａ１，Ａ２を介して、それぞ
れのデコーダ群ＤＧの活性化ないし不活性化が行われ
る。
【００１７】図２から、第２の信号Ｒが第１の信号ＤＲ
ＶからインバータＶを介して発生されることも読みとれ
る。第１の信号ＤＲＶおよび第２の信号Ｒはこの実施例
において、−２Ｖまたは４Ｖの電位しかとることができ
ない。従って、それぞれ活性化されているデコーダ群Ｄ
Ｇにおいて一方の出力側ＷＬ０に他方の出力側ＷＬ１に
おけるのとは別の電位が生じる。
ＶからインバータＶを介して発生されることも読みとれ
る。第１の信号ＤＲＶおよび第２の信号Ｒはこの実施例
において、−２Ｖまたは４Ｖの電位しかとることができ
ない。従って、それぞれ活性化されているデコーダ群Ｄ
Ｇにおいて一方の出力側ＷＬ０に他方の出力側ＷＬ１に
おけるのとは別の電位が生じる。
【００１８】図２のデコーダ回路によって、第１の信号
ＤＲＶおよび第２の信号Ｒに接続されているデコーダ群
ＤＧが複数ある場合、１つを除いたすべてのデコーダ群
を不活性化して、不活性化されたデコーダ群ＤＧの２つ
の出力側において０Ｖの電位が生じるようにすることが
できる。デコーダ群ＤＧが活性化された際には、一方の
出力側において、４Ｖの電位が生じかつ他方の出力側に
−２Ｖの電位が生じる。ここに説明するデコーダ回路は
例えば有利には、出力側ＷＬｉのそれぞれ１つに接続さ
れている、集積されたメモリ内のワード線を制御するた
めに適している。その場合デコーダ回路は、集積された
メモリのワード線デコーダである。
ＤＲＶおよび第２の信号Ｒに接続されているデコーダ群
ＤＧが複数ある場合、１つを除いたすべてのデコーダ群
を不活性化して、不活性化されたデコーダ群ＤＧの２つ
の出力側において０Ｖの電位が生じるようにすることが
できる。デコーダ群ＤＧが活性化された際には、一方の
出力側において、４Ｖの電位が生じかつ他方の出力側に
−２Ｖの電位が生じる。ここに説明するデコーダ回路は
例えば有利には、出力側ＷＬｉのそれぞれ１つに接続さ
れている、集積されたメモリ内のワード線を制御するた
めに適している。その場合デコーダ回路は、集積された
メモリのワード線デコーダである。
【００１９】図３には、それぞれ２つのデコーダエレメ
ントＤＥを有するそれぞれ２つのデコーダ群ＤＧが１つ
の共通の第４の接続端子を有しているという、デコーダ
回路の部分の別の実施例が示されている。図３のそれぞ
れのデコーダエレメントＤＥは図１のデコーダエレメン
トとは次の点でのみ相異している：第１のトランジスタ
Ｔ１のドレインと第２のトランジスタのドレインとの間
に、ｐチャネル型の第６のトランジスタＴ６が配置され
ている。このゲートはアースに接続されている。更に、
上側のデコーダ群ＤＧのデコーダエレメントＤＥの第３
の接続端子３は０Ｖに接続されておりかつ下側のデコー
ダ群ＤＧのデコーダエレメントＤＥの第３の接続端子は
電位Ｖ１に接続されている。それぞれのデコーダエレメ
ントＤＥの第１の接続端子１に第１の信号ＤＲＶｉが加
わりかつ第２の接続端子２に第２の信号Ｒｉが加わる。
ントＤＥを有するそれぞれ２つのデコーダ群ＤＧが１つ
の共通の第４の接続端子を有しているという、デコーダ
回路の部分の別の実施例が示されている。図３のそれぞ
れのデコーダエレメントＤＥは図１のデコーダエレメン
トとは次の点でのみ相異している：第１のトランジスタ
Ｔ１のドレインと第２のトランジスタのドレインとの間
に、ｐチャネル型の第６のトランジスタＴ６が配置され
ている。このゲートはアースに接続されている。更に、
上側のデコーダ群ＤＧのデコーダエレメントＤＥの第３
の接続端子３は０Ｖに接続されておりかつ下側のデコー
ダ群ＤＧのデコーダエレメントＤＥの第３の接続端子は
電位Ｖ１に接続されている。それぞれのデコーダエレメ
ントＤＥの第１の接続端子１に第１の信号ＤＲＶｉが加
わりかつ第２の接続端子２に第２の信号Ｒｉが加わる。
【００２０】図５には、図３のデコーダエレメントＤＥ
の第３の接続端子における電位の生成が示されている。
図３の上側のデコーダ群に対する電位Ｖ０は、図５に示
されているように、２つのデコーダエレメントＤＥの第
２の信号Ｒ０，Ｒ１から生成される。図３の下側のデコ
ーダ群ＤＧのデコーダエレメントＤＥの第３の接続端子
３における電位Ｖ１は第２の信号Ｒ２，Ｒ３から等価な
方法で生成される。図５によれば、第２の信号Ｒ０，Ｒ
１はＮＡＮＤゲートＮの入力側に接続されている。ＮＡ
ＮＤゲートの出力側はインバータＩを介してレベル変換
器ＬＳに接続されている。その出力側には、第３の接続
端子３にて電位Ｖ０が生成される。ＮＡＮＤゲートＮお
よびインバータＩが０Ｖおよび−２Ｖによって給電され
る一方、レベル変換器ＬＳは０Ｖおよび−２Ｖによって
給電されるので、その出力側における電位Ｖ０は０Ｖま
たは−２Ｖをとる。２つの第２の信号Ｒ０．Ｒ１が４Ｖ
のハイレベルを有しているとき、電位Ｖ０は０Ｖであ
る。第２の信号Ｒ０，Ｒ１の１つが−２Ｖの低いレベル
を有するや否や、電位Ｖ０も値−２Ｖをとる。
の第３の接続端子における電位の生成が示されている。
図３の上側のデコーダ群に対する電位Ｖ０は、図５に示
されているように、２つのデコーダエレメントＤＥの第
２の信号Ｒ０，Ｒ１から生成される。図３の下側のデコ
ーダ群ＤＧのデコーダエレメントＤＥの第３の接続端子
３における電位Ｖ１は第２の信号Ｒ２，Ｒ３から等価な
方法で生成される。図５によれば、第２の信号Ｒ０，Ｒ
１はＮＡＮＤゲートＮの入力側に接続されている。ＮＡ
ＮＤゲートの出力側はインバータＩを介してレベル変換
器ＬＳに接続されている。その出力側には、第３の接続
端子３にて電位Ｖ０が生成される。ＮＡＮＤゲートＮお
よびインバータＩが０Ｖおよび−２Ｖによって給電され
る一方、レベル変換器ＬＳは０Ｖおよび−２Ｖによって
給電されるので、その出力側における電位Ｖ０は０Ｖま
たは−２Ｖをとる。２つの第２の信号Ｒ０．Ｒ１が４Ｖ
のハイレベルを有しているとき、電位Ｖ０は０Ｖであ
る。第２の信号Ｒ０，Ｒ１の１つが−２Ｖの低いレベル
を有するや否や、電位Ｖ０も値−２Ｖをとる。
【００２１】図７では、接続端子１，２，３，４におけ
る電位に依存している図３のデコーダエレメントＤＥの
出力側Ｗｌｉにおける電位の生成が分かるようになって
いる。４Ｖの第４の接続端子４における電位のハイレベ
ルによってこの場合には、第１の接続端子１および第２
の接続端子における電位が４Ｖ＋それぞれのトランジス
タＴ１，Ｔ３のターンオン電圧ＵＴを上回らない限り、
デコーダエレメントＤＥの不活性化が行われる。その際
第３の接続端子における電位Ｖｉは任意であってよい。
その時それぞれの出力側ＷＬｉに０Ｖの電位が生じる。
る電位に依存している図３のデコーダエレメントＤＥの
出力側Ｗｌｉにおける電位の生成が分かるようになって
いる。４Ｖの第４の接続端子４における電位のハイレベ
ルによってこの場合には、第１の接続端子１および第２
の接続端子における電位が４Ｖ＋それぞれのトランジス
タＴ１，Ｔ３のターンオン電圧ＵＴを上回らない限り、
デコーダエレメントＤＥの不活性化が行われる。その際
第３の接続端子における電位Ｖｉは任意であってよい。
その時それぞれの出力側ＷＬｉに０Ｖの電位が生じる。
【００２２】第４の接続端子４における電位が−２Ｖの
低い電位をとることによって、デコーダエレメントＤＥ
が活性化されると、出力側ＷＬｉにおける電位は第１の
接続端子１、第２の接続端子２および第３の接続端子３
における電位に依存している。第１の接続端子１に４Ｖ
が加わり、第２の接続端子２に−２Ｖが加わりかつ第３
の接続端子３に−２Ｖが加わると、出力側ＷＬｉに４Ｖ
の電位が生じる。第１の接続端子１および第３の接続端
子３に−２Ｖが加わりかつ第２の接続端子２に４Ｖが加
わりると、出力側ＷＬｉに−２Ｖの電位が生じる。第１
の接続端子１に−２Ｖが加わり、第２の接続端子２に４
Ｖが加わりかつ第３の接続端子３に０Ｖが加わると、出
力側ＷＬｉに０Ｖの電位が生じる。
低い電位をとることによって、デコーダエレメントＤＥ
が活性化されると、出力側ＷＬｉにおける電位は第１の
接続端子１、第２の接続端子２および第３の接続端子３
における電位に依存している。第１の接続端子１に４Ｖ
が加わり、第２の接続端子２に−２Ｖが加わりかつ第３
の接続端子３に−２Ｖが加わると、出力側ＷＬｉに４Ｖ
の電位が生じる。第１の接続端子１および第３の接続端
子３に−２Ｖが加わりかつ第２の接続端子２に４Ｖが加
わりると、出力側ＷＬｉに−２Ｖの電位が生じる。第１
の接続端子１に−２Ｖが加わり、第２の接続端子２に４
Ｖが加わりかつ第３の接続端子３に０Ｖが加わると、出
力側ＷＬｉに０Ｖの電位が生じる。
【００２３】上に説明した出力電位の生成の際のデコー
ダエレメントＤＥの機能は、図１のデコーダエレメント
ＤＥの機能とほぼ一致している。しかし図３の第６のト
ランジスタＴ６は、次のために用いられる。すなわち、
デコーダエレメントが活性化されている場合（第４の接
続端子４における電位＝−２Ｖ）であって、第１の接続
端子１に−２Ｖが加えられ、第２の接続端子２に４Ｖが
加えられかつ第３の接続端子に０Ｖが加えられている場
合、導電状態に切り換えられている第５のトランジスタ
Ｔ５を介して出力側ＷＬｉにその時接続されている０Ｖ
の電位が第１のトランジスタＴ１のドレインに直接加わ
らないようにするためである。そうしなければこのトラ
ンジスタは導通状態に切り換えされることになる。この
状態において第６のトランジスタＴ６は阻止されており
かつ、出力側ＷＬｉが第１のトランジスタＴ１のドレイ
ンから電気的に切り離された状態にとどまるように考慮
する。
ダエレメントＤＥの機能は、図１のデコーダエレメント
ＤＥの機能とほぼ一致している。しかし図３の第６のト
ランジスタＴ６は、次のために用いられる。すなわち、
デコーダエレメントが活性化されている場合（第４の接
続端子４における電位＝−２Ｖ）であって、第１の接続
端子１に−２Ｖが加えられ、第２の接続端子２に４Ｖが
加えられかつ第３の接続端子に０Ｖが加えられている場
合、導電状態に切り換えられている第５のトランジスタ
Ｔ５を介して出力側ＷＬｉにその時接続されている０Ｖ
の電位が第１のトランジスタＴ１のドレインに直接加わ
らないようにするためである。そうしなければこのトラ
ンジスタは導通状態に切り換えされることになる。この
状態において第６のトランジスタＴ６は阻止されており
かつ、出力側ＷＬｉが第１のトランジスタＴ１のドレイ
ンから電気的に切り離された状態にとどまるように考慮
する。
【００２４】図３に図示されているデコーダ回路ＤＣに
よって、デコーダエレメントＤＥが活性化されている場
合（第４の接続端子４における電位＝−２Ｖ）に、例え
ば下側の２つの出力側ＷＬ２，ＷＬ３に所属の第２の信
号Ｒ２，Ｒ３が４Ｖの高い電位をとることによって、こ
れら出力側に０Ｖの電位を生成し、かつ同時に、上側の
２つの出力側ＷＬ０，ＷＬ１に所属の第２の信号Ｒ０，
Ｒ１が相互に異なった高い電位をとることによって、こ
れら出力側に−２Ｖおよび４Ｖの相互に相補的な電位を
生成することが可能である。
よって、デコーダエレメントＤＥが活性化されている場
合（第４の接続端子４における電位＝−２Ｖ）に、例え
ば下側の２つの出力側ＷＬ２，ＷＬ３に所属の第２の信
号Ｒ２，Ｒ３が４Ｖの高い電位をとることによって、こ
れら出力側に０Ｖの電位を生成し、かつ同時に、上側の
２つの出力側ＷＬ０，ＷＬ１に所属の第２の信号Ｒ０，
Ｒ１が相互に異なった高い電位をとることによって、こ
れら出力側に−２Ｖおよび４Ｖの相互に相補的な電位を
生成することが可能である。
【００２５】図４には、図３の２つのデコーダ回路ＤＣ
を有するデコーダ装置が示されている。機能の仕方は実
質的に、図２の実施例の機能に相応している。それ故に
ここではもう一度詳細に説明することはしない。この実
施例では、４つの第１の信号ＤＲＶｉが必要であり、こ
れらからインバータを用いてそれぞれに属する第２の信
号Ｒｉが生成される、図４から、同じ形式のデコーダ回
路ＤＣを更に付加接続することによってデコーダ装置を
任意に拡張することができることが分かる。更に、図３
に図示のデコーダ回路ＤＣを、それぞれ別個の第１の信
号ＤＲＶｉおよび第２の信号Ｒｉを有する別のデコーダ
群ＤＧの付加によって拡張することができる。
を有するデコーダ装置が示されている。機能の仕方は実
質的に、図２の実施例の機能に相応している。それ故に
ここではもう一度詳細に説明することはしない。この実
施例では、４つの第１の信号ＤＲＶｉが必要であり、こ
れらからインバータを用いてそれぞれに属する第２の信
号Ｒｉが生成される、図４から、同じ形式のデコーダ回
路ＤＣを更に付加接続することによってデコーダ装置を
任意に拡張することができることが分かる。更に、図３
に図示のデコーダ回路ＤＣを、それぞれ別個の第１の信
号ＤＲＶｉおよび第２の信号Ｒｉを有する別のデコーダ
群ＤＧの付加によって拡張することができる。
【００２６】本発明のデコーダエレメントの利点は、３
つの出力電位がブーストラップ効果なしに出力側ＷＬｉ
に生成される点にある。それ故に、デコーダエレメント
をスタチックに作動させることができる。 ［図面の簡単な説明］
つの出力電位がブーストラップ効果なしに出力側ＷＬｉ
に生成される点にある。それ故に、デコーダエレメント
をスタチックに作動させることができる。 ［図面の簡単な説明］
【図１】２つのデコーダエレメントを有するデコーダ群
の実施例を示す回路略図である。
の実施例を示す回路略図である。
【図２】図１の２つのデコーダ群を有するデコーダ回路
の実施例を示す回路略図である。
の実施例を示す回路略図である。
【図３】デコーダエレメントの別の実施例を有している
２つのデコーダ群を有しているデコーダ回路の別の実施
例を示す回路略図である。
２つのデコーダ群を有しているデコーダ回路の別の実施
例を示す回路略図である。
【図４】図３の２つのデコーダ回路を有するデコーダ回
路を示す回路略図である。
路を示す回路略図である。
【図５】図３のデコーダエレメントの第３の接続端子に
電位を発生するための回路の実施例を示す回路略図であ
る。
電位を発生するための回路の実施例を示す回路略図であ
る。
【図６】デコーダエレメントの出力側に３つの異なった
電位を発生するための、図１のデコーダエレメントの接
続端子における電位を示す表図である。
電位を発生するための、図１のデコーダエレメントの接
続端子における電位を示す表図である。
【図７】デコーダエレメントの出力側に３つの異なった
電位を発生するための、図３のデコーダエレメントの接
続端子における電位を示す表図である。
電位を発生するための、図３のデコーダエレメントの接
続端子における電位を示す表図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ゾルタン マンヨーキ
カナダ国 カナタ タングワイ コート
308
(72)発明者 トーマス ベーム
ドイツ連邦共和国 ツォルネディング
ヘルツォーク−ハインリヒ−ヴェーク
５
(72)発明者 ゲオルク ブラウン
ドイツ連邦共和国 ミュンヘン テレジ
ーエンヘーエ 68
(72)発明者 エルンスト ノイホールト
オーストリア国 グラーツ ドクトル
エンペルガーヴェーク 28
(56)参考文献 特開 平４−211521（ＪＰ，Ａ)
特開 平９−69295（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/20 101
G11C 8/00 311
Claims (9)
- 【請求項１】 出力側（ＷＬｉ）に３つの異なった電位
（−２Ｖ，０Ｖ，４Ｖ）を有する出力信号を生成するた
めのデコーダエレメント（ＤＥ）であって、第１の接続
端子（１）を備え、該第１の接続端子は、第１の導電型
の第１のトランジスタ（Ｔ１）および第２の導電型の第
２のトランジスタ（Ｔ２）を介して第２の電位（０Ｖ）
に接続されており、ここで第１のトランジスタ（Ｔ１）
と第２のトランジスタ（Ｔ２）との間の回路ノードは出
力側（Ｗｌｉ）に接続されており、 第２の接続端子（２）を備え、該第２の接続端子は、第
１の導電型の第３のトランジスタ（Ｔ３）および第２の
導電型の第４のトランジスタ（Ｔ４）を介して第３の接
続端子（３）に接続されており、ここで第４のトランジ
スタ（Ｔ４）の制御接続端子は出力側（Ｗｌｉ）に接続
されており、 第４の接続端子（４）を備え、該第４の接続端子は第１
のトランジスタ（Ｔ１）、第２のトランジスタ（Ｔ２）
および第３のトランジスタ（Ｔ３）の制御接続端子に接
続されており、かつ 第２の導電型の第５のトランジスタ（Ｔ５）を備え、該
第５のトランジスタは出力側（ＷＬｉ）と第３の接続端
子（３）との間に配置されておりかつ該第５のトランジ
スタの制御接続端子は第３のトランジスタ（Ｔ３）およ
び第４のトランジスタ（Ｔ４）間の回路ノードに接続さ
れている デコーダエレメント（ＤＥ）。 - 【請求項２】 第１の電位（−２Ｖ）を有する出力信号
を生成するために、第２の接続端子（２）に第３の電位
（４Ｖ）が加えられかつ第１の接続端子（１）、第３の
接続端子（３）および第４の接続端子（４）に第１の電
位（−２Ｖ）が加えられる 請求項１記載のデコーダエレメント（ＤＥ）。 - 【請求項３】 第２の電位（０Ｖ）を有する出力信号を
生成するために、第１の接続端子（１）および第２の接
続端子（２）に、第３の電位（４Ｖ）プラスそれぞれの
接続端子（１，２）に接続されているトランジスタ（Ｔ
１，Ｔ３）のターンオン電圧（ＵＴ）より小さい電位が
加えられ、かつ第４の接続端子（４）に第３の電位（４
Ｖ）が加えられる 請求項１記載のデコーダエレメント（ＤＥ）。 - 【請求項４】 第２の電位（０Ｖ）を有する出力信号を
生成するために、第１の接続端子（１）に第１の電位
（−２Ｖ）が加えられ、第２の接続端子（２）に第３の
電位（４Ｖ）が加えられ、第３の接続端子（３）に第２
の電位（０Ｖ）が加えられかつ第４の接続端子（４）に
第１の電位（−２Ｖ）が加えられる 請求項１記載のデコーダエレメント（ＤＥ）。 - 【請求項５】 第３の電位（４Ｖ）を有する出力信号を
生成するために、第１の接続端子（１）に第３の電位
（４Ｖ）が加えられかつ第２の接続端子（２）、第３の
接続端子（３）および第４の接続端子（４）に第１の電
位（−２Ｖ）が加えられる 請求項１記載のデコーダエレメント（ＤＥ）。 - 【請求項６】 第１のトランジスタ（Ｔ１）は第１の導
電型の第６のトランジスタ（Ｔ６）を介して第２のトラ
ンジスタ（Ｔ２）に接続されており、ここで第６のトラ
ンジスタ（Ｔ６）および第２のトランジスタ（Ｔ２）の
間の回路ノードは出力側（ＷＬｉ）に接続されておりか
つ第６のトランジスタ（Ｔ６）の制御接続端子は第２の
電位（０Ｖ）に接続されている 請求項１記載のデコーダエレメント（ＤＥ）。 - 【請求項７】 請求項１記載の２つのデコーダエレメン
ト（ＤＥ）を有するデコーダ群（ＧＤ）であって、 デコーダエレメント（ＤＥ）の第３の接続端子（３）お
よび第４の接続端子（４）はそれぞれ相互に接続されて
いる デコーダ群（ＤＧ）。 - 【請求項８】 第１のデコーダエレメント（ＤＥ）の第
１の接続端子（１）は第２のデコーダエレメント（Ｄ
Ｅ）の第２の接続端子（２）に接続されており、 第１のデコーダエレメント（ＤＥ）の第２の接続端子
（２）は第２のデコーダエレメント（ＤＥ）の第１の接
続端子（１）に接続されている請求項７記載のデコーダ
群（ＤＧ）。 - 【請求項９】 請求項７記載の２つのデコーダ群（Ｄ
Ｇ）を有するデコーダ回路（ＤＣ）であって、 ４つすべてのデコーダエレメント（ＤＥ）の第４の接続
端子（４）が相互に接続されている デコーダ回路（ＤＣ）。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| DE19844728A DE19844728C1 (de) | 1998-09-29 | 1998-09-29 | Decoderelement zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen |
| PCT/DE1999/002308 WO2000019435A1 (de) | 1998-09-29 | 1999-07-28 | Decoderelement zur erzeugung eines ausgangssignals mit drei unterschiedlichen potentialen |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000572850A Expired - Fee Related JP3505149B2 (ja) | 1998-09-29 | 1999-07-28 | ３つの異なった電位を有する出力信号を生成するためのデコーダエレメント |
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| CN103117085B (zh) * | 2013-01-25 | 2016-06-08 | 上海华虹宏力半导体制造有限公司 | 行译码器的偏置电压产生电路及存储器 |
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| US5274278A (en) * | 1991-12-31 | 1993-12-28 | Intel Corporation | High-speed tri-level decoder with dual-voltage isolation |
| JPH0969295A (ja) * | 1995-08-31 | 1997-03-11 | Sanyo Electric Co Ltd | 不揮発性多値メモリ装置 |
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- 1998-09-29 DE DE19844728A patent/DE19844728C1/de not_active Expired - Fee Related
-
1999
- 1999-07-20 TW TW088112283A patent/TW448622B/zh not_active IP Right Cessation
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