KR960003967B1 - 디코더 회로 - Google Patents

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KR960003967B1
KR960003967B1 KR1019920021845A KR920021845A KR960003967B1 KR 960003967 B1 KR960003967 B1 KR 960003967B1 KR 1019920021845 A KR1019920021845 A KR 1019920021845A KR 920021845 A KR920021845 A KR 920021845A KR 960003967 B1 KR960003967 B1 KR 960003967B1
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가부시끼가이샤 도시바
사또 후미오
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오까모또 유끼오
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Abstract

내용 없음.

Description

디코더 회로
제 1 도는 본 발명의 디코더 회로의 제 1 실시예를 도시한 회로도.
제 2 도는 제 1 도중의 CMOS 인버터를 도시한 회로도.
제 3 도는 제 2 도의 CMOS 인버터의 구조를 도시한 단면도.
제 4 도는 본 발명의 디코더 회로의 제 2 실시예를 도시한 회로도.
제 5 도는 제 4 도중의 CMOS 인버터를 도시한 회로도.
제 6 도는 종래의 마스크 ROM에 있어서의 로우 디코더를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : CMOS인버터 21 : P채널 MOS트랜지스터
22 : N채널 MOS트랜지스터 41, 67 : 메인 로우 디코더
42 : 블럭 선택용 43 : 블럭 선택용 인버터 회로
61 : 메모리 셀 62 : 메모리 셀 블럭
63 : 블럭 선택용 증가형 트랜지스터
64 : 블럭 선택용 공핍형 트랜지스터
65 : 블럭 선택선 66 : 워드선
68 : 블럭 선택용 NOR게이트 71 : 비트선
본 발명은 반도체 기억 장치등에 있어서의 어드레스 신호등을 디코드하기 위해 사용되는 디코드 회로에 관한 것으로, 특히 디코드 출력 구동용 CMOS(상보성 절연 게이트형)인버터 회로를 갖는 디코더 회로에 관한 것이다.
제 6 도는 종래의 NAND형 마스크 ROM(독출 전용 메모리)에 있어서의 메모리 셀 어레이의 일부 및 로우 디코더의 일부를 도시한 회로도이다. 61은 기입 데입타에 대응하여 증가형 또는 공핍형으로 형성된 MOS트랜지스터로 이루어지는 메모리 셀이고, 62는 복수개(본 예에서는 8개)의 메모리 셀이 NAND 논리회로를 형성하도록 접속된 메모리 셀 블럭이며, 63은 블럭 선택용 증가형 트랜지스터이고, 64는 블럭 선택용 공핍형 트랜지스터이며, 65는 블럭 선택선이고, 66은 워드선이며, 67은 NAND게이트로 이루어지는 메인 로우 디코더이고, 68은 블럭 선택 신호(øSi ; i =1, 2, 3, 4)중 어느 하나와 메인 로우 디코더 출력이 입력되는 블럭 선택용 NOR게이트이다. 69는 워드선 선택 신호(øWi ; i =1, 2 … 8)중 어느 하나와 메인 로우디코더 출력이 입력되는 워드선 선택용 NOR게이트이고, 70은 상기 NOR게이트(69)의 출력이 입력되는 워드선 구동용 CMOS인버터이다.
이 경우, 일반적으로 NAND형 마스크 ROM에서는 워드선(66)의 피치가 비교적 작으므로, 패턴의 레이아웃 형편상 워드선 1개를 1개의 워드선 구동 회로로 구동하기 곤란하고, 통상적으로 워드선 2개 또는 4개를 1개의 워드선 구동 회로로 구동하도록 구성한다. 또, 일반적으로 상기 워드선 구동 회로는 패턴의 에리아웃 형편상 매우 단순한 구성으로 해야 하므로, CMOS 인버터(70)이 이용되고 있고, 따라서 그 전단에 프리 드라이버 겸용 NOR게이트(69)가 삽입되어 있다.
또, 상기 NAND형 ROM에서는 메모리 셀 블럭(62)와 비트선(71)의 접속수를 감소시키기 위해, 예를들면 4개의 메모리 셀 블럭(62)에서 하나의 비트선 접속을 공용하고 있다. 그리고, 이 4 개의 메모리 셀 블럭(62)를 택일적으로 선택하기 위해서, 각 메모리 셀 블럭(62)의 일단과 비트선 접속부 사이에 블럭 선택용 증가형 트랜지스터(63) 및 공핍형 트랜지스터(64)를 직렬로 접속하고, 각 메모리 셀 블럭(62)의 타단과 접지 노드를 선택적으로 접속하도록 회로를 구성한다.
상기 NAND형 마스크 ROM의 독출시에, 메인 로우 디코더(67)의 출력이 "L"레벨로 되고, 블럭 선택신호(øSi ; i =1, 2, 3, 4) 중 어느 하나가 저레벨 "L"로 되면(남은 3개는 고레벨 "H"이다), 블럭 선택용 NOR게이트(68)군 중 하나의 출력은 "H"레벨로 되고, 남은 3개의 출력은 "L"레벨로 된다. 따라서, 하나의 비트선 접속을 공용하는 4개의 메모리 셀 블럭(62)중 어느 하나가 선택되고, 남은 3개의 메모리 셀 블럭(62)는 선택되지 않아서, 다른 메모리 셀 블럭(62)에 대해서 영향을 미치지 않게 된다. 한편, 워드선 선택신호(øWi ; i =1, 2, … 8)중 어느 하나가 "L"레벨로 되면(남은 7개는 "H"레벨), 워드선 선택용 NOR게이트(69)군 중 어느 하나의 출력은 "H"레벨로 되고, 남은 7개의 출력은 "L"레벨로 된다. 따라서, COMS인버터(70)군 중 어느 하나의 출력(선택 출력)은 "L"레벨로 되고, 남은 7개의 출력(비선택 출력)은 "H"레벨로 된다.
따라서, 메모리 셀 블럭(62)에 있어서의 8개의 메모리 셀(61)중 7개의 비선택 셀은 온되고, 남은 1개의 선택 셀은 증가형인지 공핍형 인지에 대응하여 오프 또는 온된다. 그 결과, 선택 상태인 메모리 셀 블럭(62)에서 선택 셀의 기입 데이터에 대응하여 "H" 또는 "L"레벨의 독출 출력이 얻어진다.
그러나, 상기와 같은 구성에서는 CMOS 인버터 전단의 프리 드라이버 겸용 NOR게이트(69) 및 그 출력 배선 영역(72)의 패턴 면적이 상당히 커서, 로우 디코더가 메모리 칩 상에서 점유하는 면적의 비율이 커지게 되어 칩 크기를 축소하는데 장해로 된다.
상기와 같이 종래의 디코더 회로는 반도체 칩 상에서 복수개의 CMOS 인버터에 의해 각각 디코드 출력선을 구동하도록 패턴을 구성하는 경우에, 복수개의 CMOS 인버터의 전단에 각각 프리 드라이버 회로를 필요로 하고, 프리 드라이버 회로 및 그 출력 배선 영역의 패턴 면적이 상당히 커서, 디코더 회로가 반도체 칩상에서 점유하는 면적 비율이 커지게 되어 칩 크기를 축소하기 곤란하다는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 반도체 칩 상에서 복수개의 CMOS인버터에 의해 각각 디코드 출력선을 구동하도록 패턴을 구성하는 경우에, CMOS인버터의 전단에 프리 드라이버 회로가 필요없게 되어, 프리 드라이버 회로 및 그의 출력 배선 영역을 생략하여 칩 상에서 차지하는 패턴 면적의 비율을 현저히 작게해서 칩 트기 축소와 비용 저감을 도모할 수 있는 디코더 회로를 제공하는 것을 목적으로 한다.
본 발명의 디코더 회로는 반도체 칩 상에 형성되어 각각 디코드 출력선 선택 신호가 입력되어 복수개의 디코드 출력선을 각각 대응하여 구동하는 복수개의 CMOS인버터 및 상기 CMOS 인버터군을 선택하는 모드에서는 그의 고전위측 및 저전위측의 2 개의 전원 노드에 대응하여 고레벨/저레벨을 인가하고, 상기 CMOS 인버터군을 선택하지 않는 모드에서는 상기 2개의 전원 노드에 동일 레벨을 인가하는 회로를 구비하는 것을 특징으로 한다.
CMOS 인버터군을 선택하는 모드에서는 그 2개의 전원 노드에 대응하여 "H"/"L"레벨이 인가되므로, CMOS 인버터군이 통상의 동작을 해서 디코드 출력선 선택 신호 입력에 따라 디코드 출력선군을 선택적으로 구동한다. 그러나, CMOS 인버터군을 선택하지 않는 모드에서는 그 2개의 전원 노드에 각각 "H" 또는 "L"레벨이 인가되므로, CMOS 인버터군의 각 출력은 "H" 또는 "L"레벨로 되어 디코드 출력선군을 선택하지 않게 된다.
따라서, CMOS 인버터군이 전단에 프리 드라이버 회로군이 필요없게 되어, 그 출력 배선 영역군을 생략하여 칩 상에서 차지하는 패턴 면적의 비율을 현저히 작게하여 칩 크기 축소 및 비용 저감을 도모할 수 있다.
이하 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도는 본 발명의 제 1 실시예로서 NAND형 CMOS 마스크 ROM에 사용되고 있는 디코더 회로 및 메모리 셀 어레이의 일부를 도시한 회도로이다.
본 실시예는 제 6 도를 참조하여 상기 종래예와 마찬가지로 반도체 칩 상에서 복수개의 CMOS 인버터(10)에 의해 각각 워드선(66)을 구동하도록 패턴이 구성되나, 종래예와 비교하여 다음의 점(a)와 (b)가 다르다.
(a) 워드선 선택용 NOR게이트군 및 그 출력 배선 영역이 생략되어 워드선 구동용 CMOS 인버터(10)군의 입력 노드에는 워드선 선택 신호(øWi ; i =1, 2 … 8)이 입력된다.
(b) CMOS 인버터(10)군은 고전위측 전원 노드에 "H"레벨이 인가되고, 저전위측 전원 노드에 메인 로우 디코더 출력이 인가된다. 다시 말하며, 제 2 도에 도시된 바와 같이, P채널 MOS트랜지스터(21)의 소스노드에는 전원 전위(Vcc)가 인가되고, N채널 MOS트랜지스터(22)의 소스 노드에는 메인 로우 디코더 출력이 인가된다.
또, 그밖의 부분은 종래예와 동일하고, 제 6 도와 동일 부호를 붙인다. 즉, 61은 기입 데이터에 대응하여 증가형 혹은 공핍형으로 형성된 MOS 트랜지스터로 이루어지는 메모리 셀이고, 62는 복수개(본 예에서는 8개)의 메모리 셀이 NAND논리 회로를 형성하도록 접속된 메모리 셀 블럭이며, 63은 블럭 선택용 증가형 트랜지스터이고, 64는 블럭 선택용 공핍형 트랜지스터이며, 65는 블럭 선택선이고, 67은 NAND게이트로 이루어지는 메인 로우 디코더이며, 68은 블럭 선택 신호(øSi ; i =1, 2, 3, 4)중 어느 하나와 메인 로우 디코더 출력이 입력되는 블럭 선택용 NOR게이트이고, 71은 비트선이다.
상기 NAND형 마스크 ROM의 독출시에 메인 로우 디코더 출력이 "L"레벨로 되고, 블럭 선택 신호(øSi ; i =1, 2, 3, 4) 중 어느 하나가 "L"레벨로 되면(남은 3개는 "H"레벨), 종래 예와 마찬가지로 블럭 선택용 NOR게이트(68)군 중 어느 하나의 출력은 "H"레벨로 되고, 남은 3개의 출력은 "L"레벨로 된다. 따라서, 하나의 비트선 접속을 공용하는 4개의 메모리 셀 블럭(62)중 어느 하나가 선택되고, 남은 3개의 메모리 셀 블럭(62)는 선택되지 않아서, 다른 메모리 셀 블럭(62)에 대해 영향을 미치지 않게 된다.
이때, CMOS 인버터(10)군의 저전위측 전원 노드로 메인 로우 디코더(67)의 출력 레벨 "L"이 인가되므로, CMOS 인버터(10)군은 선택된 모드로 된다. 즉, 워드선 선택 신호(øWi ; i =1, 2 … 8)중 어느 하나가 "H"레벨로 되면 (남은 7개는 "L"레벨), CMOS 인버터(10)군 중 어느 하나의 출력(선택 출력)은 "L"레벨로 되고, 남은 7개의 출력(비선택 출력)은 "H"레벨로 된다.
따라서, 종래예와 마찬가지로 메모리 셀 블럭(62)에 있어서의 8개의 메모리 셀(61)중 7개의 비선택 셀은 온으로 되고, 남은 1개의 선택 셀은 증가형인지 공핍형인지에 대응하여 오프 또는 온된다. 그 결과, 선택상태의 메모리 셀 블럭(62)에서 선택 셀의 기입 데이터에 대응하여 "H" 또는 "L"레벨의 독출 출력이 얻어진다.
그러나, 메인 로우 디코더 출력이 "H"레벨인 경우에는 CMOS 인버터(10)군의 각 저전위측 노드에 "H"레벨이 인가되고, CMOS 인버터(10)군은 선택되지 않은 상태로 된다. 이때, 워드선 선택 신호(øWi ; i =1, 2 … 8)중 어느 하나가 "H"레벨로 되면(남음 7개가 "L"레벨), "L"레벨이 입력되는 7개의 CMOS 인버터(10)에 있어서는 P채널 트랜지스터(21)이 온 상태로 되고, 그 출력 노드(23)이 Vcc 전위로 된다. 그러나, "H"레벨이 입력되는 하나의 CMOS 인버터(10)에 있어서는 P채널 트랜지스터(21)이 오프 상태로 되고, N채널 트랜지스터(22)가 온 상태로 되며, 그 출력 노드(23)이 Vcc-VTHN(VTHN은 N채널 트랜지스터의 임계값)으로 된다. 여기서, 상기 출력 노드(23)에 접속되어 있는 워드선(66)이 커플링 노이즈등을 받은 경우에는 상기 워드선(66)의 전위가 Vcc-VTHN 보다 높아지나, CMOS 인버터(10)은, 예를들면 제 3 도에 도시된 바와 같은 구조를 가지고, N형 반도체 기판(20) 내의 P채널 트랜지스터용 드레인 영역(24)와 P웰(25)내의 N채널 트랜지스터용 드레인 영역(26)이 공통으로 접속되어 출력 노드(23)으로 되어 있어서, P채널 트랜지스터용 소스 영역(27) 및 N채널 트랜지스터용 소스 영역(28)에 각각 Vcc 전위가 인가되며, N형 반도체 기판(20)에 바이어스로서 Vcc 전위가 인가되는 상태에서 출력노드(23)의 전위가 Vcc+VF[VF는 P채널 트랜지스터용 드레인 영역(24)와 N형 반도체 기판(20)의 접합에 따른 전압 강하]보다 높아지는 일은 없다.
즉, 상기 실시예와 같이 NAND형 CMOS 마스크 ROM에 있어서의 메모리 셀 블럭의 메모리 셀을 선택하기 위한 디코더 회로에 따르면, CMOS 인버터(10) 전단에 프리 드라이버 회로가 필요없게 되고, 그 출력 배선 영역을 생략할 수 있어서, 종래예의 디코더 회로의 패턴 면적의 약 60∼70%로 실현 가능해진다. 따라서 칩 상에서 차지하는 패턴 면적의 비율을 현저히 작게 해서 칩 크기 축소 및 비용 절감을 도모할 수 있다.
제 4 도는 제 2 실시예로서, NOR형 마스크 ROM에 있어서의 메모리 셀 블럭의 메모리 셀을 선택하기 위한 디코더 회로를 도시한 회로도이다. 또, 복수개의 메모리 셀이 NOR논리 회로를 형성하도록 접속된 메모리 셀 블럭의 메모리 셀을 선택하는 방식의 NOR형 마스크 ROM의 한 예로서는 샤프 기술, 제 40 호, 1988년, 71∼75 페이지, "대용량 16Mb CMOS 마스크 ROM"에 기재되어 있다.
제 4 도의 디코더 회로에 있어서, 입력 노드에 워드선 선택 신호(øWi ; i =1, 2 … 8)이 입력되는 워드선 구동용 CMOS 인버터(10)군은 제 5 도에 도시된 바와 같인 N채널 MOS트랜지스터(22)의 소스 노드에는 접지 전위(Vss)가 인가되고, P채널 MOS트랜지스터(21)의 소스 노드에는 메인 로우 디코더 출력이 인가된다. 65는 블럭 선택용 트랜지스터를 선택하기 위한 블럭 선택선이고, 66은 메모리 셀 선택용 워드선이며, 41은 NOR게이트로 이루어지는 메인 로우 디코더이고, 42는 블럭 선택 신호(øSi : i =1, 2, 3, 4)중 어느 하나와 메인 로우 디코더 출력이 입력되는 블럭 선택용 NAND게이트이며, 43은 상기 블럭 선택용 NAND게이트(42)의 후단에 접속된 블럭 선택용 인버터 회로이다.
상기 NOR형 마스크 ROM의 독출시에 메인 로우 디코더 출력이 "H"레벨로 되고 블럭 선택 신호(øSi ; i =1, 2, 3, 4)중 어느 하나가 "H"레벨로 되면(나머지는 "L"레벨), 블럭 선택용 NAND게이트(42)군 중 어느 하나의 출력은 "L"레벨로 되고 나머지 출력은 "H"레벨로 된다. 따라서, 블럭 선택용 인버터 회로(43)군 중 어느 하나의 출력이 "H"레벨로 되어 대응하는 메모리 셀 블럭(도시하지 않음)이 선택되고, 나머지 출력("L"레벨)이 공급되는 메모리 셀 블럭은 선택되지 않아서 다른 메모리 셀 블럭에 대한 영향이 없어진다.
이때, CMOS 인버터(10)군의 P채널 트랜지스터(21)의 소스 노드에 메인 로우 디코더의 출력 레벨 "H"가 인가되므로, CMOS 인버터(10)군은 선택된 상태로 된다.
한편, 워드선 선택 신호(øWi ; i =1, 2, … 8)중 어느 하나가 "L"레벨로 되면(남은 7개는 "H"레벨), CMOS 인버터(10)군 중 어느 하나의 출력(선택 출력)은 "H"레벨로 되고, 남은 7개의 출력(비선택 출력)은 "L"레벨로 된다.
따라서, 메모리 셀 블럭에 있어서, 8개의 메모리 셀(도시하지 않음)중 7개의 비선택 셀은 오프로 되고, 남은 한 개의 선택 셀은 기입 데이터에 대응하여 오프 또는 온으로 된다. 그 결과, 선택 상태인 메모리 셀블럭에서 선택 셀의 기입 데이터에 대응하는 독출 출력이 얻어진다.
그러나, 메인 로우 디코더 출력이 "L"레벨인 경우에는 CMOS 인버터(10)군의 P채널 트랜지스터(21)의 소스 노드에 "L"레벨인 인가되고, CMOS 인버터(10)군은 선택되지 않은 모드로 된다. 이때, 워드선 선택신호(øWi ; i =1, 2 … 8)중 어느 하나가 "H"레벨로 되면(남은 7개는 "L"레벨), "H"레벨이 입력되는 7개의 CMOS 인버터(10)에 있어서는 N채널 트랜지스터(22)가 온 상태로 되어 그 출력 노드(23)이 접지 전위(Vss)로 된다. 그러나, "L"레벨이 입력되는 1개의 CMOS 인버터(10)에 있어서는 N채널 트랜지스터(22)가 오프, P채널 트랜지스터(21)이 온 상태로 되고, 그 출력 노드가 |VTHP| (VTHP는 P채널 트랜지스터의 임계값)으로 된다.
여기서, 출력 노드(23)에 접속되어 있는 워드선(66)이 커플링 노이즈등을 받은 경우에는 상기 워드선(66)의 전위가 |VTHP| 보다 낮아질 우려가 있다. 그러나, 제 3 도에 도시한 CMOS 인버터(10)의 구조에서 알 수 있는 바와 같이, P채널 트랜지스터용 소스 영역(27) 및 N채널 트랜지스터용 소스 영역(28)에 각각 접지 전위(Vss)가 인가되고, P웰(25)에 바이어스로서 접지 전위(Vss)가 인가되는 상태에 있어서, 출력 노드(23)의 전위가 -VF[VF는 P웰(25)와 N채널 트랜지스터용 드레인 영역(26)의 접합에 따른 전압 강하]보다 낮아지는 경우는 없다.
즉, 상기 제 2 실시예의 디코더 회로도 상기 제 1 실시예의 디코더 회로와 마찬가지로 CMOS 인버터의 전단에 프리 드라이버 회고가 필요없게 됨과 동시에 그 출력 배선 영역을 생략할 수 있어서, 칩 상에서 차지하는 패턴 면적의 비율을 현저히 작게 해서 칩 크기 축소와 비용 저감을 도모할 수 있다.
또, 본 발명은 상기 각 실시예의 마스크 ROM으로 한정되지 않고, 각종 반도체 메모리와 그 밖의 집적 회로에 적용할 수 있다.
또, 본원 청구범위의 각 구성 요건에 병기한 도면 참조번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 것은 아니다.
상기와 같이 본 발명의 디코더 회로에 따르면, 반도체 칩 상에서 복수개의 CMOS 인버터에 의해 각각 디코드 출력선을 구동하도록 패턴을 구성하는 경우에, CMOS 인버터의 전단에 프리 드라이버 회로가 불필요해져서, 프리 드라이버 회로 및 그 출력 배선 영역의 패턴 면적을 생략해서 칩 상에서 점유하는 면적 비율을 현저히 작게 하여 칩 면적 축소 및 비용 저감을 도모할 수 있다.

Claims (4)

  1. 반도체 칩 상에 형성되어 각각 디코드 출력선 선택 신호가 입력되고, 복수개의 디코드 출력선(66)을 각각 대응하여 구동하는 복수개의 CMOS 인버터(10) 및 상기 CMOS 인버터군을 선택하는 모드에서는 그 고전위측 및 저전위측의 2개의 전원 노드에 대응하여 고레벨/저레벨을 인가하고, 상기 CMOS 인버터군을 선택하지 않는 모드에서는 상기 2 개의 전원 노드에 동일한 레벨을 인가하는 회로를 구비하는 것을 특징으로 하는 디코더 회로.
  2. 제 1 항에 있어서, 상기 복수개의 디코드 출력선이 NAND 논리 회로 또는 NOR 논리회로를 형성하는 회로 소자 각각에 대응하여 접속되는 것을 특징으로 하는 디코더 회로.
  3. 제 1 항에 있어서, NAND형 마스크 ROM에 있어서의 NAND 논리 회로를 형성하도록 접속된 메모리 셀 블럭의 각 메모리 셀을 대응하여 선택 구동하기 위한 로우 디코더에 사용하는 것을 특징으로 하는 디코더 회로.
  4. 제 1 항에 있어서, NOR형 마스크 ROM에 있어서의 NOR논리 회로를 형성하도록 접속된 메모리 셀 블럭의 각 메모리 셀을 대응하여 선택 구동하기 위한 로우 디코더에 사용하는 것을 특징으로 하는 디코더 회로.
KR1019920021845A 1991-11-21 1992-11-20 디코더 회로 KR960003967B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-305974 1991-11-21
JP30597491A JP2994120B2 (ja) 1991-11-21 1991-11-21 半導体記憶装置

Publications (2)

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