KR850006234A - 반도체 집적회로 - Google Patents

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KR850006234A KR1019850000721A KR850000721A KR850006234A KR 850006234 A KR850006234 A KR 850006234A KR 1019850000721 A KR1019850000721 A KR 1019850000721A KR 850000721 A KR850000721 A KR 850000721A KR 850006234 A KR850006234 A KR 850006234A
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Abstract

내용 없음

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 따른 스테이틱 RAM의 내부배열을 도시한 블록다이어그램,
제2도는 제1도의 어드레스 버퍼 ADB와 행데코우더 R-DCRO, R-DCR1, R-DCR2를 보다 상세하게 표시한 블록다이어그램,
제3도는 제1도의 어드레스 버퍼 ADB와 열데코우더 C-DCR1을 보다 상세하게 표시한 블록다이어그램.

Claims (24)

  1. 다수의 메모리셀과, 상기한 다수의 메모리셀중의 특정한 메모리셀을 선택하기 위한 어드레스회로와 그리고 상기 메모리셀들에 결합되고 또 상기 메모리셀에다 정보를 각각 기억하고 호출하기 위한 수단을 포함하는 신호회로와, 그리고 또 정보를 기억시키고 또 호출하는 동작을 콘트롤하기 위하여 상기 신호회로에 결합된 타이밍회로에 의하여 구성되고, 상기 어드레스회로는 CMOS회로로 구성된 주요부분과, 상기 어드레스회로내에 있는 최소한 하나의 회로의 신호출력선의 충전과 방전을 수행하는 최소한 하나의 바이풀러출력 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  2. 특허청구의 범위 1항에서, 상기의 어드레스회로는 어드레스신호가 인가되는 어드레스 버퍼를 포함하며, 상기 바이폴러출력 트랜지스터는 어드레스 버퍼의 신호출력선의 충전과 방전을 수행하는 상기 어드레스 버퍼의 바이폴러출력 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
  3. 특허청구의 범위 1항에서, 상기 어드레스회로는 메모리셀의 워드선의 충전과 방전을 수행하는 행데코우더와, 상기 워드선의 충전과 방전을 수행하게끔 설치된 다수의 상기 바이폴러출력 트랜지스터를 포함하는 반도체 집적회로.
  4. 다수의 메모리셀과, 상술한 다수의 메모리셀중의 특정한 메모리셀을 선택하기 위한 어드레스회로와, 상기 메모리셀에 결합되고 또한 상기 메모리셀에다 정보를 각각 기억하고 호출하기 위한 수단을 포함하는 신호회로와, 그리고 정보를 기억하고 호출하는 동작을 콘트롤하기 위해서 상기 신호회로에 접속된 타이밍 회로에 의하여 구성되고, 상기 타이밍회로는 CMOS회로로 구성된 주요부분과 또 상기 타이밍회로의 최소한 하나의 회로의 신호출력선의 충전과 방전을 수행하는 최소한 한개의 바이폴러출력 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  5. 특허청구의 범위 4항에서, 상기 타이밍회로는 칩선택신호와 기억 인에이블신호를 공급받아서 내부지연된 칩선택신호와 기억콘드롤 신호를 발생시키는 내부콘트롤 신호발생기를 포함하는 것을 특징으로 하는 반도체 집적회로.
  6. 다수의 메모리셀과, 상술한 다수의 메모리셀중의 특정한 메모리셀을 선택하기 위한 어드레스회로와, 상기 메모리셀에 정보를 각각 기억하고 호출하기 위한 수단을 포함하고, 상기 메모리셀에 결합된 신호회로와, 그리고 정보를 기억시키고 또 호출하는 동작을 콘트롤하기 위하여 상기 신호회로에 결합된 타이밍회로에 의하여 구성되고 상기의 신호회로는 정보출력신호를 얻기 위한 데이터 출력버퍼를 포함하며, 그리고 상기 데이터 출력버퍼는 CMOS회로로 구성된 주요부분과 상기 데이터 출력버퍼의 N-찬넬과 P-찬넬출력 MISFET의 게이트 캐파시턴스의 충전과 방전을 수행하는 다수의 바이폴러 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
  7. 특허청구의 범위 6항에서, 상기 두가지의 출력 MISFET들은 데이터 출력버퍼의 콘트롤 신호에 의해 동시에 차단상태로 제어되는 것을 특징으로 하는 반도체 집적회로.
  8. 다수의 메모리셀과, 상기 다수의 메모리셀중의 특정한 메모리셀을 선택하기 위한 어드레스회로와, 상기 메모리셀에 정보를 각각 기억하고 호출하기 위한 수단을 포함하고, 상기 메모리셀에 결합된 신호회로와, 그리고 정보를 기억시키고 또 호출하는 동작을 콘트롤하기 위하여 상기 신호회로에 결합된 타이밍회로로 구성되고 상기 신호회로는 쌍을 이루고 있는 공통 데이터선에다가 상보신호를 공급하는 데어터 입력증폭기를 포함하며, 상기 데이터 입력증폭기는 CMOS회로와 상기 쌍을 이루고 있는 공통 데이터선의 충전과 방전을 수행하는 최소한 한개의 바이폴러 트랜지스터로 구성되는 주요부분을 포함하는 것을 특징으로 하는 반도체 집적회로.
  9. 특허청구의 범위 8항에서, 상기 입력테이터는 상기 CMOS회로로 구성된 상기 데이터 입력버퍼를 통하여 상기 데이터 입력증폭기의 입력단자에 전송되는 것을 특징으로 하는 반도체 집적회로.
  10. 제1과 제2의 전원단자사이에 직렬로 결합되고 또 내부신호선에 결합된 최소한 2개의 바이폴러 트랜지스터에 의하여 구성된 출력부분과, 상기 바이폴러 트랜지스터들을 푸쉬풀(push-pull) 모오드(mode)로 구동시키기 위한 수단과, 그리고 상기 출력부분에 구동신호를 공급하도록 접속되고, CMOS회로로 구성된 동작부들로 구성되는 신호형성회로와, 신호수신회로, 그리고 상기 신호형성회로를 상기 신호수신회로로 접속시키는 내부신호선을 포함하여서 되는 것을 특징으로 하는 반도체 집적회로.
  11. 특허청구의 범위 10항에서, 상기 신호수신회로는 하나 또는 그 이상의 MOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  12. 특허청구의 범위 10항에서, 상기 신호수신회로는 CMOS회로로 구성되는 것을 특징으로 하는 반도체 집적회로.
  13. 입력노오드와, 출력노오드, 그리고 상기 반도체회로에 제1과 제2의 전원전압을 공급하기 위한 제1과 제2의 전원단자, 그리고 또 상기 제1 전원단자와 사익 출력노오드사이에 에미터 콜렉터 통로가 접속된 제1 바이폴러 트랜지스터와, 그리고 상기 제2 전원단자와 상기 출력노오드사이에 에미터 콜렉터통로가 접속된 제1 바이폴러 트랜지스터와, 그리고 또 상기 입력노오드에 게이트가 접속되어 있는 제1 MOS트랜지스터와, 그리고 상기 입력노오드에 게이트가 접속되어 있는 상기 제1 MOS트랜지스터와 반대되는 도전형의 제2 MOS트랜지스터로 구성되고, 상기 제1과 제2의 MOS트랜지스터들을 상기 출력노오드와 상기 제2 전원단자사이에 직렬로 접속되도록 각각의 소오스 드레인 통로가 서로 직렬로 접속되어 CMOS인버어터회로를 구성하며, 상기 제2 바이폴러 트랜지스터의 베이스는 상기 제1과 제2 MOS트랜지스터의 각 소오스 드레인사이의 접합에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  14. 특허청구의 범위 13항에서, 상기 제1 바이폴러 트랜지스터의 베이스가 상기 입력노오드에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  15. 특허청구의 범위 14항에서, 상기 제1 바이폴러 트랜지스터는 그의 콜렉터출력이 상기 제1 전원단자에 접속되고 그의 에미터는 상기 출력노오드에 접속되게끔 결합되어 있고, 상기 제2 바이폴러 트랜지스터는 그의 콜렉터가 상기 제2 출력노오드에 접속되고, 에미터는 상기 제2 전원단자에 접속되게끔 결합되어 있는 것을 특징으로 하는 반도체 집적회로.
  16. 입력노오드와, 출력노오드 : 그리고, 반도체 회로에 제1과 제2의 전원전압을 공급하기 위한 제1과 제2의 전원단자; 그리고 또 상기 제1 전원단자와 상기 출력노오드 사이에 에미터 콜렉터 통로가 접속되어 있는 제1 바이폴러 트랜지스터와, 그리고 상기 제2 전원단자와 상기 출력노오드사이에 에미터 콜렉터통로가 접속된 제2 바이폴러 트랜지스터와, 그리고 또, 그의 입력이 상기 입력노오드에 접속되고 그의 제1과 제2 출력이 상기 바이폴러 트랜지스터의 각각의 베이스에 접속되어서 상기 제1과 제2의 바이폴러 트랜지스터가 푸쉬풀 모오드로 동작하게 하는 수단을 포함하는 CMOS회로와, 그리고 또 그의 소오스 드레인통로가 상기 제2 바이폴러 트랜지스터의 베이스와 상기 제2 전원단자사이에 접속되고 또한 그의 게이트가 상기 CMOS회로의 상기 제1 출력에 접속되어서 상기 제2 바이폴러 트랜지스터의 베이스 캐파시턴스의 방전이 상기 제1 바이폴러 트랜지스터의 베이스에 접속된 상기 CMOS회로의 상기 제1 출력에 의해서 콘트롤되도록 상기 CMOS회로의 상기 제1 출력에 접속된 게이트를 갖는 방전용 MOS트랜지스터에 의하여 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  17. 특허청구의 범위 16항에서, 상기 바이폴러 트랜지스터는 그의 콜렉터의 출력이 상기 제1 전원단자에 접속되고 그의 에미터는, 상기 출력노오드에 접속되며, 상기 제2 바이폴러 트랜지스터는 그의 콜렉터가 상기 제2 출력노오드에 접속되고 그의 에미터는, 상기 제2 전원단자에 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  18. 특허청구의 범위 16항에서, 상기 CMOS회로는, 그의 게이트가 상기 입력노오드에 접속되고, 그의 소오스 드레인통로는 상기 제1 전원단자와 상기 제1 CMOS회로의 출력사이에 접속된 제1 도전형식의 제1 MOS트랜지스터와, 그의 게이트가 상기 입력노오드에 접속되고 그의 소오스 드레인통로가 상기 제2 전원단자와 상기 제2 CMOS회로의 출력사이에 접속된 제2 도전형식의 제2 2MOS트랜지스터와, 그리고 그의 게이트가 상기 입력노오드에 접속되고, 그의 소오스 드레인 통로가 상기 출력노오드와 상기 CMOS회로의 출력사이에 접속되어 있는 제2 도전형식의 제3 MOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  19. 특허청구의 범위 17항에서, 상기 제1 바이폴러 트랜지스터의 상기 에미터 콜렉터통로와 상기 출력노오드사이에 접속된 레벨시프트(shift)수단을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  20. 특허청구의 범위 18항에서, 상기 제1 바이폴러 트랜지스터의 상기 에미터 콜렉터통로와 상기 출력노오드사이에 접속된 레벨시프트회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  21. 각각의 입력신호를 받아들이기 위한 다수개의 입력노오드와, 출력노오드; 그리고 상기 제1과 제2의 전원전압을 상기 반도체회로에다 각각 공급하기 위한 제1과 제2의 전원단자와 그리고 상기 제1 전원단자와 상기 출력노오드사이에 에미터 콜렉터 통로가 접속되는 제1 바이폴러 트랜지스터와, 그리고 또 상기 제2 전원단자와 상기 출력노오드사이에 에미터 콜렉터 통로가 접속되는 제2 바이폴러 트랜지스터와, 그리고 또 상기 입력노오드로부터 신호를 받아들이게끔 접속되어 있고, 그의 제1과 제2의 출력이 상기 제1과 제2의 바이폴러 트랜지스터의 베이스에 각각 접속되어 있으며 상기 제1과 제2 바이폴러 트랜지스터가, 푸쉬풀모오드로 동작하게끔 구동하기 위한 수단을 포함하는 CMOS회로와, 그리고 또 그의 소오스 드레인통로가 상기 제2 바이폴러 트랜지스터의 베이스와 상기 전원단자사이에 접속되어 있고, 그의 베이스는 상기 CMOS회로의 상기 제1 출력에 접속되어서 상기 제2 바이폴러 트랜지스터의 베이스 캐파시턴스의방전이 상기 제1 바이폴러 트랜지스터의 베이스에 접속된 상기 CMOS회로의 상기 제1 출력에 의하여 콘트롤 되게하는 방전용 MOS트랜지스터에 의하여 구성되고, 여기서 상술한 CMOS회로는, 그의 소오스 드레인통로가 상기 전원단자와 상기 제1 CMOS출력사이에 접속되어 있고, 그의 게이트는 상기 입력노오드에 각각 접속되어 있는 제1 도전형식의 제1 그룹의 트랜지스터들과, 그의 소오스 드레인통로가 상기 제1 CMOS회로의 출력과 상기 제2 CMOS회로의 출력사이에 접속되어 있고, 그의 게이트는 상기 입력노오드에 각각 접속되어 있는 제2 도전형식의 제2 그룹의 MOS트랜지스터들에 의하여 구성되며, 또 여기서, 상기한 제1 및 제2그룹중의 하나의 그룹의 상기 MOS트랜지스터들은 서로 병렬로 접속되어 있고 한편, 상술한 제1 및 제2 그룹중의 다른 한 그룹의 MOS트랜지스터들은 서로 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  22. 특허청구의 범위 21항에서, 상술한 제1 바이폴러 트랜지스터는 그의 콜렉터가 상기 제1 전원단자에 접속되어 있고, 그의 에미터는 상기 출력노오드에 접속되어 있으며, 상기 제2 바이폴러 트랜지스터는 그의 콜렉터가 상기 출력노오드에 접속되어 있고, 그의 에미터는 상기 제2 전원단자에 접속되어 있으며, 또 상기 회로는 애노드가 상기 제1 바이폴러 트랜지스터의 에미터에 접속되고 캐소드가 상기 제1 바이폴러 트랜지스터의베이스에 접속되 다이오드를 더 포함하는 반도체 집적회로장치.
  23. 특허청구의 범위 21항에서,상기 반도체 회로가 상기 입력노오드에 인가된 입력신호에 대해 논리 NAND동작을 수행하여 상기 출력노오드에 논리 NAND를 공급하도록 하기 위해서, 상술한 제1 그룹의 MOS트랜지스터는 서로 병렬로 접속되어 있고, 상기 제2 그룹의 MOS트랜지스터는 서로 직렬로 접속되어 있는 것을 상기 제1 바이폴러 트랜지스터의 상기 에미터 콜렉터통로와 상기 출력노오드사이에 접속된 레벨시프트(shift)수단을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  24. 특허청구범위 21항에서, 상기 반도체회로가 상기 입력노오드에 인가된 입력신호에 대해 논리 NOR동작을 수행하여 상기 출력노오드에 논리 NOR을 공급하도록 하기 위해서, 상기한 제1 그룹의 MOS트랜지스터는 서로 직렬로 접속되어 있고, 상기 제2 그룹의 MOS트랜지스터는 서로 병렬로 접속되어 있는 것을 상기 제1 바이폴러 트랜지스터의 상기 에미터 콜렉터통로와 상기 출력노오드사이에 접속된 레벨시프트(shift)수단을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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