DE3504930A1 - Integrierte halbleiterschaltung - Google Patents

Integrierte halbleiterschaltung

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DE3504930A1
DE3504930A1 DE19853504930 DE3504930A DE3504930A1 DE 3504930 A1 DE3504930 A1 DE 3504930A1 DE 19853504930 DE19853504930 DE 19853504930 DE 3504930 A DE3504930 A DE 3504930A DE 3504930 A1 DE3504930 A1 DE 3504930A1
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Ikuro Hitachi Ibaraki Masuda
Masanori Kodaira Tokio/Tokyo Odaka
Katsumi Ogiue
Yukio Tokio/Tokyo Suzuki
Hideaki Takasaki Gunma Uchida
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Hitachi Ltd
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Description

Beschreibung^.
Die Erfindung betrifft eine integrierte Halbleiterschaltung und insbesondere eine hoch-integrierte Speicherschaltung (LSI-Speicherschaltung).
Eine allgemein bekannte integrierte Halbleiterschaltung/ in der die Speicherzellen mit hohem Integrationsgrad angeordnet sind (im folgenden als "Halbleiterspeicher" bezeichnet) , ist der sogenannte RAM. Der RAM (random access memory = Speicher mit wahlfreiem Zugriff) ist eine Vorrichtung, in der Information zeitweise gespeichert und bei Bedarf ausgelesen werden kann. Ein derartiger Speicher wird auch als "Schreib/Lese-Speicher" bezeichnet.
In der Regel weist ein RAM folgende Baugruppen auf: Spei" cherzellen, in denen die Information gespeichert wird, einen Adress-Schaltkreis, der extern eine bestimmte Spei-* cherzelle auswählt, und einen Taktschaltkreis, der das Lesen und Schreiben der Information steuert«
In einem RAM ist eine Vielzahl von Speicherzellen in Form einer Matrix angeordnet. Aus dieser Vielzahl von Speicherzellen wird durch Auswahl eines Schnittpunktes in der Matrix eine gewünschte Speicherzelle ausgewählt. Die Zugriffszeit ist demnach unabhängig von den Positionen (Adressen) der gewählten Speicherzellen in der Matrix* d.h. iuo ist konstant.
RAMs werden im wesentlichen in zwei Arten eingeteilt: Bipolar-RAMs und MOSRAMs.
Der Bipolar-RAM weist folgende Vorteile auf: (1) Er arbeitet schneller als der MOSRAM.
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(2) Der Betrieb der Speicherzelle ist statisch, und die Taktsteuerung usw. ist einfach. Andererseits hat der Bipolar-RAM folgende Nachteile:
(3) Er zeigt einen höheren Leistungsverbrauch als der MOS-RAM, insbesondere wenn er nicht arbeitet.
(4) Verglichen mit dem MOSRAM ist ein komplizierterer Herstellungsprozeß erforderlich und eine hohe Integrationsdichte schwieriger zu erzielen.
BIPOLAR-RAMs werden gegenwärtig im wesentlichen in Abhängigkeit von den Unterschieden in den Eingangs/Ausgangs-Pegeln in die TTL-Typen und die ECL-Typen eingeteilt. Die Zugriffszeit (Lesezeit) des Bipolar-RAM mit TTL-Schnittstelle liegt in einem Bereich von 30 bis 60 nsec, während" die Zugriffszeit des Bipolar-RAM mit ECL-Schnittstelle in einem Bereich von 4 bis 35 nsec liegt.
Bipolar-RAMs finden demnach für verschiedene Speichersysteme Anwendung, bei denen hohe Arbeitsgeschwindigkeiten erforderlich sind.
Verglichen mit dem Bipolar-RAM hat der MOSRAM einen einfächeren Aufbau und Herstellungsprozeß. Er ist weiterhin unter den Gesichtspunkten des Leistungsverbrauchs, der Speicherdichte und des Preises vorteilhaft. Er findet deshalb auf Gebieten Anwendung, in denen hohe Arbeitsgeschwindigkeiten nicht so wesentlich sind.
Bei MOSRAMs wird der statische und der dynamische Typ unterschieden.
Beim dynamischen MOSRAM ist die Speicherzelle aus einer relativ kleinen Anzahl von Transistoren, nämlich aus 1 bis 3 Transistoren pro Bit, aufgebaut» Bei identischer
„ IJ-U- ^
BAD OFMGtNAL
35ÖA930
Chip-FlMche wird die Bit-Dichte deshalb beim dynamischen MOSRAM höher als beim später zu beschreibenden statischen MOSRAM.
Im dynamischen MOSRAM wird die Information in Form von Ladungen in einer Kapazität in der Speicherzelle gespeichert. Da die in der Kapazität gespeicherten Ladungen aufgrund von Leckströmen usw. abgeführt werden, muß die Information der Speicherzelle innerhalb einer vorgegebenen Zeitspanne ausgelesen und erneut eingeschrieben (d.h. aufgefrischt) werden.
Beim statischen MOSRAM wird andererseits ein gewöhnlich aus sechs Bauelementen aufgebauter Flip-Flop-Schaltkreis als Speicherzelle verwendet. Aus diesem Grund ist das beim dynamischen MOSRAM erforderliche Auffrischen oder Regenerieren nicht notwendig„
Die Zugriffszeit des dynamischen MOSRAM liegt in einem Bereich von 100 bis 300 nsec, während die Zugriffszeit des statischen MOSRAM in einem Bereich von 30 bis 200 nsec liegt. Man erkennt daraus, daß die Zugriffszeit des MOS-RAM einen größeren Wert als die des bipolaren RAM aufweist.
Aufgrund von Verbesserungen im fotolithografischen Prozeß wurde die Verringerung der Bauelement-Abmessungen der MISFETs in einer integrierten Halbleiterschaltung vorangebracht. In der Ausgabe des IEEE Journal of Solid-state Circuit vom Oktober 1982 (Band SC-17, Nr. 5, Seiten 793 bis 797) ist ein statischer 64 kbit-MOSRAM mit Design-Abmessungen im 2 μΐη-Bereich gezeigt, der eine Zugriffszeit von 65 nsec, einen Arbeits-Leistungsverbrauch von 200 mW und einen Ruhe-Leistungsverbrauch von 1OuW aufweist.
—* ^
BAD ORJG !NAL
Als Beispiel für einen Bipolar-RAM des ECL-Typs ist der 4 k-Bit-Bipolar-RAM zu nennen, der von HITACHI, LTD. unter dem Produktnamen "HM100474-15" hergestellt und vertrieben wird. Dieser Bipolar-RAM zeigt eine Zugriffszeit von 15 nsec und einen Leistungsverbrauch von 800 mW.
Wie oben ausgeführt, gab es eine eindeutige technische Entwicklung zur Vergrößerung der Speicherkapazität von Halbleiterspeichern, die in Stufen von 1 kbit, 4 kbit, 16 kbit, 64 kbit, 256 kbit, 1 Mbit, ... erfolgte, und zwar ganz unabhängig von den Merkmalen des Bipolar-RAM mit hoher Geschwindigkeit und hohem Leistungsverbrauch und den Merkmalen des MOSRAM mit niedriger Geschwindigkeit und niedrigem Leistungsverbrauch,,
Unter Berücksichtigung des Leistungsverbrauchs des HaIbleiterspeichers und der die Bauelement-Abmessungen der Bipolar-Transistoren bestimmenden, momentanen fotolithografischen Technologien wird die Speicherkapazität des Bipolar-RAM zum gegenwärtigen Zeitpunkt auf 16 kbit begrenzt sein.
Mit der Vergrößerung der Speicherkapazität des Halbleiterspeichers (insbesondere auf und über 64 kbit) nimmt die Fläche des Halbleiter-Chips zu, und die Signalleitung des Adreß-Schaltkreises des RAM erstreckt sich auf dem großflächigen Halbleiter-Chip über eine lange Strecke. Wenn die Länge der Signalleitung des Adreß-Schaltkreises zunimmt, steigt die Streukapazität und ebenso der äquivalente verteilte Widerstand der Signalleitung naturgemäß an. Wird zum Zweck der Mikro-Miniaturisierung durch Verbesserung der Fotolithografie die Leiterbreite der Signalleitung des Adreß-Schaltkreises mit 2 μπ\ oder weniger ausgelegt, tritt eine weitere Erhöhung des äquivalenten verteilten Widerstands der Signalleitung auf. Da sich zusätz-
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lieh der Fan-Out jedes Schaltkreises mit der Zunahme der Speicherkapazität erhöht, wird die Lastkapazität hoch/ die der Gate-Kapazität eines MOSFET der nachfolgenden Stufe zuzuschreiben ist. Demgemäß wird in einem 65 64 kbit-MOSRAM, der mit einem fotolithografischen 2 μΐη-Prozeß hergestellt ist, und dessen Adreß-Schaltkreis vollständig aus CMOSFETs aufgebaut ist, die Zugriffszeit der Adressen auf 30 nsec beschränkt.
Die vorliegende Erfindung erfolgte mit der Zielsetzung, einen Halbleiterspeicher zu entwickeln, dessen Zugriffszeit der eines bipolaren ECL-RAM, und dessen Leistungsverbrauch dem eines statischen MOSRAM entspricht.
Die generelle Aufgabe der Erfindung ist darin zu sehen, eine integrierte Halbleiterschaltung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise vermieden werden. Eine speziellere Aufgabe liegt darin, einen Halbleiterspeicher mit hoher Geschwindigkeit und niedrigem Leistungsverbrauch zu schaffen.
Ein Ausführungsbeispiel der Erfindung, mit dem diese Aufgaben zu lösen sind, wird im folgenden kurz umrissen:
In einem Adreß-Schaltkreis, einem Takt-Schaltkreis usw. in einem Halbleiterspeicher sind ein Ausgangstransistor für das Laden und Entladen einer Signalleitung mit relativ großer Länge und ein Ausgangstransistor mit großem Fan-Out aus Bipolar-Transistoren aufgebaut. Andererseits sind die logischen Schaltkreise für die Durchführung der logischen Verarbeitung, z.B. für die Durchführung einer Inversion, einer Nicht-Inversion, von NAND- und NOR-Operationen, aus CMOS-Schaltungen aufgebaut.
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Der aus der CMOS-Schaltung aufgebaute logische Schaltkreis hat einen niedrigen Leistungsverbrauch, und sein Ausgangssignal wird über den Bipolar-Ausgangstransistor mit niedriger Ausgangsimpedanz zu der Signalleitung mit relativ großer Länge übertragen. Da das Ausgangssignal unter Verwendung des Bipolar-Ausgangstransistors mit einer niedrigen Ausgangsimpedanz auf die Signalleitung übertragen wird, kann die Abhängigkeit der Signalausbreitungsverzögerungszeit von der Streukapazität der Signalleitung verringert werden. Mit dem erfindungsgemäßen Aufbau läßt sich daher die Aufgabe lösen, einen Halbleiterspeicher mit niedrigem Leistungsverbrauch und hoher Geschwindigkeit zu schaffen.
Die genannten und weitere Aufgaben sowie neuartigen Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele deutlich, die unter Bezugnahme auf die anliegenden Zeichnungen erfolgt. In den Zeichnungen zeigen
Fig. 1 ein Blockschaltbild des internen Aufbaus eines' statischen RAM nach einem Ausführungsbeispiel der
Erfindung;
Fig. 2 ein detailliertes Blockschaltbild des Adreß-Puffers
ADB und der Zeilen-Decoder R-DCRO, R-DCR1, R-DCR2 nach Fig. 1;
Fig. 3 ein detailliertes Blockschaltbild des Adreß-Puffers
ADB und der Spalten-Decoder C-DCR1 usw. nach Fig. 1; Fig. 4 ein Schaltbild einer Quasi-CMOS-Inverterschaltung
zur Anwendung in vorliegender Erfindung;
Fig. 5 ein Schaltbi Id einer Quasi-CMOS-NAND-Schaltung mit drei Eingängen zur Anwendung in vorliegender Erfindung;
Fig. 6 ein Schaltbild einer reinen CMOS-NAND-Schaltung
mit drei Eingängen zur Anwendung in vorliegender
Erfindung;
—.——■« BAD ORIGINAL
Fig. 7 ein Schaltbild einer Quasi-CMOS-NOR-Schaltung mit zwei Eingängen zur Anwendung in vorliegender Erfindung;
Fig. 8 ein Schaltbild einer reinen CMOS-NOR-Schaltung mit zwei Eingängen zur Anwendung in vorliegen
der Erfindung;
Fig. 9 ein Schaltbild einer reinen CMOS-NAND-Schaltung mit zwei Eingängen zur Anwendung in vorliegender Erfindung;
Fig. 10 ein Schaltbild eines Quasi-CMOS-Inverters zur An-> wendung in vorliegender Erfindung;
Fig. 11 ein detailliertes Schaltbild der Leseverstärker-Auswahlschaltung SASC und der Generator-Schaltung für interne Steuersignale COM-GE nach Fig. 1; Fig. 12 ein detailliertes Schaltbild des Leseverstärkers SA1, des Datenausgabe-Zwischenverstärkers DOIA, des Daten-Ausgabepuffers DOB usw. nach Fig. 1;
Fig. 13 ein detailliertes Schaltbild des Daten-Eingabepuffers DIB, des Daten-Eingabe-Zwischenverstärkers DIIA1 usw. nach Fig. 1; und
Fig. 14 ein Diagramm der Signalwellenformen von verschie-· denen Teilen des statischen RAM nach dem in den Fig. 1 bis 13 gezeigten Ausführungsbeispiel während eines Lese- und eines Schreib-Zyklus.
Im folgenden wird ein Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
Fig. 1 zeigt den internen Aufbau eines statischen RAM mit einer Speicherkapazität von 64 kbit, dessen Eingabe/Aus-' gabe-Betrieb in einzelnen Bit-Einheiten durchgeführt wird. Die mit gebrochenen Linien umrandete integrierte Schaltung weist mehrere Schaltungsblöcke auf, die in einem einzelnen Silizium-Chip nach der Herstellungstechnologie für integrierte Halbleiterschaltungen ausgebildet sind.
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Der statische RAM nach diesem Ausführungsbeispiel umfaßt vier Matrizen (Speicheranordnungen M-ARY1 bis M-ARY4), die jeweils eine Speicherkapazität von 16 kbit (= 16384 bit) haben. Damit ergibt sich eine Gesamt-Speicherkapazität von 64 kbit (exakt 65536 bit). Die vier Speicheranordnungen M-ARY1 bis M-ARY4 haben einen ähnlichen Aufbau, und in jeder von ihnen sind Speicherzellen in 128 Zeilen χ 128 Spalten angeordnet.
Ein Adreß-Schaltkreis für die Auswahl einer bestimmten Speicherzelle aus den Speicheranordnungen mit jeweils einer Vielzahl von Speicherzellen ist aus einem Adreß-Puffer ADB, aus Zeilen-Decodern R-DCRO, R-DCR1 und R-DCR2, aus Spalten-Decodern C-DCR1 bis C-DCR4, aus Spaltenschaltern C-SW1 bis C-SW4 usw. aufgebaut.
Ohne besondere Beschränkung darauf ist ein Signal-Schaltkreis, der das Lesen und Schreiben von Information handhabt, aus einem Daten-Eingabepuffer DIB, Daten-Eingabe-Zwischenverstärkern DIIA1 bis DIIA4, einem Daten-Ausgabepuffer DOB, einem Daten-Ausgabe-Zwischenverstärker j DOIA und Leseverstärkern SA1 bis SA16 aufgebaut. j
Ohne besondere Beschränkung darauf besteht ein Takt-Schal^: kreis für die Steuerung der Operationen des Lesens und Schreibens von Information aus einer internen Steuer- j signal-Generatorschaltung COM-GE und einer Leseverstär- ! ker-Auswahlschaltung SASC.
Ein auf der Basis von Adreß-Signalen AO bis A8 erhaltenes Decoder-Ausgangssignal wird vom Zeilen-Decoder R-DCR1 oder R-DCR2 an irgendwelche Zeilengruppen-Adreß-Auswahlleitungen (Wortleitungen WL11 bis WL1128, WL21 bis WL2128, WR11 bis WR1128 und WR21 bis WR2128) übertragen. Aus den Adreß-Signalen AO bis A8 werden die Signale A7
BAD
und A8 für die Auswahl einer Speichermatrix aus den vier Speicher-Matrizen M-ARY1 bis M-ARY4 verwendet.
Der Adreß-Puffer ADB empfängt die Adreß-Signale AO bis A15 und bildet auf Grundlage dieser Signale interne komplementäre Adreß-Signale aO bis aJ5. Das interne komplementäre Adreß-Signal aO setzt sich aus einem internen Adreß-Signal aO, das mit dem Adreß-Signal AO in Phase ist, und aus einem internen Adreß-Signal aO zusammen, dessen Phase zu der des Adreß-Signals AO invertiert ist. Die übrigen internen komplementären Adreß-Signale al bis al 5 setzen sich in ähnlicher Weise aus den internen Adreß-Signalen al bis a15 und den internen Adreß-Signalen al bis a15 zusammen.
Von den vom Adreß-Puffer ADB gebildeten internen komplementären Adreß-Signalen a^O bis <*15 werden die Signale a7, a.8 und a9 bis a 15 den Spalten-Decodern C-DCR1 bis C-DCR4 zugeführt. Die Spalten-Decoder C-DCR1 bis C-DCR4 decodieren diese internen komplementären Adreß-Signale und liefern durch dieses Decodieren erhaltene Auswahlsignale (Decoder-Ausgangssignale) an die Gate-Elektroden von schaltenden Feldeffekttransistoren mit isolierter Gate-Elektrode (im folgenden als "MISFETs" bezeichnet) Q1001, Q1001, Q1128, Q1128, Q2001, Q2001, Q3001, Q3001 , Q4001 und Q4001 in den Spaltenschaltern C-SW1 bis C-SW4.
Aus den Wortleitungen WL11 bis WL1128, WL21 bis WL2128, WR11 bis WR1128 und WR21 bis WR2128 wird eine durch die Kombination der externen Adreß-Signale AO bis A8 bestimmte Wortleitung durch die oben beschriebenen Zeilen-Decoder R-DCR1 und R-DCR2 ausgewählt. Ein durch die Kombination der externen Adreß-Signale A7, A8 und A9 bis Al5 bestimmtes Paar von komplementären Datenleitungen wird aus der Vielzahl von komplementären Datenleitungspaaren
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D1OO1, D1OO1 bis D1128, D1128; D2001, D2OO1 bis D2128, D2128; D3001, D3001 bis D3128, D3128 und D4OO1 , D4OO1 bis D4128, D4128 durch die oben beschriebenen Spalten-Decoder C-DCR1 bis C-DCR4 und Spaltenschalter C-SW1 bis C-SW4 ausgewählt. Damit wird die Speicherzelle M-CEL ausgewählt, die am Schnittpunkt zwischen der gewählten Wortleitung und dem gewählten komplementären Datenleitungspaar liegt.
Bei der Leseoperation werden die schaltenden MISFETs Q1, Q1 bis Q4, Q4, Q8, Q8, Q12, Q12, Q16 und Q16 durch ein von der internen Steuersignal-Generatorschaltung COM-GE geliefertes Steuersignal in den Zustand "AUS" gebracht, obwohl keine Beschränkung darauf besteht. Damit sind gemeinsame Datenleitungen CDL1, CDL1 bis CDL4, CDL4 und Schreibsignal-Eingabe-Zwischenverstärker DIIA1 bis DIIA4 elektrisch isoliert. Die Information der ausgewählten Speicherzelle wird durch das gewählte komplementäre Datenleitungspaar auf die gemeinsamen Datenleitungen übertragen. Die auf die gemeinsamen Datenleitungen übertragene Information der Speicherzelle wird vom Leseverstärker festgestellt und durch den Datenausgabe-Zwischenverstärker DOIA sowie den Daten-Ausgabepuffer DOB ausgegeben.
Im vorliegenden Ausführungsbeispiel sind 16 Leseverstärker vorgesehen. Unter diesen Leseverstärkern SA1 bis SA16 wird ein Leseverstärker, d.h. der Leseverstärker, dessen Eingangsanschlüsse durch die gemeinsamen Datenleitungen mit dem gewählten komplementären Datenleitungspaar gekoppelt sind, durch ein Leseverstärker-Auswahlsignal von der Leseverstärker-Auswahlschaltung SASC ausgewählt. Dieser Leseverstärker führt die Erkennungsoperation durch.
Bei der Schreiboperation werden die schaltenden MISFETs QI, Q1 bis Q4, Q4, Q8, Q8 Q12, Q12, Q16 und Q16 durch das
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Steuersignal von der internen Steuersignal-Generatorschaltung COM-GE in den Zustand "EIN" gebracht. Falls der Spalten-Decoder C-DCR1 beispielsweise in Übereinstimmung mit den Adreß-Signalen A7 bis A15 die schaltenden MISFETs Q1001 und Q1001 in den Zustand "EIN" gebracht hat, wird das Ausgangssignal des Dateneingabe-Zwischenverstärkers DIIA1 durch das gemeinsame Datenleitungspaar CDL1, CDL1 und die MISFETs Q1f Q1, Q1001, Q1001 zum komplementären Datenleitungspaar D1001, D1001 übertragen. Wenn bei dieser Gelegenheit die Wortleitung WL11 durch den Zeilen-Decoder R-DCR1 ausgewählt ist, wird dem Ausgangssignal des Dateneingabe-Zwischenverstärkers DIIA1 entsprechende Information in die Speicherzelle geschrieben, die am Schnittpunkt zwischen der Wortleitung WL11 und den komplementären Datenleitungen D1001, D1001 angeordnet ist.
Ohne Beschränkung darauf setzt sich das gemeinsame Datenleitungspaar CDL1 und CDL1 nach vorliegender Ausführungsform aus vier Sätzen gemeinsamer Datenleitungspaare (Paare gemeinsamer Sub-Datenleitungen) zusammen. Von diesen vier Sätzen gemeinsamer Datenleitungspaare sind in der Zeichnung zwei Sätze gezeigt. Wie die dargestellten gemeinsamen Datenleitungspaare sind die übrigen zwei Sätze durch die schaltenden MISFETs Q2, Q2 bzw. Q3, Q3 mit dem Dateneingabe-Zwischenverstärker DIIAl gekoppelt. Die Eingangsanschlüsse eines Leseverstärkers und eine Eingangs- und Ausgangs-Elektrode eines jeden der 32 Sätze von schaltenden MISFETs sind mit jedem der vier Sätze gemeinsamer Datenleitungspaare gekoppelt. Das heißt, die Eingangsanschlüsse des Leseverstärkers SA1 und die Eingangs- und Ausgangsanschlüsse der schaltenden MISFETs Q1001, Q1001 bis Q1032, Ql032 sind mit dem ersten gemeinsamen Datenleitungspaar gekoppelt; die Eingangsanschlüsse des Leseverstärkers SA2 und die Eingangs- und Ausgangsanschlüsse der schaltenden MISFETs Q1033, Q1033 bis Q1064, Q1064 sind
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mit dem zweiten gemeinsamen Datenleitungspaar gekoppelt; die Eingangsanschlüsse des Leseverstärkers SA3 und die Eingangs- und Ausgangsanschlüsse der schaltenden MISFETs Q1065, Q1065 bis Q1096, Q1096 sind mit dem dritten gemeinsamen Datenleitungspaar gekoppelt; und die Eingangsanschlüsse des Leseverstärkers SA4 sowie die Eingangsund Ausgangsanschlüsse der schaltenden MISFETs Q1097, Q1097 bis Q1128, Q1128 sind mit dem vierten gemeinsamen Datenleitungspaar gekoppelt. Beim Schreibbetrieb sind die vier Sätze gemeinsamer Datenleitungspaare durch die schaltenden MISFETs Q1, Q1 bis Q4, Q4 elektrisch miteinander gekoppelt, während sie beim Lesebetrieb elektrisch voneinander isoliert sind. Damit ist es möglich, beim Lesebetrieb die mit den Eingangsanschlüssen des Leseverstärkers verbundenen Streukapazitäten zu reduzieren, so daß sich eine Steigerung der Geschwindigkeit der Leseoperation erzielen läßt. Beim Lesebetrieb wird nur der Leseverstärker für die Ausführung der Wahrnehmungsoperation ausgewählt, dessen Eingangsanschlüsse mit dem Paar der gemeinsamen Sub-Datenleitungen gekoppelt sind, auf das die Information von der gewählten Speicherzelle durch ^ die schaltenden MISFETs übertragen wurde. Der Aufbau der anderen gemeinsamen Datenleitungspaare CDL2, CDL2 bis CDL4, CDL4 entspricht im wesentlichen dem des beschriebe-
nen gemeinsamen Datenleitungspaares CDL1, CDL1. \
Obwohl nach vorliegender Ausfuhrungsform das gemeinsame j Steuersignal WECS an die schaltenden MISFETs Q1, QI bis Q4, Q4, Q8, Q8, Q12, Q12, Q16 und Q16 geliefert wird, können die Auswahlsignale von den Spalten-Decodern auch den jeweiligen schaltenden MISFETs zugeführt werden. Damit ist es möglich, beim Schreibbetrieb die Lastkapazität des Daten-Eingabe-Zwischenverstärkers zu reduzieren, so daß sich eine Steigerung der Geschwindigkeit des Schreibbetriebs erzielen läßt.
BAD
Die interne Steuersignal-Generatorschaltung COM-GE empfängt zwei externe Steuersignale, CS" (Chip-Auswahlsignal) und WE (Schreib-Freigabesignal) und generiert eine Vielzahl von Steuersignalen CS1, CS2, CS2, WECS, WECS, DOC usw..
Die Leseverstärker-Auswahlschaltung SASC empfängt das Chip-Auswahlsignal CS und die internen komplementären Adreß-Signale a 7 bis a_15 und bildet das genannte Leseverstärker-Auswahlsignal und die internen Chip-Auswahlsignale CS, CS.
In Fig. 2 ist ein detaillierteres Blockschaltbild des Adreß-Puffers ADB und der Zeilen-Decoder R-DCRO, R-DCR1 und R-DCR2 nach Fig. 1 gezeigt.
In Fig. 2 sind die Schaltkreise, deren logische Symbole ausgangsseitig schwarz markiert sind, Quasi-CMOS-Schaltkreise, in denen ein Ausgangstransistor für das Laden und Entladen einer Ausgangs-Signalleitung aus einem Bipolar-Transistor aufgebaut ist, während die Transistoren für die logische Verarbeitung, wie z.B. Inversions-, Nicht-Inversions-, NAND- oder NOR-Operationen,aus CMOSFETs aufgebaut sind. Die mit den gewöhnlichen logischen Symbolen gekennzeichneten Schaltkreise sind reine CMOS-Schaltungen.
Wie in Fig. 2 gezeigt, sind im Adreß-Puffer ADB invertierende/nicht invertierende Schaltkreise GO bis G8 angeordnet, deren Eingänge von außen die Adreß-Signale AO bis A8 mit TTL-Pegeln empfangen, und die dazu dienen, die nicht invertierten Ausgaben aO bis a8 sowie die invertierten Ausgaben aO bis a8 auf die komplementären Ausgabe-Signalleitungen zu übertragen.
Jeder der invertierenden /nicht invertierenden Schaltkreise GO bis G8 ist aus einem Quasi-CMOS-Schaltkreis aufgebaut, wie in Fig. 4 gezeigt.
BAD OFMGiNAL
In Fig. 4 bezeichnen die Bezugszeichen Q40, Q42, Q44, Q46, Q50, Q52 und Q53 n-Kanal-MISFETs, Q41, Q43, Q45 und Q49 p-Kanal-MISFETs und Q47, Q48, Q51 und Q54 npn-Bipolar-Transistoren.
Ein Widerstand R40 und der MISFET Q40 bauen eine Gate-Schutzschaltung auf, die zum Schutz des Gate-Isolierfilms der MISFETs Q41, Q42 gegen einen an einem Eingangsanschluß auftretenden externen Spannungsstoß dient.
Da die MISFETs Q41, Q42, Q43 und Q44 einen CMOS-Inverter in zweistufiger Kaskadenschaltung bilden, wird ein mit dem Signal am Schaltungspunkt N1 in Phase befindliches Signal auf einen Schaltungspunkt N3 übertragen.
Da auch die MISFETs Q45 und Q46 einen CMOS-Inverter bilden, wird auf einen Schaltungspunkt N4 ein zum Signal am Schaltungspunkt N3 gegenphasiges Signal übertragen.
Der Transistor Q47 ist ein Ausgangstransistor für das Laden der kapazitiven Last C41 eines Ausgangsanschlusses CUT, während der Transistor Q48 ein Ausgangstransistor für das Entladen der kapazitiven Last C41 ist.
Da auch die MISFETs Q49 und Q50 einen CMOS-Inverter aufbauen, wird zu einem Schaltungspunkt N5 ein zum Signal am Schaltungspunkt N3 gegenphasiges Signal übertragen.
Der MISFET Q52 ist ein Source-Folger-MISFET, der durch das Signal am Schaltungspunkt N3 auf "EIN" geschaltet wird, um dem Transistor Q54 für das Entladen der kapazitiven Last C42 an einem Ausgangsanschluß OUT einen Basisstrom zuzuführen. Der MISFET Q53 arbeitet nicht nur als Last des Source-Folger-MISFET Q52, sondern auch als ein schaltender MISFET für das Abführen von in der Basis des Transistors Q54 gespeicherten Ladungen.
Um die Aussteuerung des Transistors Q48 in seinen Sättigungsbereich zu verhindern, ist der Source-Anschluß des MISFET Q45 mit dem Kollektoranschluß des Transistors Q48, nicht mit einer Leistungsquelle Vcc verbunden. In ähnlieher Weise ist der Drain-Anschluß des MISFET Q52 mit dem Kollektor des Transistors Q54 und nicht mit der Leistungsquelle Vcc verbunden, um die Aussteuerung des Transistors Q54 in seinen Sättigungsbereich zu verhindern. Dieser Punkt bildet eine wesentliche Verbesserung.
Ist ein Signal auf hohem Pegel an den Eingangsanschluß IN der invertierenden/nicht invertierenden Schaltung von Fig. 4 angelegt, nimmt der Schaltungspunkt N3 den hohen Pegel und die Schaltungspunkte N4 und N5 nehmen einen niedrigen Pegel an, um der Basis des Transistors Q47 durch den Transistor Q43 einen Basisstrom zuzuführen, so daß der Transistor Q47 auf "EIN" geschaltet wird. Befindet sich der Ausgangsanschluß OUT auf dem hohen Pegel, wird der MISFET Q52 auf "EIN" geschaltet, so daß der Basisstrom dem Transistor Q54 durch diesen MISFET Q52 zugeführt wird. Zu diesem Zeitpunkt befinden sich die MISFETs Q46 und Q50 auf "EIN", da der Schaltungspunkt N3 auf dem hohen Pegel ist. Folglich schalten die Transistoren Q45 und Q54 auf "AUS", da die in ihren Basisbereichen gespeicherten Ladungen durch die MIS-FETs Q46 und Q50 abgeführt werden. Die kapazitive Last C41 wird daher schnell durch den Bipolar-Ausgangstransistor Q47 mit niedriger Ausgangsimpedanz geladen, während die kapazitive Last C42 schnell durch den Bipolar-Ausgangstransistor Q54 mit niedriger Ausgangsimpedanz entladen wird. Wenn das Laden der kapazitiven Last C4 2 beendet ist, hört der Stromfluß durch den Kollektor-Emitter-Pfad des Transsitors Q47 auf. Ist die Entladung der kapazitiven Last C42 beendet, hört der Stromfluß durch den Drain-Source-Pfad des MISFET Q52 und den Kollektor-Emitter-Pfad des Bipolar-Transistors Q54 auf.
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Wird an den Eingangsanschluß IN des invertierenden/nicht invertierenden Schaltkreises nach Fig. 4 ein Signal auf niedrigem Pegel angelegt, schalten die Transistoren Q47 und Q54 auf "AUS" und die Transistoren Q48 und Q51 auf "EIN", so daß die kapazitive Last C41 schnell entladen und die kapazitive Last C42 schnell geladen wird. Zu diesem Zeitpunkt schaltet der MISFET Q53 auf "EIN", da der Schaltungspunkt N5 den hohen Pegel annimmt. Folglich werden die in der Basis des Bipolar-Transistors Q54 gespeicherten Ladungen schnell durch den MISFET Q5 3 auf einen Punkt auf Erdpotential entladen, so daß die Abschaltgeschwindigkeit des Bipolar-Transistors Q54 gesteigert wird. Wenn die Entladung der kapazitiven Last C41 beendet ist, hört der Stromfluß durch den Drain-Source-Pfad des MISFET Q45 und den Kollektor-Emitter-Pfad des Bipolar-Transistors Q48 auf. Ist die Ladung der kapazitiven Last C42 beendet, hört der Stromfluß durch den Kollektor-Emitter-Pfad des Bipolar-Transistors Q51 auf.
Falls die Ladung und Entladung der kapazitiven Lasten C41 und C42 nicht durch die Bipolar-Ausgangstransistoren Q47, Q48, Q51 und Q54, sondern statt dessen durch MISFETs ausgeführt werden, können diese Vorgänge nur mit geringer Geschwindigkeit erfolgen, da der "EIN"-Widerstand des MISFET, verglichen mit dem des Bipolar-Transistors, einen erheblich höheren Wert annimmt.
Dagegen sind im Adreß-Puffer des Ausführungsbeispiels nach Fig. 2 die Ausgangstransistoren der invertierenden/nicht invertierenden Schaltungen GO bis G8 für die Lieferung der internen Adreß-Signale aO, aO bis a8, a8 an die Ausgabe-Signalleitungen aus Bipolar-Transistoren aufgebaut, wie in Fig. 4 gezeigt, so daß die invrrtierenden/nicht invertierenden Schiiltungen GO bis G8 mit hoher Geschwindigkeit arbeiten können, selbst wenn ihre Ausgabe-Signal leitungen
BAD OFWGlHAL
über relativ lange Strecken auf der Oberfläche des Halbleiter-Chips angeordnet sind.
Der Zeilen-Decoder R-DCRO in Fig. 2 arbeitet als der Vordecoder des Adreß-Schaltkreises. Dieser Zeilen-Decoder R-DCRO ist aus den NAND-Schaltungen G16 bis G23, G24 bis G31 und G40 bis G47 mit jeweils drei Eingängen, auf die die vom Adreß-Puffer ADB erhaltenen internen Adreß-Signa-Ie a0, äo bis a8, a8 gegeben werden, und aus den NOR-Schaltkreisen G32 bis G39 mit jeweils zwei Eingängen aufgebaut, an die das Chip-Auswahlsignal CS und die Ausgangssignale der NAND-Schaltkreise G24 bis G31 mit drei Eingängen angelegt werden.
Die Ausgabe-Signalleitungen (d.h. die Ausgabe-Signalleitungen der NAND-Schaltkreise G16 bis G23 und G40 bis G47 mit jeweils drei Eingängen und die Ausgabe-Signalleitungen der NOR-Schaltkreise G32 bis G39 mit jeweils zwei Eingängen) des Zeilen-Decoders R-DCRO als des Vordecoders sind in vertikaler Richtung über lange Strecken innerhalb der Zeilen-Decoder R-DCR1 und R-DCR2 angeordnet, die die Decoder-Treiber des Adreß-Schaltkreises sind, wie in Fig. 2 dargestellt.
Jeder der NAND-Schaltkreise G16 bis G23, G24 bis G31 und G40 bis G47 mit jeweils drei Eingängen im Zeilen-Decoder R-CDRO von Fig. 2 ist, wie in Fig. 5 gezeigt, aus einem Quasi-CMOS-Schaltkreis aufgebaut.
Der Quasi-CMOS-NAND-Schaltkreis mit drei Eingängen nach Fig. 5 umfaßt einen logischen Eingabe-Verarbeitungsbereich, der aus den p-Kanal-MISFETs Q55 bis Q57 und den n-Kanal-MISFETs Q58 bis Q61 aufgebaut ist, sowie einen Ausgabebe-" reich, der aus den npn-Bipolar-Ausgangstransistoren Q62, Q63 aufgebaut ist. Der MISFET Q61 arbeitet als ein schaltender MISFET für die Abführung der in der Basis des Bipo-
QFÜGINAL
lar-Transistors Q63 gespeicherten Ladungen.
Sind Eingangssignale auf hohem Pegel an alle drei Eingangsanschlüsse IN1 bis IN3 angelegt, schalten die Transistoren Q55 bis Q57 auf "AUS", die Transistoren Q58 bis Q60 auf "EIN", ein Schaltungspunkt N7 nimmt einen niedrigen Pegel an, und der Transistor Q61 schaltet auf "AUS". Im Ausgabebereich schaltet anschließend der Transistor Q62 auf "AUS", und der Transistor Q63 wird durch die Transistoren Q58 bis Q60 mit einem Basisstrom versorgt und schaltet auf "EIN", wenn ein Ausgangsanschluß OUT auf dem hohen Pegel liegt. Die Ladungen in der kapazitiven Last C43 des Ausgangsanschlusses OUT werden durch den Kollektor-Emitter-Pfad des Transistors Q63 rasch zu einem Punkt auf Erdpotential entladen, während gleichzeitig ein Entladestrom durch einen Pfad fließt, der über die kapazitive Last C43, eine Diode Q64, die MISFETs Q58 bis Q60 und den Basis-Emitter-Übergang des Bipolar-Transistors Q6 3 verläuft. Ein Spannungsabfall über den beiden Enden der Diode Q64 steuert den Transistor Q62 zu diesem Zeitpunkt zuverlässig in seinen
"AUS"-Zustand. * ]
Wenn an mindestens einem der drei Eingangsanschlüsse IN1 bis IN3 ein Eingangssignal mit niedrigem Pegel angelegt is nimmt der Schaltungspunkt N7 den hohen Pegel an, der Transistor Q62 schaltet auf "EIN", und die kapazitive Last C43 wird durch den Kollektor-Emitter-Pfad des Transistors Q62 rasch aufgeladen. Entsprechend dem hohen Pegel des Schaltungspunktes N7 schaltet der Transistor Q61 auf "EIN", und die in der Basis des Transistors Q63 gespeicherten Ladungen werden durch den Drain-Source-Pfad des Transistors Q61 rasch abgeführt, so daß die Abschalt-Geschwindigkeit des Transistors Q63 gesteigert werden kann.
In dieser Weise ist der Ausgabebereich des Quasi-CMOS-NAND-Schaltkreises mit drei Eingängen entsprechend Fig. 5 aus
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den Bipolar-Transistoren Q62 und Q63 aufgebaut, wodurch die Ladung und Entladung der kapazitiven Last C4 3 mit hoher Geschwindigkeit durchgeführt werden können.
Da die Ausgänge der NAND-Schaltkreise G24 bis G31 mit drei Eingängen im Zeilen-Decoder R-DCRO von Fig. 2 mit den Eingängen der NOR-Schaltkreise G32 bis G39 verbunden sind, wobei diese Verbindung relativ kurz ist, kann jeder dieser Schaltkreise, wie in Fig. 6 gezeigt, einen reinen CMOS-Aufbau haben.
Der reine CMOS-NAND-Schaltkreis mit drei Eingängen entsprechend Fig. 6 umfaßt die p-Kanal-MISFETs Q64 bis Q66 und die n-Kanal-MISFETs Q67 bis Q69. Da die Länge einer Signalleitung von einem Ausgangsanschluß OUT, wie oben beschrieben, kurz ist, ist der Wert der Streukapazität C44 des Ausgangsanschlusses OUT klein.
Dementsprechend können die Lade- und Entlade-Vorgänge der kleinen Streukapazität C44 mit vergleichsweise hoher Geschwindigkeit erfolgen, selbst wenn sie durch die MISFETs Q64 bis Q66 und Q67 bis Q69 mit relativ hohen "EIN"-Widerständen durchgeführt werden.
Jeder der NOR-Schaltkreise G32 bis G39 mit zwei Eingängen im Zeilen-Decoder R-DCRO in Fig. 2 ist, wie in Fig. 7 gezeigt, aus einem Quasi-CMOS-Schaltkreis aufgebaut.
Der Quasi-CMOS-NOR-Schaltkreis mit zwei Eingängen nach Fig. 7 umfaßt einen logischen Eingabe-Verarbeitungsbereich, der aus den p-Kanal-MISFETs Q70, Q71 und den n-Kanal-MIS-FETs Q72 bis Q74 aufgebaut ist, und einen Ausgabebereich, der aus den npn-Bipolar-Ausgangstransistoren Q75, Q76 aufgebaut ist. Der MISFET Q74 arbeitet als ein schaltender MISFET, der zur Abführung der in der Basis des Bipolar-Transistors Q76 gespeicherten Ladungen dient.
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Sind an beide Eingangsanschlüsse IN1 und IN2 Eingangssignale auf niedrigem Pegel angelegt, schalten die Transistoren Q70 und Q71 auf "EIN", die Transistoren Q72 und Q73 schalten auf "AUS", und ein Schaltungspunkt N9 nimmt einen hohen Pegel an. Anschließend schaltet der Transistor Q75 auf "EIN", und die kapazitive Last Q45 eines Ausgangsanschlusses OUT wird durch den Kollektor-Emitter-Pfad des Transistors Q75 rasch geladen. Der hohe Pegel des Schaltungspunktes N9 schaltet den Transistor Q74 auf "EIN", und die in der Basis des Transistors Q76 gespeicherten Ladungen werden durch den Drain-Source-Pfad des Transistors Q74 rasch abgeführt, so daß die Abschalt-Geschwindigkeit des Transistors Q76 erhöht werden kann.
Wenn zumindest an einen der beiden Eingangsanschlüsse, z.B. den Eingangsanschluß IN1, ein Eingangssignal auf hohem Pegel angelegt ist, schaltet der Transistor Q70 auf "AUS", der Transistor Q72 auf "EIN", und der Schaltungspunkt N9 nimmt den niedrigen Pegel an. Im Ausgabebereich schaltet anschließend der Transistor Q75 auf "AUS", und der Transi-j stör Q76 wird durch die Transistoren Q72, Q77 mit einem
1 I Basisstrom versorgt und schaltet auf "EIN", wenn sich der Ausgangsanschluß OUT auf dem hohen Pegel befindet. Ladungen in der kapazitiven Last C45 des Ausgangsanschlusses ; OUT werden durch den Kollektor-Emitter-Pfad des Transistors Q76 rasch abgeführt, während zum gleichen Zeitpunkt 1 ein Entladestrom durch einen Pfad fließt, der über die kapazitive Last C45, eine Diode Q77, den Drain-Source-Pfad des MISFET Q72 und den Basis-Emitter-Ubergang des Bipolar-Transistors Q76 verläuft. Aufgrund eines Spannungsabfalls über beiden Enden der Diode Q77 zu diesem Zeitpunkt wird der Bipolar-Transistor Q75 zuverlässig in seinen "AUS"-Zustand gesteuert.
Die Zeilen-Decoder RrDCRI und R-DCR2 in Kig. 2 arbeiten als die Decoder-Treiber des Adreß-Schaltkreiscs„ Der Zei-
len-Decoder R-DCR1 umfaßt eine NOR-Schaltung G48 mit zwei Eingängen, die die Ausgangssignale des Zeilen-Decoders R-DCRO empfängt, NAND-Schaltungen G4 9 bis G56 mit zwei Eingängen, die das Ausgangssignal der NOR-Schaltung G48 und die Ausgangssignale des Zeilen-Decoders R-DCRO empfangen, und Inverter G57 bis G64, die die Ausgangssignale der NAND-Schaltungen G49 bis G56 empfangen.
Die Länge der Signalleitungen zwischen dem Ausgang des NOR-Schaltkreises G48 und den Eingängen der NAND-Schaltkreise G49 bis G56 ist relativ groß, und die Werte der Streukapazitäten dieser Signalleitungen sind hoch. Dementsprechend ist der NOR-Schaltkreis G48 aus dem Quasi-CMOS-Schaltkreis aufgebaut, wie er in Fig. 7 gezeigt ist.
Da die Ausgänge der NAND-Schaltungen G49 bis G56 im Zeilen-Decoder R-DCR1 nach Fig. 2 mit den Eingängen der Inverter G57 bis G64 verbunden sind und diese Verbindung nur relativ kurz ist, ist jede dieser NAND-Schaltungen aus einem reinen CMOS-Schaltkreis aufgebaut, wie er in Fig. 9 gezeigt ist.
Die reine CMOS-NAND-Schaltung mit zwei Eingängen nach Fig. 9 ist aus den p-Kanal-MISFETs Q82, Q83 und den n-Kanal-MIS-FETs Q84, Q85 aufgebaut. Da die Länge der Signalleitung von einem Ausgangsanschluß OUT, wie oben beschrieben, gering ist, ist der Kapazitätswert der Streukapazität des Ausgangsanschlusses OUT klein.
Demnach kann das Laden und Entladen der kleinen Streukapazität C47 mit hoher Geschwindigkeit erfolgen, selbst wenn es durch die MISFETs Q82, Q83, Q84 und Q85 mit relativ großen "EIN"-Widerständen ausgeführt wird.
Die Ausgänge der Inverter G57 bis G64 im Zeilen-Decoder R-DCR1 nach Fig. 2 sind mit den Wortleitungen WL11 bis WL18
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der Speicheranordnung M-ARY1 verbunden. Demnach sind die Ausgabesignalleitungen (d.h. die Ausgabesignalleitungen der Inverter G57 bis G64) des Zeilen-Decoders R-DCR1 als des Decoder-Treibers so angeordnet, daß sie innerhalb der Speicheranordnung M-ARY1 als die Wortleitungen WL11 bis WL18 relativ lange Entfernungen in lateraler Richtung überdecken, so daß die Streukapazitäten der Wortleitungen WL11 bis WL18 ziemlich groß werden.
Jeder der Inverter G57 bis G64 im Zeilen-Decoder R-DCR1 nach Fig. 2 wird somit aus einem Quasi-CMOS-Schaltkreis aufgebaut, wie er in Fig. 10 gezeigt ist.
Der Quasi-CMOS-Inverter nach Fig. 10 umfaßt einen p-Kanal-MISFET Q86, n-Kanal-MISFETs Q87 bis Q89 und npn-Bipolar-Ausgangstransistoren Q90, Q91. Der Betrieb dieses Quasi-CMOS-Inverters entspricht dem der Schaltkreise Q49 bis Q54 für die Erzielung der invertierten Ausgabe OUT des invertierenden/nicht invertierenden Schaltkreises in Fig. 4. Auf eine detaillierte Beschreibung wird deshalb verzichtet. Das Laden und Entladen einer großen Streukapazltat C4 8 wird mit hoher Geschwindigkeit durch die npn-Bipolar-Ausgangstransistoren Q90, Q91 durchgeführt.
Der Zeilen-Decoder R-DCR2 in Fig. 2 ist ähnlich dem oben genannten Zeilen-Decoder R-DCR1 aufgebaut.
Fig. 3 zeigt ein detaillierteres Blockdiagramm des Adreß-Puffers ADB, des Spalten-Decoders C-DCR1 usw. in Fig. 1.
Auch in Fig. 3 sind die Schaltkreise, deren logische Symbole ausgangsseitig schwarz markiert sind, Quasi-CMOS-Schaltkreise, in denen ein Ausgangstransistor für das Laden und Entladen der Streukapazität einer Ausgabesignalleitung aus einem Bipolar-Transistor aufgebaut ist,und in denen die logische Verarbeitung, wie z.B„ eine Inver-
sion, eine Nicht-Inversion, eine NAND- oder NOR-Operation, durch eine CMOS-Schaltung ausgeführt wird. Der mit dem gewöhnlichen logischen Symbol dargestellte Schaltkreis ist ein reiner CMOS-Schaltkreis. Wie in Fig. 3 gezeigt, sind im Adreß-Puffer ADB invertierende/nicht invertierende Schaltungen G7 bis G15 angeordnet, deren Eingänge die Adreß-Signale A7 bis A15 auf TTL-Pegeln von außen empfangen, und die zur Übertragung der nicht invertierten Ausgaben a7 bis a15 und der invertierten Ausgaben a7 bis ä*15 an die komplementären Ausgangssignalleitungen dienen.
Jede der invertierenden/nicht invertierenden Schaltungen G7 bis G15 ist aus dem in Fig. 4 gezeigten Quasi-CMOS-Schaltkreis aufgebaut. Dementsprechend sind die Ausgangstransistoren jedes invertierenden/nicht invertierenden Schaltkreises G7 bis G15, wie in Fig. 4 dargestellt, aus Bipolar-Transistoren hergestellt, so daß die invertierenden/ nicht invertierenden Schaltungen G7 bis G15 selbst dann mit hoher Geschwindigkeit arbeiten können, wenn ihre Ausgabesignalleitungen so angeordnet sind, daß sie über relativ große Strecken auf der Oberfläche des Halbleiter-Chips verlaufen.
Der Spalten-Decoder C-DCR1 umfaßt die NAND-Schaltungen G74 bis G77, G78 bis G81 und G82 bis G85 mit jeweils zwei Eingängen, an die die vom Adreß-Puffer ADB erhaltenen internen Adreß-Signale a7 bis a15 und a7 bis ä*15 angelegt werden, sowie die NAND-Schaltungen G86 bis G93 mit jeweils drei Eingängen.
Wie in Fig. 3 gezeigt, sind im Spalten-Decoder C-DCR1 die Ausgabesignalleitungen der NAND-Schaltungen G74 bis G93 darüberhinaus mit großen Abständen angeordnet und mit den Eingangsanschlüssen einer großen Anzahl von NOR-Schaltungen G94 bis G95 verbunden, so daß die Streukapazitäten der
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Ausgabesignalleitungen der NAND-Schaltungen G74 bis G93 hohe Werte annehmen.
Aus diesem Grund ist jede der NAND-Schaltungen G86 bis G93 mit drei Eingängen aus dem Quasi-CMOS-NAND-Schaltkreis aufgebaut, wie er in Fig. 5 gezeigt ist, und jede der NAND-Schaltungen G74 bis G85 mit zwei Eingängen ist aus einem Quasi-CMOS-NAND-Schaltkreis aufgebaut, wie man ihn durch Weglassen des Eingangsanschlusses IN3 und der MISFETs Q57, Q60 in Fig. 5 erhält.
Andererseits sind nach Fig. 3 die Ausgabesignalleitungen der mit drei Eingängen versehenen NOR-Schaltungen G94, G95 mit den Eingängen von Invertern G100, G101 mit kurzen Abständen verbunden, so daß die Streukapazitätcn der Ausgabesignalleitungen dieser NOR-Schaltungen G94, G95 kleine Kapazitätswerte haben. Dementsprechend ist jede der NOR-Schaltungen G94 bis G95 mit jeweils drei Eingängen aus einem reinen CMOS-NOR-Schaltkreis aufgebaut.
Die Ausgabesignalleitungen der Inverter G100, G101 sind weiterhin mit relativ kurzen Verbindungen an die Eingangsanschlüsse von NOR-Schaltungen G98, G99 mit jeweils zwei Eingängen angeschlossen, so daß die Streukapazitäten der Ausgabesignalleitungen der Inverter G100, G101 geringe Werte aufweisen. Dementsprechend ist jeder der Inverter ι G100, G101 aus einem bekannten reinen CMOS-Inverter aufgebaut.
Die Ausgabesignalleitungen der NOR-Schaltungen G98, G99 sind an die Gate-Elektroden der schaltenden MISFETs Q1001, Q1001 des Spaltenschalters C-SW1 mit relativ kurzen Verbindungen angeschlossen, so daß ihre Streukapazitäten klein sind. Dementsprechend ist auch jede dieser NOR-Schaltungen aus einem reinen CMOS-NOR-Schaltkreis mit zwei Eingängen auf-
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gebaut, wie er in Fig. 8 gezeigt ist.
Der reine CMOS-NOR-Schaltkreis mit zwei Eingängen nach Fig. 8 ist aus p-Kanal-MISFETs Q78, Q79 und aus n-Kanal-MISFETs Q80, Q81 aufgebaut. Da der Abstand der Signalleitung von einem Ausgangsanschluß relativ klein ist, hat die Streukapazität C46 des Ausgangsanschlusses OUT einen kleinen Wert.
Demnach kann das Laden und Entladen der kleinen Streukapazität C46 mit hoher Geschwindigkeit erfolgen, selbst wenn es durch die MISFETs Q78, Q79, Q80 und Q81 mit verhältnismäßig hohen "EIN"-Widerständen ausgeführt wird.
Jeder der oben genannten NOR-Schaltkreise G94 bis G95 mit drei Eingängen ist aus einem reinen CMOS-Schaltkreis aufgebaut, wobei bei dem in Fig. 8 gezeigten NOR-Schaltkreis mit zwei Eingängen ein dritter Eingangsanschluß IN3 hinzugefügt wird, ein dritter p-Kanal-MISFET, dessen Gate mit dem dritten Eingangsanschluß IN3 verbunden ist, in Serie mit den MISFETs Q78 und Q79 eingefügt wird, und ein dritter n-Kanal-MISFET, dessen Gate mit dem Eingangsanschluß IN3 verbunden ist, parallel zu den MISFETs Q80,
Q81 eingefügt wird. *
Zusätzlich ist aus Fig. 3 ein detaillierterer Aufbau der 1-Bit-Speicherzelle M-CEL der Speicheranordnung M-ARY1 nach Fig. 1 zu entnehmen. Im einzelnen ist die dargestellte Speicherzelle M-CEL aus einem Flip-Flop, in dem die Eingänge und Ausgänge eines Paares von Invertern aus Lastwiderständen R1 , R2 und n-Kanal-MISFETs Q101, Q102 über Kreuz geschaltet sind sowie aus n-Kanal-MISFETs Q103, Q104 aufgebaut, die als Ubertragungs-Gates dienen.
Das Flip-Flop wird als Mittel für die Speicherung von Information verwendet. Die Ubertragungs-Gates werden durch das " Adreß-Signal gesteuert, das an die mit dem Zeilen-Decoder R-DCR1 verbundene Wortleitung WL11 angelegt ist, und die
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Informationsübertragung zwischen dem komplementären Datenleitungspaar D1001, D1001 und dem Flip-Flop wird durch die Übertragungs-Gates gesteuert.
Fig. 11 zeigt ein Schaltbild, in dem detailliert ein Beispiel der wesentlichen Bereiche der Leseverstärker-Auswahlschaltung SASC und ein Beispiel der internen Steuersignal-Generatorschaltung COM-GE nach Fig. 1 dargestellt ist.
In der Figur ist die Schaltung des Teils des Leseverstärker-Auswahlschaltkreises SASC gezeigt, der das externe Chip-Auswahlsignal CS~ empfängt und die Steuersignale CS, CS bildet, die dem Datenausgabe-Zwischenverstärker DOIA, dem Zeilen-Decoder R-DCRO und dem Spalten-Decoder C-DCR1 zuzuführen sind.
Die Schaltung dieses Teiles, an den das externe Chip-Auswahlsignal CS angelegt ist, ist aus demselben Schaltkreis aufgebaut wie die invertierende/nicht invertierende Schaltung in Fig. 4. Da das Ausgangssignal CS dieses Schaltkreises von Bipolar-Ausgangstransistoren T1, T2, T3 und T4 erhalten wird, ist die Kapazitätsabhängigkeit der Lade- und Entladegeschwindigkeit der Ausgaben CS, CS der Leseverstärker-Auswahlschaltung SASC gering. Dementsprechend wird die Ausgabe CS schnell, selbst wenn der Ausgang CS der Leseverstärker-Auswahlschaltung SASC mit den Eingangsanschlüssen der NOR-Gatter G32 bis G39 des Zeilen-Decoders R-DCRO in Fig. 2 und mit den Eingangsanschlüssen der NOR-Gatter G94 bis G95 des Spalten-Decoders C-DCR1 in Fig. 3 verbunden ist. Daneben erhält man auch eine schnelle Ausgabe CS, selbst wenn der Ausgang CS der Leseverstärker-Auswahlschaltung SASC mit den Gate-Elektroden einer Vielzahl von schaltenden MISFETs im Datenausgabe-Zwischenverstärker DOIA verbunden ist.
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Obwohl es in der Figur nicht dargestellt ist, umfaßt die Leseverstärker-Auswahlschaltung SASC einen Decoder-Schaltkreis, der die internen komplementären Adreß-Signale a7 bis a15 und das genannte Steuersignal CS empfängt und ein dem Leseverstärker zuzuführendes Auswahlsignal S1 bildet. Von den Leseverstärkern SA1 bis SA16 wird durch diese Decoder-Schaltung der Leseverstärker ausgewählt, dessen Eingangsanschlüsse elektrisch mit dem auszuwählenden komplementären Datenleitungspaar verbunden sind, woraufhin sein Lesebetrieb ausgeführt wird. Der Ausgangsteil dieser Decoder-Schaltung ist aus einem Quasi-CMOS-Schaltkreis aufgebaut, um die Kapazitätsabhängigkeiten des Ladens und Entladens des Ausgangs zu verringern. Damit kann die Arbeitsgeschwindigkeit für das Auswählen des Leseverstärkers er- höht werden. Selbst wenn das genannte Steuersignal der Decoder-Schaltung zugeführt wird, ist das Steuersignal CS schnell, da es durch die oben genannten Bipolar-Transistoren gebildet wird.
Obwohl in diesem Ausführungsbeispiel die Decoder-Schaltung in der Leseverstärker-Auswahlschaltung SASC angeordnet ist, um die Leseverstärker auszuwählen, können auch die durch die Spalten-Decoder C-DCR1 bis C-DCR4 gebildeten Auswahlsignale als die Auswahlsignale für die Leseverstärker verwendet werden. Durch diese Maßnahme läßt sich die Anzahl der Bauelemente verringern und damit die Integrationsdichte steigern.
Die interne Steuersignal-Generatorschaltung COM-GE in Fig. 11 umfaßt einen Schaltungsteil, der mit dem externen Chip-Auswahlsignal CS beaufschlagt wird, um dadurch eine Vielzahl von internen Verzögerungs-Chip-Auswahlsignalen CS2, CS~1 , CS1 und CS3 zu generieren. Dieser Schaltungsbe-reich ist großteils aus CMOS-Schaltkreisen aufgebaut. Da man die Ausgaben CS2, c!Fi , CS1 und CS3 jedoch jeweils von
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Bipolar-Ausgangstransistoren T5, T6; Τ9, Τ10; Τ11, Τ12; und Τ7, Τ8 erhält, sind die Kapazitätsabhängigkeiten des Ladens und Entladens dieser Ausgaben gering.
Die interne Steuersignal-Generatorschaltung COM-GE in Fig. 11 ist weiterhin mit einem Schaltungstoi1 versehen, der mit dem externen Schreib-Freigabesignal WE und den internen Verzögerungs-Chip-Auswnhlsignalen CS1, CS2 beaufschlagt wird, um dadurch die Schreib-Steuersignale WECS, WECS und ein Datenausgabepuffer-Steuersignal DOC zu generieren. Der Großteil dieses Schaltungsbereichs ist in ähnlicher Weise aus CMOS-Schaltkreisen aufgebaut. Da man jedoch das Signal WECS von Bipolar-Ausgangstransistoren T14, T15 erhält, ist die Kapazitatsabhängigkeit des Ladens und Entladens dieser Ausgabe WECS gering. Dementsprechend wird diese Ausgabe WECS schnell, selbst wenn sie auf die große Anzahl von Eingangsanschlüssen der (nicht gezeigten) NAND-Schaltungen des Spalten-Decoders C-DCR1 in Fig. 3 oder auf die Gate-Elektroden der schaltenden MISFETs Q1, Q1 bis Q16, Q16 in Fig. 1 gegeben wird.
Fig. 12 zeigt ein detaillierteres Schaltbild des Leseverstärkers SA1, des Datenausgabe-Zwischenverstärkers DOIA, des Datenausgabepuffers DOB usw. nach Fig. 1.
In Fig. 13 ist ein detailliertes Schaltbild des Datenein- j gabepuffers DIB, des Dateneingabe-Zwischenverstärkers DIIAi usw. nach Fig. 1 gezeigt.
Fig. 14 zeigt ein Diagramm der Signalwellenformen von verschiedenen Teilen im Lesezyklus und im Schreibzyklus des statischen RAM, der der in den Fig. 1 bis 13 gezeigten Ausführungsform entspricht.
Zuerst wird der Betrieb des statischen RAM während des Zyklus des Lesens der Information unter Bezugnahme auf die Fig. 12 und 14 beschrieben. .._ «
OBIGlNAt
Wie in Fig. 14 dargestellt, wird angenommen, daß das Chip-Auswahlsignal CS gleichzeitig mit dem Anlegen der Adreß-Signale AO bis A15 auf den niedrigen Pegel verändert wird/ während das Schreib-Freigabesignal WE unverändert auf dem hohen Pegel gehalten wird. Wie in Fig. 14 gezeigt, werden zu diesem Zeitpunkt von dem internen Steuersignal-Generatorschaltkreis COM-GE die internen Verzögerungs-Chip-Auswahlsignale CS1, CS2, CS3, das Schreib-Steuersignal WECS und das Datenausgabepuffer-Steuersignal DOC generiert.
Falls die zugeführten Adreß-Signale AO bis A15 beispielsweise die Signale sind, die die Wortleitung WL11 und das komplementäre Datenleitungspaar D1001, D1001 bestimmen, wird die Speicherzelle M-CEL ausgewählt, die am Schnittpunkt zwischen der Wortleitung WL11 und dem komplementären Datenleitungspaar D1001, D1001 angeordnet ist. Die interne Information der gewählten Speicherzelle wird auf beide Eingänge des Leseverstärkes SA1 durch die gepaarten komplementären Datenleitungen D1001, D1001 und die schaltenden MISFETs Q1001, Q1001 übertragen. Der Leseverstärker «.
SA1 ist aus einem differentiellen Paar von emitter-gekoppelten Transistoren T21, T22 und einem Konstantstromquellen-MISFET T20 aufgebaut. Wenn das Auswahlsignal S1 auf hohem Pegel von der Leseverstärker-Auswahlschaltung SASC an die Gate-Elektrode des Konstantstromquellen-MISFET T20 angelegt wird, führt der Leseverstärker SA1 den Abfragebetrieb durch.
Wenn das interne Chip-Auswahlsignal CS auf hohem Pegel von der Leseverstärker-Auswahlschaltung SASC an die Gate-Elektroden der Konstantstromquellen-MISFETs T23 bis T26 des Datenausgabe-Zwischenverstärkers DOIA angelegt ist, führt ■ dieser Datenausgabe-Zwischenverstärker den Verstärkungsbetrieb durch.
BAD ORIGINAL
Dementsprechend wird das Ausgangssignal des Leseverstärkers SA1 durch die Transistoren T27, T28 in Basisschaltung, die Emitterfolger-Transistoren T29, T30 und die Ausgangs-MISFETs T35 bis T38 zum Ausgangsschaltungspunkt N11 des Datenausgabe-Zwischenverstärkers DOIA übertragen.
Wie in Fig. 12 dargestellt, wird der Datenausgabepuffer DOB von der internen Steuersignal-Generatorschaltung COM-GE mit dem Datenausgabepuffer-Steuersignal DOC beaufschlagt. Wie in Fig. 12 gezeigt, ist der Datenausgabepuffer DOB aus einem reinen CMOS-Inverter aus T39 und T40, einem Quasi-CMOS-NAND-Schaltkreis mit zwei Eingängen aus T41 bis T48, einem Quasi-CMOS-NOR-Schaltkreis mit zwei Eingängen aus T49 bis T56, einem schaltenden p-Kanal-MISFET T57, einem schaltenden n-Kanal-MISFET T58, einem p-Kanal-Ausgangs-MISFET T59 und einem n-Kanal-Ausgangs-MISFET T60 aufgebaut.
Wenn sich das Steuersignal DOC für den Datenausgabepuffer auf dem hohen Pegel befindet, werden die schaltenden MIS-FETs T57, T58 auf "EIN" und die Ausgangs-MISFETs T59, T60 gleichzeitig auf "AUS" geschaltet, so daß der Ausgang Doat des Datenausgabepuffers DOB in einen Zustand hoher Impedanz (schwimmender Zustand) fällt.
Beim Zyklus des Lesens der Information nimmt das Datenausgabepuffer-Steuersignal DOC den niedrigen Pegel an, um die schaltenden MISFETs T57, T58 auf "AUS" zu schalten, und die Gate-Elektroden der Ausgangs-MISFETs T5 9, T60 werden durch die Ausgabe des Quasi-CMOS-NAND-Schaltkreises mit zwei Eingängen und die Ausgabe des Quasi-CMOS-NOR-Schaltkreises mit zwei Eingängen gesteuert, wobei diese Ausgaben auf den Signalpegel des Ausgangsschaltungspunktes N11 des Datenausgabe-Zwischenverstärkers DOIA ansprechen, wodurch man vom Ausgangsanschluß Dout gültige Daten erhält.
Um die "EIN"-Widerstände der Ausgangs-MISFETs T59, T60 zu reduzieren, wird die Kanalbreite W dieser MISFETs auf einen
sehr großen Wert gesetzt. Damit werden die Gate-Kapazitäten dieser MISFETs T59, T60 sehr hoch. Da jedoch der Ausgangsbereich der Quasi-CMOS-NAND-Schaltung mit zwei Eingängen aus den Bipolar-Ausgangstransistoren T47, T48 und der Ausgangsbereich der Quasi-CMOS-NOR-Schaltung mit zwei Eingängen aus den Bipolar-Ausgangstransistoren T55, T56 aufgebaut ist, werden das Laden und Entladen der Gate-Kapazitäten der Ausgangs-MISFETs T59, T60 mit hoher Geschwindigkeit durchgeführt.
Unter Bezugnahme auf die Fig. 13 und 14 wird nun der Betrieb des statischen RAM beim Informations-Schreibzyklus beschrieben.
Wie in Fig..14 dargestellt, verändert sich gleichzeitig mit dem Anlegen der Adreß-Signale AO bis A15 das Chip-Auswahlsignal CS auf den niedrigen Pegel, woraufhin sich das Schreib-Freigabesignal WE auf den niedrigen Pegel verändert. Wie in Fig. 14 gezeigt, werden zu diesem Zeitpunkt die internen Verzögerungs-Chip-Auswahlsignale CS1, CS2, CS3, das Schreib-Steuersignal WECS und das Steuersignal» DOC für den Datenausgabepuffer von der internen Steuersignal-Generatorschaltung COM-GE generiert.
Wie in Fig. 13 gezeigt, werden die Eingabedaten Din und das invertierte interne Chip-Auswahlsignal CS1 an den Dateneingabepuffer DIB angelegt. Beim Schreiben von Information verändert sich das Signal CS1 auf den niedrigen Pegel. Anschließend verändert sich ein schaltender p-Kanal-MISFET T61 des Dateneingabepuffers in den Zustand "EIN", und ein schaltender n-Kanal-MISFET T62 in den Zustand "AUS". Damit werden die Eingabedaten Din durch vielstufig geschaltete reine CMOS-Inverter auf einen Ausgangsschaltungspunkt N12 übertragen.
Beim Schreiben von Information verändert sich das Schreib-
■ * BAD OWGIMAL
Steuersignal WECS auf den niedrigen Pegel. Anschließend schalten im Dateneingabe-Zwischenverstärker DIIA1 in Fig. 13 die p-Kanal-MISFETs T63, T65 auf "EIN", und die n-Kanal-MISFETs T64, T66 auf "AUS", so daß an einem Schaltungspunkt Nl3 ein Signal auftritt, das mit dem Signal am Ausgangsschaltungspunkt N12 des Dateneingabepuffers DIB in Phase ist, während ein dazu gegenphasiges Signal an einem Schaltungspunkt N14 auftritt.
Das Signal des Schaltungspunktes N13 wird durch einen aus Transistoren T67 bis T72 aufgebauten Quasi-CMOS-Inverter auf die gemeinsame Datenleitung CDL1 übertragen, während das Signal des Schaltungspunktes N14 durch einen aus Transistoren T73 bis T78 aufgebauten Quasi-CMOS-Inverter auf die gemeinsame Datenleitung CDL1 übertragen wird. Da das Laden und Entladen des Paares der gemeinsamen Datenleitungen CDL1, CDL1 mit großen parasitären Kapazitäten durch die Bipolar-Ausgangstransistoren T71, T72 und T77, T78 dieser Quasi-CMOS-Inverter ausgeführt wird, erfolgen diese Vorgänge mit hoher Geschwindigkeit.
Damit werden die komplementären Ausgangssignale des Dateneingabe-Zwischenverstärkers DIIA1 zur Speicherzelle M-CEL durch die gepaarten gemeinsamen Datenleitungen CDL1, CDL1, die schaltenden MISFETs Q1, QI, Q1001, Q1001 und die gepaarten komplementären Datenleitungen D1001, D1001 übertragen, wodurch das Schreiben der Information in die Speicherzelle erfolgt.
Als Ergebnis des beschriebenen Aufbaus lassen sich folgende Vorteile erzielen:
(1) Jede der invertierenden/nicht invertierenden Schaltungen GO bis G15 eines Adreßpuffers ADB ist aus einem Quasi-CMOS-Schaltkreis aufgebaut. Da in einem derartigen Quasi-CMOS-Schaltkreis der größte Teil eines Bereiches für
die logische Verarbeitung, d.h. für die Inversion bzw. Nicht-Inversion, aus CMOS-Schaltungen aufgebaut ist, ist ein niedriger Leistungsverbrauch möglich. Daneben sind die Ausgangstransistoren, die das Laden und Entladen der invertierten und nicht invertierten Ausgänge durchführen, aus Bipolar-Transistoren hergestellt, so daß sich selbst dann eine hohe Arbeitsgeschwindigkeit erzielen läßt, wenn die Streukapazitäten der Ausgabesignalleitungen der invertierenden/nicht invertierenden Schaltungen GO bis G15 groß wird, da die Bipolar-Transistoren einen niedrigeren Ausgangswiderstand bei kleineren Bauelement-Abmessungen als ein MISFET bieten.
(2) Schaltkreise, deren Ausgabesignalleitungen hohe Streukapazitäten haben, wie z.B. die NAND-Schaltungen G16 bis G23, G24 bis G31, G40 bis G47, die NOR-Schaltungen G32 bis G39, G48 bis G65 und die Inverter G57 bis G64 der Zeilen-Decoder R-DCRO, R-DCR1, R-DCR2, sind aus Quasi-CMOS-Schaltungen aufgebaut, so daß diese Schaltungen einen niedrigen Leistungsverbrauch und eine hohe Arbeitsgeschwindigkeit aufweisen.
Daneben sind Schaltkreise, deren Ausgabesignalleitungen geringe Streukapazitäten haben, wie z.B. die NAND-Schaltungen G4 9 bis G56, aus reinen CMOS-Schaltungen aufgebaut, so daß sich bei diesen Schaltkreisen ein geringer Leistungsverbrauch erzielen läßt.
(3) Schaltkreise, deren Ausgabesignalleitungen hohe Streukapazitäten haben, wie z.B. die NAND-Schaltungen G74 bis G93 der Spalten-Decoder C-DCR1 bis C-DCR4, sind aus Quasi-CMOS-Schaltungen aufgebaut, so daß auch diese Schaltkreise einen niedrigen Leistungsverbrauch bei hoher Arbeitsgeschwindigkeit aufweisen.
BAD ORJGiNAL
Auch hier sind die Schaltkreise, deren Ausgabesignalleitungen kleine Streukapazitäten haben, wie z.B. die NOR-Schaltungen G94 bis G99 und die Inverter G100, G101, aus reinen CMOS-Schaltungen aufgebaut, so daß diese Schaltungen einen niedrigen Leistungsverbrauch zeigen.
(4) Da eine invertierende/nicht invertierende Schaltung, die den Leseverstärker-Auswahlschaltkreis SASC bildet, aus einem Quasi-CMOS-Schaltkreis aufgebaut ist, wird ein niedriger Leistungsverbrauch erzielt. Da auch die Ausgaben CS, CS" von Bipolar-Ausgangstransistoren erhalten werden, werden die zugehörigen Ausgänge CS, CS schnell, selbst wenn ihre Streukapazitäten groß sind.
(5) Da die interne Steuersignal-Generatorschaltung COM-GE aus einem Quasi-CMOS-Schaltkreis aufgebaut ist, wird ein , niedriger Leistungsverbrauch erzielt. Da man dabei die Ausgaben CS2, CS3, CS1, CS1, WECS von Bipolar-Ausgangstransistoren erhält, werden die zugehörigen Ausgänge CS2, CS3, CS1, CS1, WECS schnell, selbst wenn ihre Streukapazitäten groß sind.
(6) Da der Datenausgabepuffer DOB aus einem Quasi-CMOS-Schaltkreis aufgebaut ist, wird ein niedriger Leistungsverbrauch erzielt.
Da weiterhin die großen Gate-Kapazitäten der Ausgangs-MISFETs des Datenausgabepuffers DOB durch Bipolar-Ausgangstransistoren ge- und entladen werden, werden die Lade- und Entladevorgänge dieser Gate-Kapazitäten mit hoher Geschwindigkeit ausgeführt.
(7) Da der Dateneingabepuffer DIB aus einem reinen CMOS-Schaltkreis aufgebaut ist, wird ein niedriger Leistungsverbrauch erzielt.
BAD
(8) Da der Dateneingabe-Zwischenverstärker DIIA1 aus einem Quasi-CMOS-Schaltkreis aufgebaut ist, wird ein niedriger Leistungsverbrauch erzielt.
Da daneben das Laden und Entladen der gepaarten gemeinsamen Datenleitungen CDL1, CDLI, die hohe parasitäre Kapazitäten haben, durch Bipolar-Ausgangstransistoren ausgeführt wird, erfolgen diese Vorgänge mit hoher Geschwindigkeit.
Aufgrund der synergistischen Wirkung der oben genannten Punkte zeigt der anhand des beschriebenen Ausführungsbeispiels dargestellte statische SRAM folgende Merkmale:
(a) Die Ausbreitungs-Verzögerungszeit t , vom Eingang zum Ausgang jeder der invertierenden/nicht invertierenden Schaltungen GO bis G15 des Adreßpuffers ADB wird auf etwa 3,0 nsec verkürzt. Der Ruhe-Leistungsverbrauch aller invertierenden/nicht invertierenden Schaltungen GO bis G15 wird auf etwa 33,7 mW, der Arbeits-Leistungsverbrauch auf etwa 45,8 mW erniedrigt.
(b) Die Ausbreitungs-Verzögerungszeit t , vom Eingang zum Ausgang eines jeden der Zeilen-Decoder R-DCRO, R-DCR1, R-DCR2, und der Spalten-Decoder C-DCR1 bis C-DCR4 wird auf etwa 4,8 nsec reduziert. Der Ruhe-Leistungsverbrauch aller Decoder verringert sich im wesentlichen auf Null, der Arbeits-Leistungsverbrauch auf etwa 153 mW..
(c) Die Ausbreitungs-Verzögerungszeit t , einer Speicherzelle M-CEL, des Leseverstärkers SA1 und des Datenausgabe-Zwischenverstärkers DOIA wird auf etwa 5,0 nsec verkürzt. Der Ruhe-Leistungsverbrauch aller Speicherzellen M-CEL mit 64 kbit (65536), aller Leseverstärker SA1 bis SA16 und des Datenausgabe-Zwischenverstärkers DOIA wird auf etwa 0,6 mW, der Arbeits-Leistungsverbrauch auf etwa 160 mW reduziert.
BAD ORIGINAL
(d) Die Ausbreitungs-Verzögerungszeit t , vom Eingang zum Ausgang des Datenausgabepuffers DOB wird auf 2,8 nsec verkürzt. Der Ruhe-Leistungsverbrauch verringert sich im wesentlichen auf Null, der Arbeits-Leistungsverbrauch auf 23,5 mW.
(e) Aufgrund der obigen Punkte (a) bis (d) wird die Zugriffszeit (Lesezeit) auf etwa 15,6 nsec verkürzt. Dieser Wert ist im wesentlichen gleich der 15 nsec-Zugriffszeit der gegenwärtig bekannten Bipolar-RAMs vom ECL-Typ.
(f) Aufgrund der obigen Puntke (a) bis (d) wird der Ruhe-Leistungsverbrauch des statischen SRAM der vorliegenden Ausführungsform auf etwa 34,3 mW und der Arbeits-Leistungsverbrauch auf etwa 382,3 mW reduziert. Diese Werte entsprechen einem relativ geringen Leistungsverbrauch, der zwischen dem eines herkömmlichen Bipolar-RAM und eines herkömmlichen statischen MOSRAM, jedoch näher an dem des statischen MOSRAM liegt.
Obwohl im vorhergehenden die Erfindung im einzelnen auf Grundlage eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist die Erfindung nicht auf dieses Ausführungsbeispiel beschränkt. Sie kann im Gegenteil, ohne vom Grundgedanken abzuweichen, vielfältig modifiziert werden.
\ Beispielsweise können in der Speicherzelle M^CEL in Fig. 3' die Lastwiderstände R1, R2 durch p-Kanal-MISFETs ersetzt werden, um den Flip-Flop aus CMOS-Invertern aufzubauen. Daneben kann der Flip-Flop auch aus Multiemitter-npn-Transistoren aufgebaut werden.
Weiterhin kann bei Durchführung eines Auffrischbetriebes die Speicherzelle M-CEL aus einer Informations-Verriegelungsschaltung, die auf der Speicherung von Ladungen in einer Zellkapazität beruht, und nicht aus dem Flip-Flop
BAD
Schaltkreis aufgebaut werden.
Die Signalpegel der Adreß-Signale AO bis A15, die auf den Adreßpuffer ADB gegeben werden, können statt auf TTL-Pegel auf ECL-Pegel gesetzt werden, wenn der Adreßpuffer ADB eine geeignete Operation für die Pegelwandlung durchführt.
Ein Eingang Din oder ein Ausgang Dout kann statt in 1-Bit-Form in mehr-Bit-Form (z.B. 4 bit, 8 bit ...) aufgebaut sein.
Auch die Anzahl der Speichermatrizen ist nicht auf vier beschränkt, sondern kann höher oder niedriger sein.
Weiterhin dienen die für verschiedene Parameter oder Charakteristika angegebenen speziellen Werte nur zur Verdeutlichung und stellen keine Beschränkung der vorliegenden Erfindung dar.
Obwohl sich die vorhergehende Beschreibung auf den Fall der Anwendung für einen Halbleiterspeicher bezog, ist die Anwendung nicht darauf beschränkt.
Beispielsweise läßt sich die vorliegende Erfindung nicht nur in Speicherzellen, Adreß-Schaltkreisen für die Auswahl einer bestimmten Zelle, Signal-Schaltkreisen für das Lesen und Schreiben von Information und Takt-Schaltkreisen für die Steuerung des Lese- und Schreibbetriebs ausnutzen. Es können auch eine Vielzahl von anderen Schaltungen, wie z.B. analoge Bipolar-Schaltungen, analoge MOS-Schaltungenf eine p-Kanal-MOS-Logik, eine n-Kanal-MOS-Logik, eine CMOS-Logik, I L-Schaltungen und ECL-Schaltungen auf dem Halbleiter-Chip angeordnet werden, in denen das Prinzip der vorliegenden Erfindung angewandt werden kann.
Ah/bi
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Claims (25)

HITACHI, LTD. DEA-27013 13. Februar 1985 Patentansgruche£
1. Integrierte Halbleiterschaltung, gekennzeichnet durch eine Vielzahl von Speicherzellen (M-CEL);
einen Adreß-Schaltkreis (ADB, R-DCRO-2, C-DCR1-4, C-SW1-4) für die Auswahl einer bestimmten Speicherzelle aus der Vielzahl von Speicherzellen;
einen Signal-Schaltkreis (DIB, DOB, DIIA1-4, DOIA, SA1-16), der mit den Speicherzellen gekoppelt ist und eine Einrichtung für das Lesen bzw. Schreiben von Information aus bzw. in die Speicherzellen aufweist; und
einen mit dem Signal-Schaltkreis gekoppelten Takt-Schaltkreis (COM-GE, SASC) für die Steuerung von Operationen zum Lesen und Schreiben von Information.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennze ichnet,
daß der Adreß-Schaltkreis (ADB, R-DCR, C-DCR, C-SW) einen aus einer CMOS-Schaltung aufgebauten Hauptteil und zumindest einen Bipolar-Ausgangstransistör aufweist, der das Laden und Entladen einer Signalausgabeleitung von zumindest einer Schaltung im Adreß-Schaltkreis durchführt.
3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Adreß-Schaltkreis einen Adreßpuffer (ADB) aufweist, an den Adreß-Signale (A0-A15) angelegt werden, und der einen Ripolc'ir-Ausgangstransistor (Q47, Q48, Q51, Q54) aufweist, dor das Laden und Entladen einer Signalausgabeleitung des Adreßpuffers durchführt.
4. Integrierte Halbleiterschaltung nach Anspruch 2 oder 3,
dadurch gekennze ichnet, daß der Adreß-Schaltkreis einen Zeilen-Decoder (R-DCRo) aufweist, der das Laden und Entladen von Wortleitungen (WL) der Speicherzellen (M-CEL) durchführt, wofür eine Vielzahl von Bipolar-Ausgangstransistoren (Q62, Q63, Q75, Q76, Q77) vorgesehen ist.
5. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 4,
dadurch gekennze ichnet,
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daß der Takt-Schaltkreis (COM-GE, SASC) einen aus einer CMOS-Schaltung aufgebauten Hauptteil und zumindest einen Bipolar-Ausgangstransistör aufweist, der das Laden und Entladen einer Ausgabesignalleitung von zumindest einer Schaltung des Takt-Schaltkreises durchführt.
6. Integrierte Haiblο H erschall ung nach Anspruch 5, dadurch gekennze ichnet, daß der Takt-Schaltkreis eine interne Stcucrsignal-Gcncratorschaltung (COM-GE) aufweist, die mit einem Chip-Auswahlsignal (CS) und einem Schreib-Freigabesignal (WE) beaufschlagt wird, um ein internes Verzögerungs-Chip-Auswahlsignal (CS1-3) und ein Schreibsteuersignal (WECS, WECS) zu generieren.
7. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß der Signal-Schaltkreis für das Erhalten eines Informations-Ausgangssignals (Dout) einen Datenausgabepuffer (DOB) aufweist, der einen aus einer CMOS-Schaltung aufgebauten Hauptteil und eine Vielzahl von Bipolar-Transistoren (T47, T48, T55, T56) umfaßt, die das Laden und Entladen von Gate-Kapazitäten von η-Kanal- und p-Kanal-Ausgangs-MISFETs (T59, T60) des Datenausgabepuffers durchführen.
6A0 ORIGINAL
8. Integrierte Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die beiden Ausgangs-MISFETs (T59, T60) durch ein Datenausgabepuffer-Steuersignal (DOC) gleichzeitig in den Zustand "AUS" gesteuert werden.
9. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß der Signal-Schaltkreis einen Dateneingabe-Verstärker (DIIA1-4) aufweist, der einem Paar gemeinsamer Datenleitungen (CDL1-4, CDL1-4) komplementäre Signale zuführt, wobei der Dateneingabe-Verstärker einen aus einer CMOS-Schal-» tung aufgebauten Hauptteil und zumindest einen Bipolar-Transistor (T71, T72, T77, T78) umfaßt, der das Laden und Entladen des gemeinsamen Datenleitungspaares durchführt.
10. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennz e ichnet, daß Eingabedaten (Din) über einen Dateneingabepuffer (DIB) t der aus der genannten CMOS-Schaltung aufgebaut ist, an einem Eingangsanschluß des Dateneingabe-Verstärkers (DIIA1r4) anliegen.
11. Integrierte Halbleiterschaltung mit einem ein Signal bildenden Schaltkreis, einem ein Signal empfangenden Schaltkreis und einer internen Signalleitung, die den Signal bildenden und den Signal empfangenden Schaltkreis koppelt,
BAD ORIGINAL
dadurch gekennze lehnet, daß der ein Signal bildende Schaltkreis aufweist:
einen Ausgangsbereich mit zumindest zwei Bipolar-Transistoren, die zwischen ersten und zweiten Leistungs-Versorgungsanschlüssen in Serie geschaltet und mit der internen Signalleitung gekoppelt sind;
eine Einrichtung für die Gegentakt-Ansteuerung der Bipolar-Transistören; und
einen gekoppelten Arbeitsbereich, der dom Ausgangsbereich ein Ansteuersignal liefert, wobei der Arbeitsbereich eine CMOS-Schaltung aufweist.
12. Integrierte Halbleiterschaltung nach Anspruch 11, dadurch gekennze ichnet, daß der ein Signal empfangende Schaltkreis einen oder mehrere MOS-Transistoren aufweist.
13. Integrierte Halbleiterschaltung nach Anspruch 11 oder 12,
dadurch gekennzeichnet, daß der ein Signal empfangende Schaltkreis eine CMOS-Schaltung aufweist.
14. Integrierte Halbleiterschaltung nach Anspruch 11, gekennzeichnet durch
einen Eingangsschaltungspunkt (IN), einen Ausgangsschaltungspunkt (OUT), erste und zweite Leistungs-Versorgungsanschlüsse (Vcc,
BAD ORIGINAL·
GND) für die Zuführung eines ersten und eines zweiten Leistungs-Versorgungspegels an die Halbleiterschaltung;
einen ersten Bipolar-Transistor (Q47), dessen Emitter-Kollektor-Pfad zwischen den ersten Leistungs-Versorgungsanschluß (Vcc) und den Ausgangsschaltungspunkt (OUT) geschaltet ist;
einen zweiten Bipolar-Transistor (Q48), dessen Emitter-Kollektor-Pfad zwischen den zweiten Leistungs-Versorgungsanschluß (GND) und den Ausgangsschaltungspunkt (OUT) geschaltet ist;
einen ersten MOS-Transistor (Q45), dessen Gate mit dem Eingangsschaltungspunkt (IN) gekoppelt ist; und
einen zweiten MOS-Transistor (Q46) mit zum ersten MOS-Transistor entgegengesetztem Leitungstyp, dessen Gate mit dem Eingangsschaltungspunkt (IN) gekoppelt ist;
wobei der erste und zweite MOS-Transistor (Q45, Q46) so miteinander in Serie geschaltet sind, daß ihre jeweiligen Source-Drain-Pfade zwischen dem Ausgangsschaltungspunkt (OUT) und dem zweiten Leistungs-Versorgungsanschluß in Serie geschaltet sind, um eine CMOS-Inverterschaltung zu bilden, und wobei die Basis des zweiten Bipolar-Transistors (Q48) mit einem Verbindungspunkt zwischen den jeweiligen Source-Drain-Pfaden des ersten und zweiten MOS-Transistors gekoppelt ist.
15. Integrierte Halbleiterschaltung nach Anspruch 14, dadurch gekennzeichnet,
BAD
daß die Basis des ersten Bipolar-Tran sistors (Q47) mit dem Eingangsschaltungspunkt (IN) gekoppelt ist.
16. Integrierte Halbleiterschaltung nach Anspruch 15, dadurch gekennzeichnet, daß der erste Bipolar-Transistor (Q47) so geschaltet ist, daß sein Kollektor mit dem ersten Leistungs-Versorgungsanschluß (Vcc) und sein Emitter mit dem Ausgangsschaltungspunkt (OUT) gekoppelt ist, und daß der zweite Bipolar-Transistor (Q48) so geschaltet ist, daß sein Kollektor mit dem Ausgangsschaltungspunkt (OUT) und sein Emitter mit dem zweiten Leistungs-Versorgungsanschluß (GND) gekoppelt ist.
17. Integrierte Halbleiterschaltung nach Anspruch 11, gekennzeichnet durch einen Eingangsschaltungspunkt (IN); einen Ausgangsschaltungspunkt (OUT);
einen ersten und einen zweiten Leistungs-Versorgungsan Schluß (Vcc, GND) für die Zuführung eines ersten und zweiten Leistungs-Versorgungspegels zur Halbleiterschaltung;
einen ersten Bipolar-Transistor (Q51), dessen Emitter-| Kollektor-Pfad zwischen den ersten Leistungs-Versorgungsanschluß (Vcc) und den Ausgangsschaltungspunkt (OUT) geschaltet ist;
einen zweiten Bipolar-Transistor (Q54), dessen Emitter-Kollektor-Pfad zwischen den zweiten Leistungs-Versorgungsanschluß (GND) und den Ausgangsschaltungspunkt (OUT) geschaltet ist;
BAD
eine CMOS-Schaltung (Q49, Q50, Q52, Q53) , deren Eingang mit dem Eingangsanschluß (IN) gekoppelt ist und deren ersteif bzw. zweiter Ausgang (N5, N6) mit dem Basisanschluß des ersten und zweiten Bipolar-Transistors (Q51, Q54) gekoppelt ist, wobei diese CMOS-Schaltung eine Einrichtung für die An-* steuerung des ersten und zweiten Bipolar-Transistors in einem Gegentakt-Betrieb aufweist; und
einen Entlade-MOS-Transistor (Q53) , dessen Source-Drain«* Pfad zwischen die Basis des zweiten Bipolar-Transistors (Q54) und den zweiten Leistungs-Versorgungsanschluß (GND) geschaltet ist, und dessen Gate auf den ersten Ausgang (N5) der CMOS-Schaltung geschaltet ist, so daß das Entladen der Basiskapazität des zweiten Bipolar-Transistors (Q54) durch den ersten Ausgang (N5) der CMOS-Schaltung gesteuert wird, der auf die Basis des ersten Bipolar-Transistors (Q51) geschaltet ist.
18. Integrierte Halbleiterschaltung nach Anspruch 17, dadurch gekennzeichnet, daß der erste Bipolar-Transistor (Q51) so geschaltet ist, daß sein Kollektor mit dem ersten Leistungs-Versorgungsanschluß (Vcc) und sein Emitter mit dem Ausgangsschaltungspunkt (OUT) gekoppelt ist, und daß der zweite Bipolar-Transistor (Q54) so geschaltet ist, daß sein Kollektor mit dem Ausgangsschaltungspunkt (OUT) und sein Emitter mit dem zweiten Leistungs-Versorgungsanschluß (GND) gekoppelt ist.
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19. Integrierte Halbleiterschaltung nach Anspruch 17 oder 18,
dadurch gekennzeichnet, daß die CMOS-Schaltung folgende MOS-Transistoren aufweist: einen ersten MOS-Transistor (Q86) eines ersten Leitfähigkeitstyps, dessen Gate mit dem Eingangsschaltungspunkt (IN) gekoppelt ist und dessen Source-Drain-Pfad zwischen den ersten Leistungs-Versorgungsanschluß (Vcc) und den ersten Ausgang der CMOS-Schaltung geschaltet ist; einen zweiten MOS-Transistor (Q87) eines zweiten Leitfähigkeitstyps, dessen Gate mit dem Eingangsschaltungspunkt (IN) gekoppelt ist und dessen Source-Drain-Pfad zwischen den zweiten Leistungs-Versorgungsanschluß (GND) und den ersten Ausgang der CMOS-Schaltung geschaltet ist; und einen dritten MOS-Transistor (Q88) vom zweiten Leitfähigkeitstyp, dessen Gate mit dem Eingangsschaltungspunkt (IN) gekoppelt ist und dessen Source-Drain-Pfad zwischen den Ausgangsschaltungspunkt (OUT) und den zweiten Ausgang der CMOS-Schaltung geschaltet ist.
20. Integrierte Halbleiterschaltung nach Anspruch 18 oder 19,
gekennzeichnet durch eine Einrichtung zur PegelverSchiebung, die zwischen den Emitter-Kollektor-Pfad des ersten Bipolar-Transistors (Q51) und den Ausgangsschaltungspunkt (OUT) geschaltet ist.
— *
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- ίο -.
21. Integrierte Halbleiterschaltung nach Anspruch 11, gekennzeichnet durch
eine Vielzahl von Eingangsschaltungspunkten (IN1-IN3) für den Empfang entsprechender Eingangssignale; einen Ausgangsschaltungspunkt (OUT);
einen ersten und einen zweiten Leistungs-Versorgungsanschluß (Vcc, GND) für die Zuführung eines ersten bzw. zweiten Leistungs-Versorgungspegels zur Halbleiterschaltung;
einen ersten Bipolar-Transistor (Q62), dessen Emitter-Kollektor-Pfad zwischen den ersten Leistungs-Versorgungsanschluß (Vcc) und den Ausgangsschaltungspunkt (OUT) geschaltet ist;
einen zweiten Bipolar-Transistor (Q63), dessen Emitter^ Kollektor-Pfad zwischen den zweiten Leistungs-Versorgungsanschluß (GND) und den Ausgangsschaltungspunkt (OUT) geschaltet ist;
eine CMOS-Schaltung (Q55-Q60), die von den Eingangsschaltungspunkten (IN1-IN3) Signale empfängt und deren erster bzw. zweiter Ausgang (N7, N8) mit der Basis des ersten bzw. zweiten Bipolar-Transistors (Q62, Q63) gekoppelt ist, wobei die CMOS-Schaltung eine Einrichtung für die Ansteuerung der ersten und zweiten Bipolar-Transistoren in einem Gegentakt-Betrieb aufweist; und einen Entlade-MOS-Transistor (Q61), dessen Source-Drain^ Pfad zwischen die Basis des zweiten Bipolar-Transistors
BAD ORIGINAL
(Q63) und den zweiten Leistungs-Versorgungsanschluß (GND) geschaltet ist, und dessen Basis mit dem ersten Ausgang (N7) der CMOS-Schaltung gekoppelt ist, so daß die Entladung der Basiskapazität des zweiten Bipolar-Transistors (Q6 3) durch den ersten Ausgang (N7) der CMOS-Schaltung gesteuert wird, der mit der Basis des ersten Bipolar-Transistors (Q62) gekoppelt ist.
22. Integrierte Halbleiterschaltung nach Anspruch 21, dadurch gekennze ichnet, daß die CMOS-Schaltung weiterhin aufweist:
eine erste Gruppe von MOS-Transistoren (Q55-Q57) eines ersten Leitfähigkeitstyps, deren Source-Drain-Pfade zwischen den ersten Leistungs-Versorgungsanschluß (Vcc) und den ersten Ausgang (N7) der CMOS-Schaltung geschaltet sind und deren Gates mit den entsprechenden Eingangsschc.1-tungspunkten (IN1-IN3) gekoppelt sind; und
eine zweite Gruppe von MOS-Transistoren (Q58-Q60) eines; zweiten Leitfähigkeitstyps, deren Source-Drain-Pfade zwischen den ersten Ausgang (N7) der CMOS-Schaltung und den zweiten Ausgang (N8) der CMOS-Schaltung geschaltet sind, und deren Gates mit den entsprechenden Eingangsschaltungspunkten (IN1-IN3) gekoppelt sind,
wobei die MOS-Transistoren (Q55-Q57) einer der beiden Gruppen parallel zueinander geschaltet sind, während die MOS-Transistoren (Q58-Q60) der anderen der beiden Gruppen in Serie zueinander geschaltet sind.
23. Integrierte Halbleiterschaltung nach Anspruch 22, dadurch gekennzeichnet,
daß die MOS-Transistoren (Q55-Q57) der ersten Gruppe parallel zueinander, und daß die MOS-Transistören der zweiten Gruppe (Q58-Q60) in Serie zueinander geschaltet sind, so daß die Halbleiterschaltung an die Eingangsschaltungspunkte angelegte Eingangssignale einer logischen NAND-Operation unterzieht und ein entsprechendes Signal am Ausgangsschaltungspunkt liefert.
24. Integrierte Halbleiterschaltung nach Anspruch 22, dadurch gekennzeichnet,
daß die MOS-Transistoren der ersten Gruppe in Serie zueinander geschaltet sind, und daß die MOS-Transistoren der zweiten Gruppe parallel zueinander geschaltet sind, so daß die Halbleiterschaltung an die Eingangsschaltungspunkte angelegte Eingangssignale einer logischen NOR-Operation unterzieht und ein entsprechendes Signal am Ausgangsschaltungspunkt liefert.
25. Integrierte Halbleiterschaltung nach einem der An-Sprüche 21 bis 24,
dadurch gekennze ichnet,
daß der Kollektor des ersten Bipolar-Transistors (Q62) mit dem ersten Leistungs-Versorgungsanschluß (Vcc) und sein Emitter mit dem Ausgangsschaltungspunkt (OUT) verbunden ist, und daß der Kollektor des zweiten Bipolar-
Transistors (Q63) mit dem Ausgangsschaltungspunkt (OUT) und sein Emitter mit dem zweiten Leistungs-Versorgungsanschluß (GND) verbunden ist, und daß die Schaltung weiterhin eine Diode (Q64) aufweist, die mit ihrer Anode
mit dem Emitter und mit ihrer Kathode mit der Basis des ersten Bipolar-Transistors (Q62) verbunden ist.
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