DE3546847C2

DE3546847C2 - Integrierte Halbleiterschaltung

Info

Publication number: DE3546847C2
Application number: DE3546847A
Authority: DE
Inventors: Katsumi Ogiue; Yukio Suzuki; Ikuro Masuda; Masanori Odaka; Hideaki Uchida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-02-13
Filing date: 1985-02-13
Publication date: 1995-04-27
Anticipated expiration: 2005-02-14

Description

Die Erfindung betrifft eine integrierte Halbleiterschal tung und insbesondere eine hoch-integrierte Speicher schaltung (LSI-Speicherschaltung) nach dem Oberbegriff des Patent anspruches 1.

Eine allgemein bekannte integrierte Halbleiterschaltung, in der die Speicherzellen mit hohem Integrationsgrad an geordnet sind (im folgenden als "Halbleiterspeicher" be zeichnet), ist der sogenannte RAM. Der RAM (random access memory = Speicher mit wahlfreiem Zugriff) ist eine Vor richtung, in der Information zeitweise gespeichert und bei Bedarf ausgelesen werden kann. Ein derartiger Spei cher wird auch als "Schreib/Lese-Speicher" bezeichnet.

In der Regel weist ein RAM folgende Baugruppen auf: Spei cherzellen, in denen die Information gespeichert wird, einen Adreß-Schaltkreis, der extern eine bestimmte Spei cherzelle auswählt, und einen Taktschaltkreis, der das Lesen und Schreiben der Information steuert.

In einem RAM ist eine Vielzahl von Speicherzellen in Form einer Matrix angeordnet. Aus dieser Vielzahl von Speicherzellen wird durch Auswahl eines Schnittpunktes in der Matrix eine gewünschte Speicherzelle ausgewählt. Die Zugriffszeit ist demnach unabhängig von den Posi tionen (Adressen) der gewählten Speicherzellen in der Matrix, d. h. sie ist konstant.

RAMs werden im wesentlichen in zwei Arten eingeteilt: Bipolar-RAMs und MOSRAMs.

Der Bipolar-RAM weist folgende Vorteile auf:

(1) Er arbeitet schneller als der MOSRAM.
(2) Der Betrieb der Speicherzelle ist statisch, und die Taktsteuerung usw. ist einfach. Andererseits hat der Bipolar-RAM folgende Nachteile:
(3) Er zeigt einen höheren Leistungsverbrauch als der MOS- RAM, insbesondere wenn er nicht arbeitet.
(4) Verglichen mit dem MOSRAM ist ein komplizierterer Her stellungsprozeß erforderlich und eine hohe Integrations dichte schwieriger zu erzielen.

BIPOLAR-RAMs werden gegenwärtig im wesentlichen in Abhän gigkeit von den Unterschieden in den Eingangs/Ausgangs- Pegeln in die TTL-Typen und die ECL-Typen eingeteilt. Die Zugriffszeit (Lesezeit) des Bipolar-RAM mit TTL-Schnitt stelle liegt in einem Bereich von 30 bis 60 nsec, während die Zugriffszeit des Bipolar-RAM mit ECL-Schnittstelle in einem Bereich von 4 bis 35 nsec liegt.

Bipolar-RAMs finden demnach für verschiedene Speicher systeme Anwendung, bei denen hohe Arbeitsgeschwindig keiten erforderlich sind.

Verglichen mit dem Bipolar-RAM hat der MOSRAM einen ein facheren Aufbau und Herstellungsprozeß. Er ist weiterhin unter den Gesichtspunkten des Leistungsverbrauchs, der Speicherdichte und des Preises vorteilhaft. Er findet deshalb auf Gebieten Anwendung, in denen hohe Arbeits geschwindigkeiten nicht so wesentlich sind.

Bei MOSRAMs wird der statische und der dynamische Typ unterschieden.

Beim dynamischen MOSRAM ist die Speicherzelle aus einer relativ kleinen Anzahl von Transistoren, nämlich aus 1 bis 3 Transistoren pro Bit, aufgebaut. Bei identischer Chip-Fläche wird die Bit-Dichte deshalb beim dynamischen MOSRAM höher als beim später zu beschreibenden statischen MOSRAM.

Im dynamischen MOSRAM wird die Information in Form von Ladungen in einer Kapazität in der Speicherzelle gespei chert. Da die in der Kapazität gespeicherten Ladungen aufgrund von Leckströmen usw. abgeführt werden, muß die Information der Speicherzelle innerhalb einer vorgegebe nen Zeitspanne ausgelesen und erneut eingeschrieben (d. h. aufgefrischt) werden.

Beim statischen MOSRAM wird andererseits ein gewöhnlich aus sechs Bauelementen aufgebauter Flip-Flop-Schaltkreis als Speicherzelle verwendet. Aus diesem Grund ist das beim dynamischen MOSRAM erforderliche Auffrischen oder Regenerieren nicht notwendig.

Die Zugriffszeit des dynamischen MOSRAM liegt in einem Bereich von 100 bis 300 nsec, während die Zugriffszeit des statischen MOSRAM in einem Bereich von 30 bis 200 nsec liegt. Man erkennt daraus, daß die Zugriffszeit des MOS- RAM einen größeren Wert als die des bipolaren RAM auf weist.

Aufgrund von Verbesserungen im fotolithografischen Prozeß wurde die Verringerung der Bauelement-Abmessungen der MISFETs in einer integrierten Halbleiterschaltung voran gebracht. In der Ausgabe des IEEE Journal of Solid-State Circuit vom Oktober 1982 (Band SC-17, Nr. 5, Seiten 793 bis 797) ist ein statischer 64 kbit-MOSRAM mit Design- Abmessungen im 2 µm-Bereich gezeigt, der eine Zugriffs zeit von 65 nsec, einen Arbeits-Leistungsverbrauch von 200 mW und einen Ruhe-Leistungsverbrauch von 10 µW auf weist.

Als Beispiel für einen Bipolar-RAM des ECL-Typs ist der 4 k-Bit-Bipolar-RAM zu nennen, der von HITACHI, LTD. unter dem Produktnamen "HM100474-15" hergestellt und ver trieben wird. Dieser Bipolar-RAM zeigt eine Zugriffszeit von 15 nsec und einen Leistungsverbrauch von 800 mW.

Wie oben ausgeführt, gab es eine eindeutige technische Entwicklung zur Vergrößerung der Speicherkapazität von Halbleiterspeichern, die in Stufen von 1 kbit, 4 kbit, 16 kbit, 64 kbit, 256 kbit, 1 Mbit, . . . erfolgte, und zwar ganz unabhängig von den Merkmalen des Bipolar- RAM mit hoher Geschwindigkeit und hohem Leistungsver brauch und den Merkmalen des MOSRAM mit niedriger Geschwin digkeit und niedrigem Leistungsverbrauch.

Unter Berücksichtigung des Leistungsverbrauchs des Halb leiterspeichers und der die Bauelement-Abmessungen der Bipolar-Transistoren bestimmenden, momentanen fotolitho grafischen Technologien wird die Speicherkapazität des Bipolar-RAM zum gegenwärtigen Zeitpunkt auf 16 kbit be grenzt sein.

Mit der Vergrößerung der Speicherkapazität des Halbleiter speichers (insbesondere auf und über 64 kbit) nimmt die Fläche des Halbleiter-Chips zu, und die Signalleitung des Adreß-Schaltkreises des RAM erstreckt sich auf dem groß flächigen Halbleiter-Chip über eine lange Strecke. Wenn die Länge der Signalleitung des Adreß-Schaltkreises zu nimmt, steigt die Streukapazität und ebenso der äquivalen te verteilte Widerstand der Signalleitung naturgemäß an. Wird zum Zweck der Mikro-Miniaturisierung durch Verbesse rung der Fotolithografie die Leiterbreite der Signallei tung des Adreß-Schaltkreises mit 2 µm oder weniger ausge legt, tritt eine weitere Erhöhung des äquivalenten ver teilten Widerstands der Signalleitung auf. Da sich zusätz lich der Fan-Out jedes Schaltkreises mit der Zunahme der Speicherkapazität erhöht, wird die Lastkapazität hoch, die der Gate-Kapazität eines MOSFET der nachfolgenden Stu fe zuzuschreiben ist. Demgemäß wird in einem 64 kbit- MOSRAM, der mit einem fotolithografischen 2 µm-Prozeß her gestellt ist, und dessen Adreß-Schaltkreis vollständig aus CMOSFETs aufgebaut ist, die Zugriffszeit der Adressen auf 30 nsec beschränkt.

Ein integrierter Halbleiterspeicher, dessen Adreßdecoder zwei hintereinander geschaltete Decoderschaltungen aufweist, ist aus US-4 429 374 bekannt. Diese Anordnung erlaubt zwar rela tiv einfache Schaltungen, führt jedoch dazu, daß die von der ersten Decoderschaltung zur zweiten Decoderschaltung führen den Leitungen eine relativ große Streukapazität aufweisen. Dadurch wird die Geschwindigkeit des gesamten Decoderschalt kreises begrenzt.

Ferner ist aus US-4 425 516 eine integrierte Halbleiterschal tung bekannt, die sowohl bipolare als auch Feldeffekttransi storen aufweist.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltung anzugeben, die einen schnell arbeitenden Decoderschaltkreis aufweist.

Die Lösung dieser Aufgabe gelingt mit der in Anspruch 1 ange gebenen Schaltung. Bevorzugte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird im folgenden kurz umrissen:

In einem Adreß-Schaltkreis in einem Halbleiterspeicher ist ein Ausgangstransistor für das Laden und Entladen einer Signalleitung mit relativ großer Länge ein Bipolar-Transistor. Andererseits sind die logischen Schaltkreise für die Durchführung der logischen Verarbeitung, z. B. für die Durchführung einer Inversion, einer Nicht-Inversion, von NAND- und NOR-Operationen, bevorzugt aus CMOS-Schaltungen aufgebaut.

Der aus der CMOS-Schaltung aufgebaute logische Schalt kreis hat einen niedrigen Leistungsverbrauch, und sein Ausgangssignal wird über den Bipolar-Ausgangstransistor mit niedriger Ausgangsimpedanz zu der Signalleitung mit relativ großer Länge übertragen. Da das Ausgangssignal unter Verwendung des Bipolar-Ausgangstransistors mit einer niedrigen Ausgangsimpedanz auf die Signalleitung übertra gen wird, kann die Abhängigkeit der Signalausbreitungsver zögerungszeit von der Streukapazität der Signalleitung verringert werden. Mit dem erfindungsgemäßen Aufbau läßt sich daher die Aufgabe lösen, einen Halbleiterspeicher mit niedrigem Leistungsverbrauch und hoher Geschwindig keit zu schaffen.

Die genannte und weitere Aufgaben sowie neuartige Merk male der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele deutlich, die unter Bezugnahme auf die anliegenden Zeichnungen er folgt. In den Zeichnungen zeigen

Fig. 1 ein Blockschaltbild des internen Aufbaus eines statischen RAM nach einem Ausführungsbeispiel der Erfindung;

Fig. 2 ein detailliertes Blockschaltbild des Adreß-Puffers ADB und der Zeilen-Decoder R-DCR0, R-DCR1, R-DCR2 nach Fig. 1;

Fig. 3 ein detailliertes Blockschaltbild des Adreß-Puffers ADB und der Spalten-Decoder C-DCR1 usw. nach Fig. 1;

Fig. 4 ein Schaltbild einer Quasi-CMOS-Inverterschaltung zur Anwendung in vorliegender Erfindung;

Fig. 5 ein Schaltbild einer Quasi-CMOS-NAND-Schaltung mit drei Eingängen zur Anwendung in vorliegender Erfin dung;

Fig. 6 ein Schaltbild einer reinen CMOS-NAND-Schaltung mit drei Eingängen zur Anwendung in vorliegender Erfindung;

Fig. 7 ein Schaltbild einer Quasi-CMOS-NOR-Schaltung mit zwei Eingängen zur Anwendung in vorliegen der Erfindung;

Fig. 8 ein Schaltbild einer reinen CMOS-NOR-Schaltung mit zwei Eingängen zur Anwendung in vorliegen der Erfindung;

Fig. 9 ein Schaltbild einer reinen CMOS-NAND-Schaltung mit zwei Eingängen zur Anwendung in vorliegen der Erfindung;

Fig. 10 ein Schaltbild eines Quasi-CMOS-Inverters zur An wendung in vorliegender Erfindung;

Fig. 11 ein detailliertes Schaltbild der Leseverstärker- Auswahlschaltung SASC und der Generator-Schaltung für interne Steuersignale COM-GE nach Fig. 1;

Fig. 12 ein detailliertes Schaltbild des Leseverstärkers SA1, des Datenausgabe-Zwischenverstärkers DOIA, des Daten-Ausgabepuffers DOB usw. nach Fig. 1;

Fig. 13 ein detailliertes Schaltbild des Daten-Eingabe puffers DIB, des Daten-Eingabe-Zwischenverstär kers DIIA1 usw. nach Fig. 1; und

Fig. 14 ein Diagramm der Signalwellenformen von verschie denen Teilen des statischen RAM nach dem in den Fig. 1 bis 13 gezeigten Ausführungsbeispiel wäh rend eines Lese- und eines Schreib-Zyklus.

Im folgenden wird ein Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben

Fig. 1 zeigt den internen Aufbau eines statischen RAM mit einer Speicherkapazität von 64 kbit, dessen Eingabe/Aus gabe-Betrieb in einzelnen Bit-Einheiten durchgeführt wird. Die mit gebrochenen Linien umrandete integrierte Schaltung weist mehrere Schaltungsblöcke auf, die in einem einzelnen Silizium-Chip nach der Herstellungstechnologie für inte grierte Halbleiterschaltungen ausgebildet sind.

Der statische RAM nach diesem Ausführungsbeispiel umfaßt vier Matrizen (Speicheranordnungen M-ARY1 bis M-ARY4), die jeweils eine Speicherkapazität von 16 kbit (= 16384 bit) haben. Damit ergibt sich eine Gesamt-Speicherkapa zität von 64 kbit (exakt 65536 bit). Die vier Spei cheranordnungen M-ARY1 bis M-ARY4 haben einen ähnlichen Aufbau, und in jeder von ihnen sind Speicherzellen in 128 Zeilen × 128 Spalten angeordnet.

Ein Adreß-Schaltkreis für die Auswahl einer bestimmten Speicherzelle aus den Speicheranordnungen mit jeweils einer Vielzahl von Speicherzellen ist aus einem Adreß- Puffer ADB, aus Zeilen-Decodern R-DCR0, R-DCR1 und R-DCR2, aus Spalten-Decodern C-DCR1 bis C-DCR4, aus Spaltenschal tern C-SW1 bis C-SW4 usw. aufgebaut.

Ohne besondere Beschränkung darauf ist ein Signal-Schalt kreis, der das Lesen und Schreiben von Information hand habt, aus einem Daten-Eingabepuffer DIB, Daten-Eingabe- Zwischenverstärkern DIIA1 bis DIIA4, einem Daten-Aus gabepuffer DOB, einem Daten-Ausgabe-Zwischenverstärker DOIA und Leseverstärkern SA1 bis SA16 aufgebaut.

Ohne besondere Beschränkung darauf besteht ein Takt-Schalt kreis für die Steuerung der Operationen des Lesens und Schreibens von Information aus einer internen Steuer signal-Generatorschaltung COM-GE und einer Leseverstär ker-Auswahlschaltung SASC.

Ein auf der Basis von Adreß-Signalen A0 bis A8 erhaltenes Decoder-Ausgangssignal wird vom Zeilen-Decoder R-DCR1 oder R-DCR2 an irgendwelche Zeilengruppen-Adreß-Auswahl leitungen (Wortleitungen WL11 bis WL1128, WL21 bis WL2128, WR11 bis WR1128 und WR21 bis WR2128) übertragen. Aus den Adreß-Signalen A0 bis A8 werden die Signale A7 und A8 für die Auswahl einer Speichermatrix aus den vier Speicher-Matrizen M-ARY1 bis M-ARY4 verwendet.

Der Adreß-Puffer ADB empfängt die Adreß-Signale A0 bis A15 und bildet auf Grundlage dieser Signale interne kom plementäre Adreß-Signale ª0 bis ª15. Das interne komple mentäre Adreß-Signal ª0 setzt sich aus einem internen Adreß-Signal a0, das mit dem Adreß-Signal A0 in Phase ist, und aus einem internen Adreß-Signal 0 zusammen, dessen Phase zu der des Adreß-Signals A0 invertiert ist. Die übrigen internen komplementären Adreß-Signale ª1 bis ª15 setzen sich in ähnlicher Weise aus den internen Adreß- Signalen a1 bis a15 und den internen Adreß-Signalen 1 bis 15 zusammen.

Von den vom Adreß-Puffer ADB gebildeten internen komple mentären Adreß-Signalen ª0 bis ª15 werden die Signale ª7, ª8 und ª9 bis ª15 den Spalten-Decodern C-DCR1 bis C-DCR4 zugeführt. Die Spalten-Decoder C-DCR1 bis C-DCR4 decodie ren diese internen komplementären Adreß-Signale und lie fern durch dieses Decodieren erhaltene Auswahlsignale (Decoder-Ausgangssignale) an die Gate-Elektroden von schaltenden Feldeffekttransistoren mit isolierter Gate- Elektrode (im folgenden als "MISFETs" bezeichnet) Q1001, 1001, Q1128, 1128, Q2001, 2001, Q3001, 3001, Q4001 und 4001 in den Spaltenschaltern C-SW1 bis C-SW4.

Aus den Wortleitungen WL11 bis WL1128, WL21 bis WL2128, WR11 bis WR1128 und WR21 bis WR2128 wird eine durch die Kombination der externen Adreß-Signale A0 bis A8 bestimm te Wortleitung durch die oben beschriebenen Zeilen-Deco der R-DCR1 und R-DCR2 ausgewählt. Ein durch die Kombina tion der externen Adreß-Signale A7, A8 und A9 bis A15 bestimmtes Paar von komplementären Datenleitungen wird aus der Vielzahl von komplementären Datenleitungspaaren D1001, 1001 bis D1128, 1128; 2001, D2001 bis D2128, 2128; D3001, 3001 bis D3128, 3128 und D4001, 4001 bis D4128, 4128 durch die oben beschriebenen Spalten- Decoder C-DCR1 bis C-DCR4 und Spaltenschalter C-SW1 bis C-SW4 ausgewählt. Damit wird die Speicherzelle M-CEL aus gewählt, die am Schnittpunkt zwischen der gewählten Wort leitung und dem gewählten komplementären Datenleitungs paar liegt.

Bei der Leseoperation werden die schaltenden MISFETs Q1, 1 bis Q4, 4, Q8, 8, Q12, 12, Q16 und 16 durch ein von der internen Steuersignal-Generatorschaltung COM-GE ge liefertes Steuersignal in den Zustand "AUS" gebracht, ob wohl keine Beschränkung darauf besteht. Damit sind ge meinsame Datenleitungen 1, CDL1 bis CDL4, 4 und Schreibsignal-Eingabe-Zwischenverstärker DIIA1 bis DIIA4 elektrisch isoliert. Die Information der ausgewählten Speicherzelle wird durch das gewählte komplementäre Da tenleitungspaar auf die gemeinsamen Datenleitungen über tragen. Die auf die gemeinsamen Datenleitungen übertra gene Information der Speicherzelle wird vom Leseverstär ker festgestellt und durch den Datenausgabe-Zwischenver stärker DOIA sowie den Daten-Ausgabepuffer DOB ausgegeben.

Im vorliegenden Ausführungsbeispiel sind 16 Leseverstär ker vorgesehen. Unter diesen Leseverstärkern SA1 bis SA16 wird ein Leseverstärker, d. h. der Leseverstärker, dessen Eingangsanschlüsse durch die gemeinsamen Datenleitungen mit dem gewählten komplementären Datenleitungspaar ge koppelt sind, durch ein Leseverstärker-Auswahlsignal von der Leseverstärker-Auswahlschaltung SASC ausgewählt. Die ser Leseverstärker führt die Erkennungsoperation durch.

Bei der Schreiboperation werden die schaltenden MISFETs Q1, 1 bis Q4, 4, Q8, 8 Q12, 12, Q16 und 16 durch das Steuersignal von der internen Steuersignal-Generatorschal tung COM-GE in den Zustand "EIN" gebracht. Falls der Spal ten-Decoder C-DCR1 beispielsweise in Übereinstimmung mit den Adreß-Signalen A7 bis A15 die schaltenden MISFETs Q1001 und 1001 in den Zustand "EIN" gebracht hat, wird das Aus gangssignal des Dateneingabe-Zwischenverstärkers DIIA1 durch das gemeinsame Datenleitungspaar CDL1, 1 und die MISFETs Q1, 1, Q1001, 1001 zum komplementären Datenleitungspaar D1001, 1001 übertragen. Wenn bei dieser Gelegenheit die Wortleitung WL11 durch den Zeilen-Decoder R-DCR1 ausgewählt ist, wird dem Ausgangssignal des Dateneingabe-Zwischenver stärkers DIIA1 entsprechende Information in die Speicherzel le geschrieben, die am Schnittpunkt zwischen der Wortlei tung WL11 und den komplementären Datenleitungen D1001, D1001 angeordnet ist.

Ohne Beschränkung darauf setzt sich das gemeinsame Daten leitungspaar CDL1 und 1 nach vorliegender Ausführungs form aus vier Sätzen gemeinsamer Datenleitungspaare (Paare gemeinsamer Sub-Datenleitungen) zusammen. Von diesen vier Sätzen gemeinsamer Datenleitungspaare sind in der Zeich nung zwei Sätze gezeigt. Wie die dargestellten gemeinsa men Datenleitungspaare sind die übrigen zwei Sätze durch die schaltenden MISFETs Q2, 2 bzw. Q3, 3 mit dem Daten eingabe-Zwischenverstärker DIIA1 gekoppelt. Die Eingangs anschlüsse eines Leseverstärkers und eine Eingangs- und Ausgangs-Elektrode eines jeden der 32 Sätze von schalten den MISFETs sind mit jedem der vier Sätze gemeinsamer Datenleitungspaare gekoppelt. Das heißt, die Eingangsan schlüsse des Leseverstärkers SA1 und die Eingangs- und Ausgangsanschlüsse der schaltenden MISFETs Q1001, 1001 bis Q1032, 1032 sind mit dem ersten gemeinsamen Daten leitungspaar gekoppelt; die Eingangsanschlüsse des Lese verstärkers SA2 und die Eingangs- und Ausgangsanschlüsse der schaltenden MISFETs Q1033, 1033 bis Q1064, 1064 sind mit dem zweiten gemeinsamen Datenleitungspaar gekoppelt; die Eingangsanschlüsse des Leseverstärkers SA3 und die Eingangs- und Ausgangsanschlüsse der schaltenden MISFETs Q1065, 1065 bis Q1096, 1096 sind mit dem dritten ge meinsamen Datenleitungspaar gekoppelt; und die Eingangs anschlüsse des Leseverstärkers SA4 sowie die Eingangs- und Ausgangsanschlüsse der schaltenden MISFETs Q1097, 1097 bis Q1128, 1128 sind mit dem vierten gemeinsamen Datenleitungspaar gekoppelt. Beim Schreibbetrieb sind die vier Sätze gemeinsamer Datenleitungspaare durch die schal tenden MISFETs Q1, 1 bis Q4, 4 elektrisch miteinander gekoppelt, während sie beim Lesebetrieb elektrisch von einander isoliert sind. Damit ist es möglich, beim Lese betrieb die mit den Eingangsanschlüssen des Leseverstär kers verbundenen Streukapazitäten zu reduzieren, so daß sich eine Steigerung der Geschwindigkeit der Leseopera tion erzielen läßt. Beim Lesebetrieb wird nur der Lese verstärker für die Ausführung der Wahrnehmungsoperation ausgewählt, dessen Eingangsanschlüsse mit dem Paar der gemeinsamen Sub-Datenleitungen gekoppelt sind, auf das die Information von der gewählten Speicherzelle durch die schaltenden MISFETs übertragen wurde. Der Aufbau der anderen gemeinsamen Datenleitungspaare CDL2, 2 bis CDL4, 4 entspricht im wesentlichen dem des beschriebe nen gemeinsamen Datenleitungspaares CDL1, 1.

Obwohl nach vorliegender Ausführungsform das gemeinsame Steuersignal WECS an die schaltenden MISFETs Q1, 1 bis Q4, 4, Q8, 8, Q12, 12, Q16 und 16 geliefert wird, kön nen die Auswahlsignale von den Spalten-Decodern auch den jeweiligen schaltenden MISFETs zugeführt werden. Damit ist es möglich, beim Schreibbetrieb die Lastkapazität des Da ten-Eingabe-Zwischenverstärkers zu reduzieren, so daß sich eine Steigerung der Geschwindigkeit des Schreibbetriebs er zielen läßt.

Die interne Steuersignal-Generatorschaltung COM-GE empfängt zwei externe Steuersignale, (Chip-Auswahlsignal) und (Schreib-Freigabesignal) und generiert eine Vielzahl von Steuersignalen CS1, CS2, CS2, , WECS, DOC usw.

Die Leseverstärker-Auswahlschaltung SASC empfängt das Chip- Auswahlsignal und die internen komplementären Adreß- Signale ª7 bis ª15 und bildet das genannte Leseverstärker- Auswahlsignal und die internen Chip-Auswahlsignale CS, .

In Fig. 2 ist ein detaillierteres Blockschaltbild des Adreß-Puffers ADB und der Zeilen-Decoder R-DCR0, R-DCR1 und R-DCR2 nach Fig. 1 gezeigt.

In Fig. 2 sind die Schaltkreise, deren logische Symbole ausgangsseitig schwarz markiert sind, Quasi-CMOS-Schalt kreise, in denen ein Ausgangstransistor für das Laden und Entladen einer Ausgangs-Signalleitung aus einem Bipolar- Transistor aufgebaut ist, während die Transistoren für die logische Verarbeitung, wie z. B. Inversions-, Nicht- Inversions-, NAND- oder NOR-Operationen, aus CMOSFETs auf gebaut sind. Die mit den gewöhnlichen logischen Symbolen gekennzeichneten Schaltkreise sind reine CMOS-Schaltungen.

Wie in Fig. 2 gezeigt, sind im Adreß-Puffer ADB invertie rende/nicht invertierende Schaltkreise G0 bis G8 angeord net, deren Eingänge von außen die Adreß-Signale A0 bis A8 mit TTL-Pegeln empfangen, und die dazu dienen, die nicht invertierten Ausgaben a0 bis a8 sowie die inver tierten Ausgaben ª0 bis ª8 auf die komplementären Aus gabe-Signalleitungen zu übertragen.

Jeder der invertierenden /nicht invertierenden Schalt kreise G0 bis G8 ist aus einem Quasi-CMOS-Schaltkreis aufgebaut, wie in Fig. 4 gezeigt.

In Fig. 4 bezeichnen die Bezugszeichen Q40, Q42, Q44, Q46, Q50, Q52 und Q53 n-Kanal-MISFETs, Q41, Q43, Q45 und Q49 p-Kanal-MISFETs und Q47, Q48, Q51 und Q54 npn-Bipolar- Transistoren.

Ein Widerstand R40 und der MISFET Q40 bauen eine Gate- Schutzschaltung auf, die zum Schutz des Gate-Isolierfilms der MISFETs Q41, Q42 gegen einen an einem Eingangsanschluß auftretenden externen Spannungsstoß dient.

Da die MISFETs Q41, Q42, Q43 und Q44 einen CMOS-Inverter in zweistufiger Kaskadenschaltung bilden, wird ein mit dem Signal am Schaltungspunkt N1 in Phase befindliches Signal auf einen Schaltungspunkt N3 übertragen.

Da auch die MISFETs Q45 und Q46 einen CMOS-Inverter bil den, wird auf einen Schaltungspunkt N4 ein zum Signal am Schaltungspunkt N3 gegenphasiges Signal übertragen.

Der Transistor Q47 ist ein Ausgangstransistor für das La den der kapazitiven Last C41 eines Ausgangsanschlusses OUT, während der Transistor Q48 ein Ausgangstransistor für das Entladen der kapazitiven Last C41 ist.

Da auch die MISFETs Q49 und Q50 einen CMOS-Inverter aufbau en, wird zu einem Schaltungspunkt N5 ein zum Signal am Schaltungspunkt N3 gegenphasiges Signal übertragen.

Der MISFET Q52 ist ein Source-Folger-MISFET, der durch das Signal am Schaltungspunkt N3 auf "EIN" geschaltet wird, um dem Transistor Q54 für das Entladen der kapazitiven Last C42 an einem Ausgangsanschluß einen Basisstrom zuzuführen. Der MISFET Q53 arbeitet nicht nur als Last des Source-Folger-MISFET Q52, sondern auch als ein schal tender MISFET für das Abführen von in der Basis des Tran sistors Q54 gespeicherten Ladungen.

Um die Aussteuerung des Transistors Q48 in seinen Sätti gungsbereich zu verhindern, ist der Source-Anschluß des MISFET Q45 mit dem Kollektoranschluß des Transistors Q48, nicht mit einer Leistungsquelle Vcc verbunden. In ähnli cher Weise ist der Drain-Anschluß des MISFET Q52 mit dem Kollektor des Transistors Q54 und nicht mit der Leistungs quelle Vcc verbunden, um die Aussteuerung des Transistors Q54 in seinen Sättigungsbereich zu verhindern. Dieser Punkt bildet eine wesentliche Verbesserung.

Ist ein Signal auf hohem Pegel an den Eingangsanschluß IN der invertierenden/nicht invertierenden Schaltung von Fig. 4 angelegt, nimmt der Schaltungspunkt N3 den hohen Pegel und die Schaltungspunkte N4 und N5 nehmen einen niedrigen Pegel an, um der Basis des Transistors Q47 durch den Tran sistor Q43 einen Basisstrom zuzuführen, so daß der Transi stor Q47 auf "EIN" geschaltet wird. Befindet sich der Aus gangsanschluß auf dem hohen Pegel, wird der MISFET Q52 auf "EIN" geschaltet, so daß der Basisstrom dem Transistor Q54 durch diesen MISFET Q52 zugeführt wird. Zu diesem Zeit punkt befinden sich die MISFETs Q46 und Q50 auf "EIN", da der Schaltungspunkt N3 auf dem hohen Pegel ist. Folglich schalten die Transistoren Q45 und Q54 auf "AUS", da die in ihren Basisbereichen gespeicherten Ladungen durch die MIS- FETs Q46 und Q50 abgeführt werden. Die kapazitive Last C41 wird daher schnell durch den Bipolar-Ausgangstransistor Q47 mit niedriger Ausgangsimpedanz geladen, während die kapazi tive Last C42 schnell durch den Bipolar-Ausgangstransistor Q54 mit niedriger Ausgangsimpedanz entladen wird. Wenn das Laden der kapazitiven Last C42 beendet ist, hört der Strom fluß durch den Kollektor-Emitter-Pfad des Transistors Q47 auf. Ist die Entladung der kapazitiven Last C42 beendet, hört der Stromfluß durch den Drain-Source-Pfad des MISFET Q52 und den Kollektor-Emitter-Pfad des Bipolar-Transistors Q54 auf.

Wird an den Eingangsanschluß IN des invertierenden/nicht invertierenden Schaltkreises nach Fig. 4 ein Signal auf niedrigem Pegel angelegt, schalten die Transistoren Q47 und Q54 auf "AUS" und die Transistoren Q48 und Q51 auf "EIN", so daß die kapazitive Last C41 schnell entladen und die kapazitive Last C42 schnell geladen wird. Zu die sem Zeitpunkt schaltet der MISFET Q53 auf "EIN", da der Schaltungspunkt N5 den hohen Pegel annimmt. Folglich wer den die in der Basis des Bipolar-Transistors Q54 gespei cherten Ladungen schnell durch den MISFET Q53 auf einen Punkt auf Erdpotential entladen, so daß die Abschaltge schwindigkeit des Bipolar-Transistors Q54 gesteigert wird. Wenn die Entladung der kapazitiven Last C41 beendet ist, hört der Stromfluß durch den Drain-Source-Pfad des MISFET Q45 und den Kollektor-Emitter-Pfad des Bipolar-Transi stors Q48 auf. Ist die Ladung der kapazitiven Last C42 beendet, hört der Stromfluß durch den Kollektor-Emitter- Pfad des Bipolar-Transistors Q51 auf.

Falls die Ladung und Entladung der kapazitiven Lasten C41 und C42 nicht durch die Bipolar-Ausgangstransistoren Q47, Q48, Q51 und Q54, sondern statt dessen durch MISFETs aus geführt werden, können diese Vorgänge nur mit geringer Ge schwindigkeit erfolgen, da der "EIN"-Widerstand des MISFET, verglichen mit dem des Bipolar-Transistors, einen erheblich höheren Wert annimmt.

Dagegen sind im Adreß-Puffer des Ausführungsbeispiels nach Fig. 2 die Ausgangstransistoren der invertierenden/nicht invertierenden Schaltungen G0 bis G8 für die Lieferung der internen Adreß-Signale a0, 0 bis a8, 8 an die Ausgabe- Signalleitungen aus Bipolar-Transistoren aufgebaut, wie in Fig. 4 gezeigt, so daß die invertierenden/nicht invertie renden Schaltungen G0 bis G8 mit hoher Geschwindigkeit ar beiten können, selbst wenn ihre Ausgabe-Signalleitungen über relativ lange Strecken auf der Oberfläche des Halb leiter-Chips angeordnet sind.

Der Zeilen-Decoder R-DCR0 in Fig. 2 arbeitet als der Vor decoder des Adreß-Schaltkreises. Dieser Zeilen-Decoder R-DCR0 ist aus den NAND-Schaltungen G16 bis G23, G24 bis G31 und G40 bis G47 mit jeweils drei Eingängen, auf die die vom Adreß-Puffer ADB erhaltenen internen Adreß-Signa le a0, 0 bis a8, 8 gegeben werden, und aus den NOR- Schaltkreisen G32 bis G39 mit jeweils zwei Eingängen auf gebaut, an die das Chip-Auswahlsignal und die Aus gangssignale der NAND-Schaltkreise G24 bis G31 mit drei Eingängen angelegt werden.

Die Ausgabe-Signalleitungen (d. h. die Ausgabe-Signallei tungen der NAND-Schaltkreise G16 bis G23 und G40 bis G47 mit jeweils drei Eingängen und die Ausgabe-Signalleitun gen der NOR-Schaltkreise G32 bis G39 mit jeweils zwei Eingängen) des Zeilen-Decoders R-DCR0 als des Vordecoders sind in vertikaler Richtung über lange Strecken innerhalb der Zeilen-Decoder R-DCR1 und R-DCR2 angeordnet, die die Decoder-Treiber des Adreß-Schaltkreises sind, wie in Fig. 2 dargestellt.

Jeder der NAND-Schaltkreise G16 bis G23, G24 bis G31 und G40 bis G47 mit jeweils drei Eingängen im Zeilen-Decoder R-DCR0 von Fig. 2 ist, wie in Fig. 5 gezeigt, aus einem Quasi-CMOS-Schaltkreis aufgebaut.

Der Quasi-CMOS-NAND-Schaltkreis mit drei Eingängen nach Fig. 5 umfaßt einen logischen Eingabe-Verarbeitungsbereich, der aus den p-Kanal-MISFETs Q55 bis Q57 und den n-Kanal- MISFETs Q58 bis Q61 aufgebaut ist, sowie einen Ausgabebe reich, der aus den npn-Bipolar-Ausgangstransistoren Q62, Q63 aufgebaut ist. Der MISFET Q61 arbeitet als ein schal tender MISFET für die Abführung der in der Basis des Bipo lar-Transistors Q63 gespeicherten Ladungen.

Sind Eingangssignale auf hohem Pegel an alle drei Eingangs anschlüsse IN1 bis IN3 angelegt, schalten die Transistoren Q55 bis Q57 auf "AUS", die Transistoren Q58 bis Q60 auf "EIN", ein Schaltungspunkt N7 nimmt einen niedrigen Pegel an, und der Transistor Q61 schaltet auf "AUS". Im Ausgabe bereich schaltet anschließend der Transistor Q62 auf "AUS", und der Transistor Q63 wird durch die Transistoren Q58 bis Q60 mit einem Basisstrom versorgt und schaltet auf "EIN", wenn ein Ausgangsanschluß OUT auf dem hohen Pegel liegt. Die Ladungen in der kapazitiven Last C43 des Ausgangsan schlusses OUT werden durch den Kollektor-Emitter-Pfad des Transistors Q63 rasch zu einem Punkt auf Erdpotential ent laden, während gleichzeitig ein Entladestrom durch einen Pfad fließt, der über die kapazitive Last C43, eine Diode Q64, die MISFETs Q58 bis Q60 und den Basis-Emitter-Über gang des Bipolar-Transistors Q63 verläuft. Ein Spannungs abfall über den beiden Enden der Diode Q64 steuert den Transistor Q62 zu diesem Zeitpunkt zuverlässig in seinen "AUS"-Zustand.

Wenn an mindestens einem der drei Eingangsanschlüsse IN1 bis IN3 ein Eingangssignal mit niedrigem Pegel angelegt ist, nimmt der Schaltungspunkt N7 den hohen Pegel an, der Tran sistor Q62 schaltet auf "EIN", und die kapazitive Last C43 wird durch den Kollektor-Emitter-Pfad des Transistors Q62 rasch aufgeladen. Entsprechend dem hohen Pegel des Schal tungspunktes N7 schaltet der Transistor Q61 auf "EIN", und die in der Basis des Transistors Q63 gespeicherten Ladun gen werden durch den Drain-Source-Pfad des Transistors Q61 rasch abgeführt, so daß die Abschalt-Geschwindigkeit des Transistors Q63 gesteigert werden kann.

In dieser Weise ist der Ausgabebereich des Quasi-CMOS-NAND- Schaltkreises mit drei Eingängen entsprechend Fig. 5 aus den Bipolar-Transistoren Q62 und Q63 aufgebaut, wodurch die Ladung und Entladung der kapazitiven Last C43 mit hoher Ge schwindigkeit durchgeführt werden können.

Da die Ausgänge der NAND-Schaltkreise G24 bis G31 mit drei Eingängen im Zeilen-Decoder R-DCR0 von Fig. 2 mit den Ein gängen der NOR-Schaltkreise G32 bis G39 verbunden sind, wo bei diese Verbindung relativ kurz ist, kann jeder dieser Schaltkreise, wie in Fig. 6 gezeigt, einen reinen CMOS- Aufbau haben.

Der reine CMOS-NAND-Schaltkreis mit drei Eingängen entspre chend Fig. 6 umfaßt die p-Kanal-MISFETs Q64 bis Q66 und die n-Kanal-MISFETs Q67 bis Q69. Da die Länge einer Signallei tung von einem Ausgangsanschluß OUT, wie oben beschrieben, kurz ist, ist der Wert der Streukapazität C44 des Ausgangs anschlusses OUT klein.

Dementsprechend können die Lade- und Entlade-Vorgänge der kleinen Streukapazität C44 mit vergleichsweise hoher Ge schwindigkeit erfolgen, selbst wenn sie durch die MISFETs Q64 bis Q66 und Q67 bis Q69 mit relativ hohen "EIN"-Wider ständen durchgeführt werden.

Jeder der NOR-Schaltkreise G32 bis G39 mit zwei Eingängen im Zeilen-Decoder R-DCR0 in Fig. 2 ist, wie in Fig. 7 ge zeigt, aus einem Quasi-CMOS-Schaltkreis aufgebaut.

Der Quasi-CMOS-NOR-Schaltkreis mit zwei Eingängen nach Fig. 7 umfaßt einen logischen Eingabe-Verarbeitungsbereich, der aus den p-Kanal-MISFETs Q70, Q71 und den n-Kanal-MIS FETs Q72 bis Q74 aufgebaut ist, und einem Ausgabebereich, der aus den npn-Bipolar-Ausgangstransistoren Q75, Q76 auf gebaut ist. Der MISFET Q74 arbeitet als ein schaltender MISFET, der zur Abführung der in der Basis des Bipolar-Tran sistors Q76 gespeicherten Ladungen dient.

Sind an beide Eingangsanschlüsse IN1 und IN2 Eingangssigna le auf niedrigem Pegel angelegt, schalten die Transistoren Q70 und Q71 auf "EIN", die Transistoren Q72 und Q73 schal ten auf "AUS", und ein Schaltungspunkt N9 nimmt einen hohen Pegel an. Anschließend schaltet der Transistor Q75 auf "EIN", und die kapazitive Last Q45 eines Ausgangsanschlus ses OUT wird durch den Kollektor-Emitter-Pfad des Transi stors Q75 rasch geladen. Der hohe Pegel des Schaltungs punktes N9 schaltet den Transistor Q74 auf "EIN", und die in der Basis des Transistors Q76 gespeicherten Ladun gen werden durch den Drain-Source-Pfad des Transistors Q74 rasch abgeführt, so daß die Abschalt-Geschwindigkeit des Transistors Q76 erhöht werden kann.

Wenn zumindest an einen der beiden Eingangsanschlüsse, z. B. den Eingangsanschluß IN1, ein Eingangssignal auf hohem Pe gel angelegt ist, schaltet der Transistor Q70 auf "AUS", der Transistor Q72 auf "EIN", und der Schaltungspunkt N9 nimmt den niedrigen Pegel an. Im Ausgabebereich schaltet anschließend der Transistor Q75 auf "AUS", und der Transi stor Q76 wird durch die Transistoren Q72, Q77 mit einem Basisstrom versorgt und schaltet auf "EIN", wenn sich der Ausgangsanschluß OUT auf dem hohen Pegel befindet. Ladun gen in der kapazitiven Last C45 des Ausgangsanschlusses OUT werden durch den Kollektor-Emitter-Pfad des Transi stors Q76 rasch abgeführt, während zum gleichen Zeitpunkt ein Entladestrom durch einen Pfad fließt, der über die ka pazitive Last C45, eine Diode Q77, den Drain-Source-Pfad des MISFET Q72 und den Basis-Emitter-Übergang des Bipolar- Transistors Q76 verläuft. Aufgrund eines Spannungsabfalls über beiden Enden der Diode Q77 zu diesem Zeitpunkt wird der Bipolar-Transistor Q75 zuverlässig in seinen "AUS"- Zustand gesteuert.

Die Zeilen-Decoder R-DCR1 und R-DCR2 in Fig. 2 arbeiten als die Decoder-Treiber des Adreß-Schaltkreises. Der Zei len-Decoder R-DCR1 umfaßt eine NOR-Schaltung G48 mit zwei Eingängen, die die Ausgangssignale des Zeilen-Decoders R-DCR0 empfängt, NAND-Schaltungen G49 bis G56 mit zwei Eingängen, die das Ausgangssignal der NOR-Schaltung G48 und die Ausgangssignale des Zeilen-Decoders R-DCR0 empfan gen, und Inverter G57 bis G64, die die Ausgangssignale der NAND-Schaltungen G49 bis G56 empfangen.

Die Länge der Signalleitungen zwischen dem Ausgang des NOR-Schaltkreises G48 und den Eingängen der NAND-Schalt kreise G49 bis G56 ist relativ groß, und die Werte der Streukapazitäten dieser Signalleitungen sind hoch. Dem entsprechend ist der NOR-Schaltkreis G48 aus dem Quasi- CMOS-Schaltkreis aufgebaut, wie er in Fig. 7 gezeigt ist.

Da die Ausgänge der NAND-Schaltungen G49 bis G56 im Zeilen- Decoder R-DCR1 nach Fig. 2 mit den Eingängen der Inverter G57 bis G64 verbunden sind und diese Verbindung nur relativ kurz ist, ist jede dieser NAND-Schaltungen aus einem reinen CMOS-Schaltkreis aufgebaut, wie er in Fig. 9 gezeigt ist.

Die reine CMOS-NAND-Schaltung mit zwei Eingängen nach Fig. 9 ist aus den p-Kanal-MISFETs Q82, Q83 und den n-Kanal-MIS FETs Q84, Q85 aufgebaut. Da die Länge der Signalleitung von einem Ausgangsanschluß OUT, wie oben beschrieben, gering ist, ist der Kapazitätswert der Streukapazität des Aus gangsanschlusses OUT klein.

Demnach kann das Laden und Entladen der kleinen Streukapa zität C47 mit hoher Geschwindigkeit erfolgen, selbst wenn es durch die MISFETs Q82, Q83, Q84 und Q85 mit relativ großen "EIN"-Widerständen ausgeführt wird.

Die Ausgänge der Inverter G57 bis G64 im Zeilen-Decoder R-DCR1 nach Fig. 2 sind mit den Wortleitungen WL11 bis WL18 der Speicheranordnung M-ARY1 verbunden. Demnach sind die Ausgabesignalleitungen (d. h. die Ausgabesignalleitungen der Inverter G57 bis G64) des Zeilen-Decoders R-DCR1 als des Decoder-Treibers so angeordnet, daß sie innerhalb der Speicheranordnung M-ARY1 als die Wortleitungen WL11 bis WL18 relativ lange Entfernungen in lateraler Richtung über decken, so daß die Streukapazitäten der Wortleitungen WL11 bis WL18 ziemlich groß werden.

Jeder der Inverter G57 bis G64 im Zeilen-Decoder R-DCR1 nach Fig. 2 wird somit aus einem Quasi-CMOS-Schaltkreis aufgebaut, wie er in Fig. 10 gezeigt ist.

Der Quasi-CMOS-Inverter nach Fig. 10 umfaßt einen p-Kanal- MISFET Q86, n-Kanal-MISFETs Q87 bis Q89 und npn-Bipolar- Ausgangstransistoren Q90, Q91. Der Betrieb dieses Quasi- CMOS-Inverters entspricht dem der Schaltkreise Q49 bis Q54 für die Erzielung der invertierten Ausgabe des invertierenden/nicht invertierenden Schaltkreises in Fig. 4. Auf eine detaillierte Beschreibung wird deshalb ver zichtet. Das Laden und Entladen einer großen Streukapazi tät C48 wird mit hoher Geschwindigkeit durch die npn-Bi polar-Ausgangstransistoren Q90, Q91 durchgeführt.

Der Zeilen-Decoder R-DCR2 in Fig. 2 ist ähnlich dem oben genannten Zeilen-Decoder R-DCR1 aufgebaut.

Fig. 3 zeigt ein detaillierteres Blockdiagramm des Adreß- Puffers ADB, des Spalten-Decoders C-DCR1 usw. in Fig. 1.

Auch in Fig. 3 sind die Schaltkreise, deren logische Sym bole ausgangsseitig schwarz markiert sind, Quasi-CMOS- Schaltkreise, in denen ein Ausgangstransistor für das La den und Entladen der Streukapazität einer Ausgabesignal leitung aus einem Bipolar-Transistor aufgebaut ist, und in denen die logische Verarbeitung, wie z. B. eine Inver sion, eine Nicht-Inversion, eine NAND- oder NOR-Operation, durch eine CMOS-Schaltung ausgeführt wird. Der mit dem ge wöhnlichen logischen Symbol dargestellte Schaltkreis ist ein reiner CMOS-Schaltkreis. Wie in Fig. 3 gezeigt, sind im Adreß-Puffer ADB invertierende/nicht invertierende Schaltungen G7 bis G15 angeordnet, deren Eingänge die Adreß-Signale A7 bis A15 auf TTL-Pegeln von außen empfan gen, und die zur Übertragung der nicht invertierten Aus gaben a7 bis a15 und der invertierten Ausgaben 7 bis 15 an die komplementären Ausgangssignalleitungen dienen.

Jede der invertierenden/nicht invertierenden Schaltungen G7 bis G15 ist aus dem in Fig. 4 gezeigten Quasi-CMOS- Schaltkreis aufgebaut. Dementsprechend sind die Ausgangs transistoren jedes invertierenden/nicht invertierenden Schaltkreises G7 bis G15, wie in Fig. 4 dargestellt, aus Bipolar-Transistoren hergestellt, so daß die invertierenden/ nicht invertierenden Schaltungen G7 bis G15 selbst dann mit hoher Geschwindigkeit arbeiten können, wenn ihre Aus gabesignalleitungen so angeordnet sind, daß sie über rela tiv große Strecken auf der Oberfläche des Halbleiter-Chips verlaufen.

Der Spalten-Decoder C-DCR1 umfaßt die NAND-Schaltungen G74 bis G77, G78 bis G81 und G82 bis G85 mit jeweils zwei Ein gängen, an die die vom Adreß-Puffer ADB erhaltenen inter nen Adreß-Signale a7 bis a15 und 7 bis 15 angelegt wer den, sowie die NAND-Schaltungen G86 bis G93 mit jeweils drei Eingängen.

Wie in Fig. 3 gezeigt, sind im Spalten-Decoder C-DCR1 die Ausgabesignalleitungen der NAND-Schaltungen G74 bis G93 darüberhinaus mit großen Abständen angeordnet und mit den Eingangsanschlüssen einer großen Anzahl von NOR-Schaltun gen G94 bis G95 verbunden, so daß die Streukapazitäten der Ausgabesignalleitungen der NAND-Schaltungen G74 bis G93 hohe Werte annehmen.

Aus diesem Grund ist jede der NAND-Schaltungen G86 bis G93 mit drei Eingängen aus dem Quasi-CMOS-NAND-Schaltkreis auf gebaut, wie er in Fig. 5 gezeigt ist, und jede der NAND- Schaltungen G74 bis G85 mit zwei Eingängen ist aus einem Quasi-CMOS-NAND-Schaltkreis aufgebaut, wie man ihn durch Weglassen des Eingangsanschlusses IN3 und der MISFETs Q57, Q60 in Fig. 5 erhält.

Andererseits sind nach Fig. 3 die Ausgabesignalleitungen der mit drei Eingängen versehenen NOR-Schaltungen G94, G95 mit den Eingängen von Invertern G100, G101 mit kurzen Ab ständen verbunden, so daß die Streukapazitäten der Ausgabe signalleitungen dieser NOR-Schaltungen G94, G95 kleine Ka pazitätswerte haben. Dementsprechend ist jede der NOR- Schaltungen G94 bis G95 mit jeweils drei Eingängen aus einem reinen CMOS-NOR-Schaltkreis aufgebaut.

Die Ausgabesignalleitungen der Inverter G100, G101 sind weiterhin mit relativ kurzen Verbindungen an die Eingangs anschlüsse von NOR-Schaltungen G98, G99 mit jeweils zwei Eingängen angeschlossen, so daß die Streukapazitäten der Ausgabesignalleitungen der Inverter G100, G101 geringe Werte aufweisen. Dementsprechend ist jeder der Inverter G100, G101 aus einem bekannten reinen CMOS-Inverter auf gebaut.

Die Ausgabesignalleitungen der NOR-Schaltungen G98, G99 sind an die Gate-Elektroden der schaltenden MISFETs Q1001, 1001 des Spaltenschalters C-SW1 mit relativ kurzen Ver bindungen angeschlossen, so daß ihre Streukapazitäten klein sind. Dementsprechend ist auch jede dieser NOR-Schaltungen aus einem reinen CMOS-NOR-Schaltkreis mit zwei Eingängen auf gebaut, wie er in Fig. 8 gezeigt ist.

Der reine CMOS-NOR-Schaltkreis mit zwei Eingängen nach Fig. 8 ist aus p-Kanal-MISFETs Q78, Q79 und aus n-Kanal-MISFETs Q80, Q81 aufgebaut. Da der Abstand der Signalleitung von einem Ausgangsanschluß relativ klein ist, hat die Streuka pazität C46 des Ausgangsanschlusses OUT einen kleinen Wert.

Demnach kann das Laden und Entladen der kleinen Streukapazi tät C46 mit hoher Geschwindigkeit erfolgen, selbst wenn es durch die MISFETs Q78, Q79, Q80 und Q81 mit verhältnismäßig hohen "EIN"-Widerständen ausgeführt wird.

Jeder der oben genannten NOR-Schaltkreise G94 bis G95 mit drei Eingängen ist aus einem reinen CMOS-Schaltkreis auf gebaut, wobei bei dem in Fig. 8 gezeigten NOR-Schaltkreis mit zwei Eingängen ein dritter Eingangsanschluß IN3 hin zugefügt wird, ein dritter p-Kanal-MISFET, dessen Gate mit dem dritten Eingangsanschluß IN3 verbunden ist, in Serie mit den MISFETs Q78 und Q79 eingefügt wird, und ein dritter n-Kanal-MISFET, dessen Gate mit dem Eingangs anschluß IN3 verbunden ist, parallel zu den MISFETs Q80, Q81 eingefügt wird.

Zusätzlich ist aus Fig. 3 ein detaillierterer Aufbau der 1-Bit-Speicherzelle M-CEL der Speicheranordnung M-ARY1 nach Fig. 1 zu entnehmen. Im einzelnen ist die dargestell te Speicherzelle M-CEL aus einem Flip-Flop, in dem die Ein gänge und Ausgänge eines Paares von Invertern aus Lastwi derständen R1, R2 und n-Kanal-MISFETs Q101, Q102 über Kreuz geschaltet sind sowie aus n-Kanal-MISFETs Q103, Q104 aufge baut, die als Übertragungs-Gates dienen.

Das Flip-Flop wird als Mittel für die Speicherung von Infor mation verwendet. Die Übertragungs-Gates werden durch das Adreß-Signal gesteuert, das an die mit dem Zeilen-Decoder R-DCR1 verbundene Wortleitung WL11 angelegt ist, und die Informationsübertragung zwischen dem komplementären Daten leitungspaar D1001, 1001 und dem Flip-Flop wird durch die Übertragungs-Gates gesteuert.

Fig. 11 zeigt ein Schaltbild, in dem detailliert ein Bei spiel der wesentlichen Bereiche der Leseverstärker-Auswahl schaltung SASC und ein Beispiel der internen Steuersignal- Generatorschaltung COM-GE nach Fig. 1 dargestellt ist.

In der Figur ist die Schaltung des Teils des Leseverstär ker-Auswahlschaltkreises SASC gezeigt, der das externe Chip-Auswahlsignal empfängt und die Steuersignale CS, bildet, die dem Datenausgabe-Zwischenverstärker DOIA, dem Zeilen-Decoder R-DCR0 und dem Spalten-Decoder C-DCR1 zuzuführen sind.

Die Schaltung dieses Teiles, an den das externe Chip-Aus wahlsignal angelegt ist, ist aus demselben Schaltkreis aufgebaut wie die invertierende/nicht invertierende Schal tung in Fig. 4. Da das Ausgangssignal CS dieses Schaltkrei ses von Bipolar-Ausgangstransistoren T1, T2, T3 und T4 er halten wird, ist die Kapazitätsabhängigkeit der Lade- und Entladegeschwindigkeit der Ausgaben , CS der Lesever stärker-Auswahlschaltung SASC gering. Dementsprechend wird die Ausgabe schnell, selbst wenn der Ausgang der Leseverstärker-Auswahlschaltung SASC mit den Eingangsan schlüssen der NOR-Gatter G32 bis G39 des Zeilen-Decoders R-DCR0 in Fig. 2 und mit den Eingangsanschlüssen der NOR- Gatter G94 bis G95 des Spalten-Decoders C-DCR1 in Fig. 3 verbunden ist. Daneben erhält man auch eine schnelle Aus gabe CS, selbst wenn der Ausgang CS der Leseverstärker- Auswahlschaltung SASC mit den Gate-Elektroden einer Viel zahl von schaltenden MISFETs im Datenausgabe-Zwischenver stärker DOIA verbunden ist.

Obwohl es in der Figur nicht dargestellt ist, umfaßt die Leseverstärker-Auswahlschaltung SASC einen Decoder-Schalt kreis, der die internen komplementären Adreß-Signale ª7 bis ª15 und das genannte Steuersignal CS empfängt und ein dem Leseverstärker zuzuführendes Auswahlsignal S1 bildet. Von den Leseverstärkern SA1 bis SA16 wird durch diese De coder-Schaltung der Leseverstärker ausgewählt, dessen Ein gangsanschlüsse elektrisch mit dem auszuwählenden komple mentären Datenleitungspaar verbunden sind, woraufhin sein Lesebetrieb ausgeführt wird. Der Ausgangsteil dieser Deco der-Schaltung ist aus einem Quasi-CMOS-Schaltkreis aufge baut, um die Kapazitätsabhängigkeiten des Ladens und Ent ladens des Ausgangs zu verringern. Damit kann die Arbeits geschwindigkeit für das Auswählen des Leseverstärkers er höht werden. Selbst wenn das genannte Steuersignal der Decoder-Schaltung zugeführt wird, ist das Steuersignal CS schnell, da es durch die oben genannten Bipolar-Transisto ren gebildet wird.

Obwohl in diesem Ausführungsbeispiel die Decoder-Schaltung in der Leseverstärker-Auswahlschaltung SASC angeordnet ist, um die Leseverstärker auszuwählen, können auch die durch die Spalten-Decoder C-DCR1 bis C-DCR4 gebildeten Auswahl signale als die Auswahlsignale für die Leseverstärker ver wendet werden. Durch diese Maßnahme läßt sich die Anzahl der Bauelemente verringern und damit die Integrationsdich te steigern.

Die interne Steuersignal-Generatorschaltung COM-GE in Fig. 11 umfaßt einen Schaltungsteil, der mit dem externen Chip-Auswahlsignal beaufschlagt wird, um dadurch eine Vielzahl von internen Verzögerungs-Chip-Auswahlsignalen CS2, , CS1 und CS3 zu generieren. Dieser Schaltungsbe reich ist großteils aus CMOS-Schaltkreisen aufgebaut. Da man die Ausgaben CS2, 1, CS1 und CS3 jedoch jeweils von Bipolar-Ausgangstransistoren T5, T6; T9, T10; T11, T12; und T7, T8 erhält, sind die Kapazitätsabhängigkeiten des Ladens und Entladens dieser Ausgaben gering.

Die interne Steuersignal-Generatorschaltung COM-GE in Fig. 11 ist weiterhin mit einem Schaltungsteil versehen, der mit dem externen Schreib-Freigabesignal und den internen Verzögerungs-Chip-Auswahlsignalen 1, CS2 be aufschlagt wird, um dadurch die Schreib-Steuersignale , WECS und ein Datenausgabepuffer-Steuersignal DOC zu generieren. Der Großteil dieses Schaltungsbereichs ist in ähnlicher Weise aus CMOS-Schaltkreisen aufgebaut. Da man jedoch das Signal WECS von Bipolar-Ausgangstransisto ren T14, T15 erhält, ist die Kapazitätsabhängigkeit des Ladens und Entladens dieser Ausgabe WECS gering. Dement sprechend wird diese Ausgabe WECS schnell, selbst wenn sie auf die große Anzahl von Eingangsanschlüssen der (nicht gezeigten) NAND-Schaltungen des Spalten-Decoders C-DCR1 in Fig. 3 oder auf die Gate-Elektroden der schaltenden MISFETs Q1, 1 bis Q16, 16 in Fig. 1 gegeben wird.

Fig. 12 zeigt ein detaillierteres Schaltbild des Lesever stärkers SA1, des Datenausgabe-Zwischenverstärkers DOIA, des Datenausgabepuffers DOB usw. nach Fig. 1.

In Fig. 13 ist ein detailliertes Schaltbild des Datenein gabepuffers DIB, des Dateneingabe-Zwischenverstärkers DIIA1 usw. nach Fig. 1 gezeigt.

Fig. 14 zeigt ein Diagramm der Signalwellenformen von ver schiedenen Teilen im Lesezyklus und im Schreibzyklus des statischen RAM, der der in den Fig. 1 bis 13 gezeigten Aus führungsform entspricht.

Zuerst wird der Betrieb des statischen RAM während des Zy klus des Lesens der Information unter Bezugnahme auf die Fig. 12 und 14 beschrieben.

Wie in Fig. 14 dargestellt, wird angenommen, daß das Chip- Auswahlsignal gleichzeitig mit dem Anlegen der Adreß- Signale A0 bis A15 auf den niedrigen Pegel verändert wird, während das Schreib-Freigabesignal unverändert auf dem hohen Pegel gehalten wird. Wie in Fig. 14 gezeigt, werden zu diesem Zeitpunkt von dem internen Steuersignal-Genera torschaltkreis COM-GE die internen Verzögerungs-Chip-Aus wahlsignale CS1, CS2, CS3, das Schreib-Steuersignal und das Datenausgabepuffer-Steuersignal DOC generiert.

Falls die zugeführten Adreß-Signale A0 bis A15 beispielswei se die Signale sind, die die Wortleitung WL11 und das kom plementäre Datenleitungspaar D1001, 1001 bestimmen, wird die Speicherzelle M-CEL ausgewählt, die am Schnittpunkt zwischen der Wortleitung WL11 und dem komplementären Da tenleitungspaar D1001, 1001 angeordnet ist. Die interne Information der gewählten Speicherzelle wird auf beide Eingänge des Leseverstärkers SA1 durch die gepaarten kom plementären Datenleitungen D1001, 1001 und die schalten den MISFETs Q1001, 1001 übertragen. Der Leseverstärker SA1 ist aus einem differentiellen Paar von emitter-gekop pelten Transistoren T21, T22 und einem Konstantstromquel len-MISFET T20 aufgebaut. Wenn das Auswahlsignal S1 auf hohem Pegel von der Leseverstärker-Auswahlschaltung SASC an die Gate-Elektrode des Konstantstromquellen-MISFET T20 angelegt wird, führt der Leseverstärker SA1 den Abfrage betrieb durch.

Wenn das interne Chip-Auswahlsignal CS auf hohem Pegel von der Leseverstärker-Auswahlschaltung SASC an die Gate-Elek troden der Konstantstromquellen-MISFETs T23 bis T26 des Datenausgabe-Zwischenverstärkers DOIA angelegt ist, führt dieser Datenausgabe-Zwischenverstärker den Verstärkungs betrieb durch.

Dementsprechend wird das Ausgangssignal des Leseverstärkers SA1 durch die Transistoren T27, T28 in Basisschaltung, die Emitterfolger-Transistoren T29, T30 und die Ausgangs-MISFETs T35 bis T38 zum Ausgangsschaltungspunkt N11 des Datenausga be-Zwischenverstärkers DOIA übertragen.

Wie in Fig. 12 dargestellt, wird der Datenausgabepuffer DOB von der internen Steuersignal-Generatorschaltung COM-GE mit dem Datenausgabepuffer-Steuersignal DOC beaufschlagt. Wie in Fig. 12 gezeigt, ist der Datenausgabepuffer DOB aus einem reinen CMOS-Inverter aus T39 und T40, einem Quasi- CMOS-NAND-Schaltkreis mit zwei Eingängen aus T41 bis T48, einem Quasi-CMOS-NOR-Schaltkreis mit zwei Eingängen aus T49 bis T56, einem schaltenden p-Kanal-MISFET T57, einem schaltenden n-Kanal-MISFET T58, einem p-Kanal-Ausgangs- MISFET T59 und einem n-Kanal-Ausgangs-MISFET T60 aufgebaut.

Wenn sich das Steuersignal DOC für den Datenausgabepuffer auf dem hohen Pegel befindet, werden die schaltenden MIS FETs T57, T58 auf "EIN" und die Ausgangs-MISFETs T59, T60 gleichzeitig auf "AUS" geschaltet, so daß der Ausgang Dout des Datenausgabepuffers DOB in einen Zustand hoher Impe danz (schwimmender Zustand) fällt.

Beim Zyklus des Lesens der Information nimmt das Datenaus gabepuffer-Steuersignal DOC den niedrigen Pegel an, um die schaltenden MISFETs T57, T58 auf "AUS" zu schalten, und die Gate-Elektroden der Ausgangs-MISFETs T59, T60 werden durch die Ausgabe des Quasi-CMOS-NAND-Schaltkreises mit zwei Eingängen und die Ausgabe des Quasi-CMOS-NOR-Schalt kreises mit zwei Eingängen gesteuert, wobei diese Ausgaben auf den Signalpegel des Ausgangsschaltungspunktes N11 des Datenausgabe-Zwischenverstärkers DOIA ansprechen, wodurch man vom Ausgangsanschluß Dout gültige Daten erhält.

Um die "EIN"-Widerstände der Ausgangs-MISFETs T59, T60 zu reduzieren, wird die Kanalbreite W dieser MISFETs auf einen sehr großen Wert gesetzt. Damit werden die Gate-Kapazitäten dieser MISFETs T59, T60 sehr hoch. Da jedoch der Ausgangs bereich der Quasi-CMOS-NAND-Schaltung mit zwei Eingängen aus den Bipolar-Ausgangstransistoren T47, T48 und der Aus gangsbereich der Quasi-CMOS-NOR-Schaltung mit zwei Eingän gen aus den Bipolar-Ausgangstransistoren T55, T56 aufge baut ist, werden das Laden und Entladen der Gate-Kapazitä ten der Ausgangs-MISFETs T59, T60 mit hoher Geschwindig keit durchgeführt.

Unter Bezugnahme auf die Fig. 13 und 14 wird nun der Be trieb des statischen RAM beim Informations-Schreibzyklus beschrieben.

Wie in Fig. 14 dargestellt, verändert sich gleichzeitig mit dem Anlegen der Adreß-Signale A0 bis A15 das Chip-Auswahl signal auf den niedrigen Pegel, woraufhin sich das Schreib-Freigabesignal auf den niedrigen Pegel verän dert. Wie in Fig. 14 gezeigt, werden zu diesem Zeitpunkt die internen Verzögerungs-Chip-Auswahlsignale CS1, CS2, CS3, das Schreib-Steuersignal und das Steuersignal DOC für den Datenausgabepuffer von der internen Steuer signal-Generatorschaltung COM-GE generiert.

Wie in Fig. 13 gezeigt, werden die Eingabedaten Din und das invertierte interne Chip-Auswahlsignal 1 an den Da teneingabepuffer DIB angelegt. Beim Schreiben von Infor mation verändert sich das Signal 1 auf den niedrigen Pegel. Anschließend verändert sich ein schaltender p- Kanal-MISFET T61 des Dateneingabepuffers in den Zustand "EIN", und ein schaltender n-Kanal-MISFET T62 in den Zu stand "AUS". Damit werden die Eingabedaten Din durch viel stufig geschaltete reine CMOS-Inverter auf einen Ausgangs schaltungspunkt N12 übertragen.

Beim Schreiben von Information verändert sich das Schreib- Steuersignal auf den niedrigen Pegel. Anschließend schalten im Dateneingabe-Zwischenverstärker DIIA1 in Fig. 13 die p-Kanal-MISFETs T63, T65 auf "EIN", und die n-Kanal- MISFETs T64, T66 auf "AUS", so daß an einem Schaltungspunkt N13 ein Signal auftritt, das mit dem Signal am Ausgangs schaltungspunkt N12 des Dateneingabepuffers DIB in Phase ist, während ein dazu gegenphasiges Signal an einem Schal tungspunkt N14 auftritt.

Das Signal des Schaltungspunktes N13 wird durch einen aus Transistoren T67 bis T72 aufgebauten Quasi-CMOS-Inverter auf die gemeinsame Datenleitung CDL1 übertragen, während das Signal des Schaltungspunktes N14 durch einen aus Tran sistoren T73 bis T78 aufgebauten Quasi-CMOS-Inverter auf die gemeinsame Datenleitung 1 übertragen wird. Da das Laden und Entladen des Paares der gemeinsamen Datenlei tungen CDL1, 1 mit großen parasitären Kapazitäten durch die Bipolar-Ausgangstransistoren T71, T72 und T77, T78 dieser Quasi-CMOS-Inverter ausgeführt wird, erfolgen die se Vorgänge mit hoher Geschwindigkeit.

Damit werden die komplementären Ausgangssignale des Daten eingabe-Zwischenverstärkers DIIA1 zur Speicherzelle M-CEL durch die gepaarten gemeinsamen Datenleitungen CDL1, 1, die schaltenden MISFETs Q1, 1, Q1001, 1001 und die ge paarten komplementären Datenleitungen D1001, 1001 über tragen, wodurch das Schreiben der Information in die Speicherzelle erfolgt.

Als Ergebnis des beschriebenen Aufbaus lassen sich folgen de Vorteile erzielen:

(1) Jede der invertierenden/nicht invertierenden Schal tungen G0 bis G15 eines Adreßpuffers ADB ist aus einem Quasi-CMOS-Schaltkreis aufgebaut. Da in einem derartigen Quasi-CMOS-Schaltkreis der größte Teil eines Bereiches für die logische Verarbeitung, d. h. für die Inversion bzw. Nicht-Inversion, aus CMOS-Schaltungen aufgebaut ist, ist ein niedriger Leistungsverbrauch möglich. Daneben sind die Ausgangstransistoren, die das Laden und Entladen der in vertierten und nicht invertierten Ausgänge durchführen, aus Bipolar-Transistoren hergestellt, so daß sich selbst dann eine hohe Arbeitsgeschwindigkeit erzielen läßt, wenn die Streukapazitäten der Ausgabesignalleitungen der inver tierenden/nicht invertierenden Schaltungen G0 bis G15 groß werden, da die Bipolar-Transistoren einen niedrigeren Aus gangswiderstand bei kleineren Bauelement-Abmessungen als ein MISFET bieten.
(2) Schaltkreise, deren Ausgabesignalleitungen hohe Streukapazitäten haben, wie z. B. die NAND-Schaltungen G16 bis G23, G24 bis G31, G40 bis G47, die NOR-Schaltungen G32 bis G39, G48 bis G65 und die Inverter G57 bis G64 der Zeilen-Decoder R-DCR0, R-DCR1, R-DCR2, sind aus Quasi- CMOS-Schaltungen aufgebaut, so daß diese Schaltungen einen niedrigen Leistungsverbrauch und eine hohe Arbeitsgeschwin digkeit aufweisen.

Daneben sind Schaltkreise, deren Ausgabesignalleitungen ge ringe Streukapazitäten haben, wie z. B. die NAND-Schaltungen G49 bis G56, aus reinen CMOS-Schaltungen aufgebaut, so daß sich bei diesen Schaltkreisen ein geringer Leistungsver brauch erzielen läßt.

(3) Schaltkreise, deren Ausgabesignalleitungen hohe Streukapazitäten haben, wie z. B. die NAND-Schaltungen G74 bis G93 der Spalten-Decoder C-DCR1 bis C-DCR4, sind aus Quasi-CMOS-Schaltungen aufgebaut, so daß auch diese Schalt kreise einen niedrigen Leistungsverbrauch bei hoher Arbeits geschwindigkeit aufweisen.

Auch hier sind die Schaltkreise, deren Ausgabesignalleitun gen kleine Streukapazitäten haben, wie z. B. die NOR-Schal tungen G94 bis G99 und die Inverter G100, G101, aus reinen CMOS-Schaltungen aufgebaut, so daß diese Schaltungen einen niedrigen Leistungsverbrauch zeigen.

(4) Da eine invertierende/nicht invertierende Schaltung, die den Leseverstärker-Auswahlschaltkreis SASC bildet, aus einem Quasi-CMOS-Schaltkreis aufgebaut ist, wird ein nie driger Leistungsverbrauch erzielt. Da auch die Ausgaben CS, von Bipolar-Ausgangstransistoren erhalten werden, werden die zugehörigen Ausgänge CS, schnell, selbst wenn ihre Streukapazitäten groß sind.
(5) Da die interne Steuersignal-Generatorschaltung COM-GE aus einem Quasi-CMOS-Schaltkreis aufgebaut ist, wird ein niedriger Leistungsverbrauch erzielt. Da man dabei die Aus gaben CS2, CS3, 1, CS1, WECS von Bipolar-Ausgangstran sistoren erhält, werden die zugehörigen Ausgänge CS2, CS3, 1, CS1, WECS schnell, selbst wenn ihre Streukapazitäten groß sind.
(6) Da der Datenausgabepuffer DOB aus einem Quasi- CMOS-Schaltkreis aufgebaut ist, wird ein niedriger Lei stungsverbrauch erzielt.

Da weiterhin die großen Gate-Kapazitäten der Ausgangs- MISFETs des Datenausgabepuffers DOB durch Bipolar-Aus gangstransistoren ge- und entladen werden, werden die La de- und Entladevorgänge dieser Gate-Kapazitäten mit hoher Geschwindigkeit ausgeführt.

(7) Da der Dateneingabepuffer DIB aus einem reinen CMOS-Schaltkreis aufgebaut ist, wird ein niedriger Lei stungsverbrauch erzielt.
(8) Da der Dateneingabe-Zwischenverstärker DIIA1 aus einem Quasi-CMOS-Schaltkreis aufgebaut ist, wird ein nie driger Leistungsverbrauch erzielt.

Da daneben das Laden und Entladen der gepaarten gemeinsamen Datenleitungen CDL1, 1, die hohe parasitäre Kapazitäten haben, durch Bipolar-Ausgangstransistoren ausgeführt wird, erfolgen diese Vorgänge mit hoher Geschwindigkeit.

Aufgrund der synergistischen Wirkung der oben genannten Punkte zeigt der anhand des beschriebenen Ausführungsbei spiels dargestellte statische SRAM folgende Merkmale:

(a) Die Ausbreitungs-Verzögerungszeit t_pd vom Eingang zum Ausgang jeder der invertierenden/nicht invertierenden Schaltungen G0 bis G15 des Adreßpuffers ADB wird auf etwa 3,0 nsec verkürzt. Der Ruhe-Leistungsverbrauch aller in vertierenden/nicht invertierenden Schaltungen G0 bis G15 wird auf etwa 33,7 mW, der Arbeits-Leistungsverbrauch auf etwa 45,8 mW erniedrigt.
(b) Die Ausbreitungs-Verzögerungszeit t_pd vom Eingang zum Ausgang eines jeden der Zeilen-Decoder R-DCR0, R-DCR1, R-DCR2, und der Spalten-Decoder C-DCR1 bis C-DCR4 wird auf etwa 4,8 nsec reduziert. Der Ruhe-Leistungsverbrauch aller Decoder verringert sich im wesentlichen auf Null, der Arbeits-Leistungsverbrauch auf etwa 153 mW.
(c) Die Ausbreitungs-Verzögerungszeit t_pd einer Spei cherzelle M-CEL, des Leseverstärkers SA1 und des Datenaus gabe-Zwischenverstärkers DOIA wird auf etwa 5,0 nsec ver kürzt. Der Ruhe-Leistungsverbrauch aller Speicherzellen M-CEL mit 64 kbit (65536), aller Leseverstärker SA1 bis SA16 und des Datenausgabe-Zwischenverstärkers DOIA wird auf etwa 0,6 mW, der Arbeits-Leistungsverbrauch auf etwa 160 mW reduziert.
(d) Die Ausbreitungs-Verzögerungszeit t_pd vom Eingang zum Ausgang des Datenausgabepuffers DOB wird auf 2,8 nsec verkürzt. Der Ruhe-Leistungsverbrauch verringert sich im wesentlichen auf Null, der Arbeits-Leistungsverbrauch auf 23,5 mW.
(e) Aufgrund der obigen Punkte (a) bis (d) wird die Zugriffszeit (Lesezeit) auf etwa 15,6 nsec verkürzt. Die ser Wert ist im wesentlichen gleich der 15 nsec-Zugriffs zeit der gegenwärtig bekannten Bipolar-RAMs vom ECL-Typ.
(f) Aufgrund der obigen Punkte (a) bis (d) wird der Ruhe-Leistungsverbrauch des statischen SRAM der vorlie genden Ausführungsform auf etwa 34,3 mW und der Arbeits- Leistungsverbrauch auf etwa 382,3 mW reduziert. Diese Werte entsprechen einem relativ geringen Leistungsver brauch, der zwischen dem eines herkömmlichen Bipolar- RAM und eines herkömmlichen statischen MOSRAM, jedoch näher an dem des statischen MOSRAM liegt.

In der Speicherzelle M-CEL in Fig. 3 können die Lastwiderstände R1, R2 durch p-Kanal-MISFETs ersetzt werden, um den Flip-Flop aus CMOS-Invertern aufzubauen. Daneben kann der Flip-Flop auch aus Multiemitter-npn- Transistoren aufgebaut werden.

Weiterhin kann bei Durchführung eines Auffrischbetriebes die Speicherzelle M-CEL aus einer Informations-Verriege lungsschaltung, die auf der Speicherung von Ladungen in einer Zellkapazität beruht, und nicht aus dem Flip-Flop- Schaltkreis aufgebaut werden.

Die Signalpegel der Adreß-Signale A0 bis A15, die auf den Adreßpuffer ADB gegeben werden, können statt auf TTL-Pegel auf ECL-Pegel gesetzt werden, wenn der Adreßpuffer ADB eine geeignete Operation für die Pegelwandlung durchführt.

Ein Eingang Din oder ein Ausgang Dout kann statt in 1-Bit- Form in mehr-Bit-Form (z. B. 4 bit, 8 bit . . . ) aufgebaut sein.

Auch die Anzahl der Speichermatrizen ist nicht auf vier beschränkt, sondern kann höher oder niedriger sein.

Weiterhin dienen die für verschiedene Parameter oder Cha rakteristika angegebenen speziellen Werte nur zur Verdeut lichung und stellen keine Beschränkung der vorliegenden Er findung dar.

Beispielsweise läßt sich die vorliegende Erfindung nicht nur in Speicherzellen, Adreß-Schaltkreisen für die Auswahl einer bestimmten Zelle, Signal-Schaltkreisen für das Lesen und Schreiben von Information und Takt-Schaltkreisen für die Steuerung des Lese- und Schreibbetriebs ausnutzen. Es kön nen auch eine Vielzahl von anderen Schaltungen, wie z. B. analoge Bipolar-Schaltungen, analoge MOS-Schaltungen, eine p-Kanal-MOS-Logik, eine n-Kanal-MOS-Logik, eine CMOS-Logik, I²L-Schaltungen und ECL-Schaltungen auf dem Halbleiter-Chip angeordnet werden, in denen das Prinzip der vorliegenden Erfindung angewandt werden kann.

Claims

1. Auf einem einzelnen Halbleiterplättchen integrierte Halbleiterschaltung, umfassend:
eine Speicheranordnung (M-ARY1 bis M-ARY4) mit mehreren MISFET-Speicherzellen (M-CEL) und
einen Decoderschaltkreis (R-DCR0 bis R-DCR2, C-DCR1 bis D-DCR4) zum Decodieren empfangener Adreßsignale (a0 bis a15, A0 bis A15) und dementsprechenden Auswählen mindestens einer Speicherzelle in der Speicheranordnung wobei der Decoder schaltkreis umfaßt:
eine als Vor-Decoder arbeitende erste Decoderschaltung (R-DCR0, G74 bis G93) zum Empfang der Adreßsignale an ihren Eingängen, wobei die erste Decoderschaltung eine Ausgangsstu fe zur Erzeugung decodierter Signale an ihren Ausgängen aufweist und auf dem Halbleiterplättchen von der Speicheran ordnung getrennt angeordnet ist, und
eine zweite Decoderschaltung (R-DCR1, R-DCR2, G94 bis G101) zum Empfang der decodierten Signale und zum Erzeugen von Ausgangssignalen für die Speicheranordnung, wobei die zweite Decoderschaltung (R-DCR1, R-DCR2, G94 bis G101) auf dem Halbleiterplättchen näher an der Speicheranordnung ange ordnet ist als die erste Decoderschaltung (R-DCR0, G74 bis G93),
dadurch gekennzeichnet,
daß die Ausgangsstufe der ersten Decoderschaltung (R- CR0, G74 bis G93) Ausgangs-Bipolartransistoren (Q62, Q63, Q74, Q76) zur Erzeugung der decodierten Signale aufweist.

2. Halbleiterschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß die Speicherzellen (M-CEL) einen Speicher mit wahlfreiem Zugriff bilden.

3. Halbleiterschaltung nach Anspruch 2, dadurch gekenn zeichnet, daß jede Speicherzelle (M-CEL) ein mit P- und N- Kanal-MISFETs gebildetes Flip-Flop umfaßt.

4. Halbleiterschaltung nach Anspruch 2, dadurch gekenn zeichnet, daß jede Speicherzelle ein mit N-Kanal-MISFETs (Q101, Q102) und Widerstandselementen (R1, R2) aus poly kristallinem Silicium gebildetes Flip-Flop umfaßt.

5. Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Decoderschaltung (R- DCR0, G74 bis G93) einen mit P- und N-MISFETS (Q55 bis Q60, Q70 bis Q73) gebildeten Eingangskreis umfaßt.

6. Halbleiterschaltung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch Signalleitungen, die die Ausgänge der ersten Decoderschaltung (R-DCR0, G74 bis G93) entsprechender weise mit den Eingängen der zweiten Decoderschaltung (R-DCR1, R-DCR2, G94-G101) verbinden und sich über eine vergleichswei se weite Strecke auf dem Halbleiterplättchen erstrecken.

7. Halbleiterschaltung nach Anspruch 6, dadurch gekenn zeichnet, daß die zweite Decoderschaltung (R-DCR1, R-DCR2, G94-G101) eine Eingangsstufe mit P- und N-Kanal MISFETs (G82 bis G85, G78 bis G81) aufweist, deren Gate-Elektroden an die Signalleitungen gekoppelt sind.

8. Halbleiterschaltung nach Anspruch 7, dadurch gekenn zeichnet,
daß die zweite Decoderschaltung einen Zeilendecoder (R-DCR1, R-DCR2), der Zeilen der Speicheranordnung zugeordnet ist, und einen Spaltendecoder (G94 bis G101), der Spalten der Speicheranordnung zugeordnet ist, aufweist, und
daß die erste Decoderschaltung einen (R-DCR0) dem Zei lendecoder und einen (G74 bis G93) dem Spaltendecoder zuge ordneten Decoder aufweist.

9. Halbleiterschaltung nach Anspruch 8, gekennzeichnet durch Wortleitungen (WL11 bis WL1128, WL21 bis WL2128, WR11 bis WR1128, WR21 bis WR2128), die mit den Speicherzellen ver bunden sind, wobei der Zeilendecoder (R-DCR1, R-DCR2) eine Ausgangsstufe mit Bipolartransistoren aufweist, die entspre chenderweise mit den Wortleitungen verbunden sind.

10. Halbleiterschaltung nach Anspruch 8 oder 9, dadurch ge kennzeichnet, daß der Spaltendecoder (G94 bis G101) eine Aus gangsstufe mit MISFETs aufweist.

11. Halbleiterschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Adreßsignale (A0 bis A15) ECL- oder TTL-Pegel aufweisen.

12. Halbleiterschaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Ausgangs-Bipolartransistoren (Q62, Q63, Q74, Q76) NPN-Transistoren sind.