DE3122077A1 - Halbleiterspeicher - Google Patents
HalbleiterspeicherInfo
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Description
DEA 25 457
Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher,
welcher aus komplementären Feldeffekttransistoren mit isoliertem Gatter aufgebaut ist.
Halbleiterspeicher weisen eine Vielzahl von Speicherzellen auf, von welchen jeweils eine mit Hilfe des Ausgangssignals
eines Adressierentcodierers angesteuert wird. Adressierentcodierer bestehen dabei in der Regel
aus Schaltelementen, beispielsweise Feldeffekttransistoren
- in der lölge FET genannt - welche ein isoliertes
Gatter besitzen. Diese FET-Elemente sind dabei in Serie oder parallel miteinander verbunden und werden bezüglich
ihres Leitungszustandes durch Adressiersignale
gesteuert.
In den letzten Jahren konnte die Speicherkapazität von derartigen Halbleiterspeichern sehr stark erhöht werden.
Dies macht jedoch die Verwendung von Adressiersignalen mit einer zunehmenden Anzahl von Bit erforderlich. Aus
diesem Grunde muß die Anzahl der in Serie oder parallel vorgesehenen Schaltelementen innerhalb des Adressier-
L· L· U / /
entcodierers sehr stark erhöht werden. Derartige Schaltelemente
besitzen jedoch auf der einen Seite Streukapazitäten zu den verschiedenen Verbindungspunkten des Schaltkreises
und ergeben auf der anderen Seite nicht vernachlässigbare Betriebswiderstände. Aus diesem Grunde verringert
sich die Ansteuergeschwindigkeit eines derartigen Adressierentcodierers, welcher eine sehr hohe
Anzahl von Schaltelementen besitzt.
In diesem Zusammenhang sei fernerhin zu erwähnen, daß die Vielzahl von Speicherzellen eines integrierten Halbleiterspeichers
gewöhnlich auf einem Substrat, beispielsweise einem Halbleitersubstrat, in Form einer Matrix
angeordnet sind. Die den Adressierentcodierer bildenden Entcodierkreise müssen demzufolge in 'Übereinstimmung
mit den einzelnen Reihen und Spalten der Speicherzellen der Matrixanordnung angeordnet werden, um demzufolge
die Oberfläche des Halbleitersubstrats wirksam ausnützen zu können, müssen die Entcodierkreise im Bereich
der Enden der Reihen und Spalten der Speicherzellen angeordnet werden. Wegen der erhöhten Anzahl von Schaltelementen
des Adressierentcodierers ergeben sich jedoch Schwierigkeiten, diese Elemente an den erwähnten Stellen
anzuordnen. Wegen der erhöhten Anzahl von Schaltelementen erhöht sich fernerhin der flächenmäßige Bereich
dieser Elemente auf dem Substrat.
Um die Leistungsaufnahme und damit den Betriebsstrom zu
reduzieren, kann ein derartiger Adressiercodierer aus komplementären Feldeffekttransistoren mit isoliertem
Gatter aufgebaut werden. Ein aus derartigen komplementären FETs aufgebauten Adressierentcodierer erfordert
jedoch eine sehr viel größere Anzahl von Schaltelementen im Vergleich zu einem Adressierentcodierer, der aus ge-
o122077
wohnlichen FET mit einem einzigen Kanal aufgebaut ist.
Ein aus komplementären FET aufgebauter Adressierentcodierer muß demzufolge im Hinblick auf die gewünschte
Betriebsgeschwindigkeit sowie den Flächenbedarf besonders ausgelegt werden.
Es ist demzufolge Aufgabe der vorliegenden Erfindung,
einen Halbleiterspeicher mit komplementären FET zu schaffen, welcher unter sehr wirksamer Verwendung der
Oberfläche des Substrats sehr einfach aufgebaut ist und gleichzeitig eine erhöhte Betriebsgeschwindigkeit
besitzt.
Erfindungsgemäß wird dies dadurch erreicht, daß die Adressierentcodieranordnung aus einem ersten Adressierentcodierer
besteht, welchem von dem aus einer Mehrzahl von Bit bestehenden Adressiersignalen wenigstens
partielle Adressiersignale zuführbar sind und welche dabei entcodierte Signale der partiellen Adressiersignale
bildet, und daß fernerhin ein zweiter Adressierentcodierer vorgesehen ist, welchem wenigstens die Signale
des ersten Adressierentcodierers zugeführt sind und welcher Signale für die Wahl einer durch die Mehrzahl
von Adressiersignalen festgelegten Speicherschaltung und einer.Mehrzahl von Speicherschaltungen bildet.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich
anhand der Unteransprüche.
Die Erfindung soll nunmehr anhand von Ausführungsbeispielen näher erläutert und beschrieben werden, wobei auf
die beigefügte Zeichnung Bezug genommen ist. Es zeigen:
Fig. 1 ein Blockdiagramm eines HalbleiterSpeichers
gemäß der Erfindung,
Fig. 2 ein Schaltdiagramm der Speicherzellenanordnung mit den dazugehörigen Eingangs-Ausgangsschaltungen,
Fig. 3A ein Schaltdiagramm eines Reihenadressierpuffers
einschließlich eines ersten Reihenentcodierers,
Fig. 3B ein Schaltdiagramm eines in Verbindung mit Fig. 3Ä
verwendeten zweiten Reihenentcodierers einschließlich der verwendeten Worttreiberschaltung,
Fig. 3C ein Schaltdiagramm eines in Verbindung mit Fig. 3A und 3B verwendeten Inverterkreises,
Fig. 4A ein Schaltdiagramm eines Spaltenadressierpufferkreises
einschl. eines ersten Spaltenentcodierers,
Fig. 4B und 4C Schaltdiagramme von zweiten Spaltenentcodierern,
Fig. 5 ein Schaltdiagramm einer Wortsteuerschaltung,
Fig. 6 ein flächenmäßiges Auslegunqsdiagramra des auf einem
Substrat befindlichen erfindungsgemäßen Halbleiterspeichers
,
Fig. 7A eine Draufsicht der einen Entcodierkreis bildenden Schaltelemente,
Fig. 7B eine Schnittansicht entlang der Linie T-T J
von Fig. 7A,
22077
ELg. 8A eine Draufsicht der Schaltelemente, welche einen
abgewandelten Entcodierkreis bilden,
Fig. 8B eine Schnittansicht entlang der Linie T-T1 von
Fig. 8A,
Fig. 9A bis 9C Schaltdiagramme anderer Ausführungsformen
vom im Rahmen der vorliegenden Erfindung verwendbaren
zweiten Entcodierkreisen, und
Fig. 1OA und 1OB Schaltdiagramme von abgewandelten Ausführungsformen
des ersten bzw. des zweiten Entcodierkreises.
Fig. 1 zeigt ein Blockdiagramm eines Halbleiterspeichers
gemäß der Erfindung. Dieser Halbleiterspeicher besitzt jeweils einen Reihen- und Spaltenadressierpuffer 1 bzw. 14,
jeweils einen ersten Reihen- und Spaltenentcodierer 2 bzw.
13, jeweils einen zweiten Reihen— und Spaltenentcodierer 4 bzw. 12, Worttreiberschaltungen 5 und 6, erste und zweite
Speicheranordnungen 7 und 8, sowie eine Wortsteuerschaltung
3. Die einzelnen Elemente sollen in dem folgenden unter Bezugnahme auf die Fig.2 bis 6 noch erläutert
werden. Fernerhin sind eine Schreibschaltung 1-0., eine Leseschaltung 11 sowie eine Steuerschaltung 15 vorgesehen.
Die Steuerschaltung 15 besitzt eine Chipwählklemme ÜS~ sowie
eine Schreibsteuerklemme WE, welchen entsprechende
Chipwählsignale und Schreibsignale zugeführt werden. Auf diese Weise werden von den Klemmen CS-, CS-, Cw und CR
Steuersignale abgegeben, die zur Steuerung der Wortsteuerschaltung 3, der Schreibschaltung 10 und der
Leseschaltung 11 dienen.
Bei der beschriebenen Ausführungsform weist der Halbleiterspeicher
eine Speicherkapazität von 16 Kilobit auf. Aus diesem Grunde sind die Speicherzellenanordnungen 7 und
aus jeweils 8192 Speicherzellen aufgebaut, so daß sich beispielsweise unter Verwendung von 128 Reihen und 64
Spalten jeweils eine Speicherkapazität von 8192 Bit ergeben.
Gemäß Fig. 2 ist jede Speicherzelle so aufgebaut, daß sie entsprechende Wählklemmen sowie Datenausgangsklemmen
besitzt. Die einzelnen Wählklemmen der Speicherzellen einzelner Reihen sind mit einer gemeinsamen Wortleitung
verbunden, während die entsprechenden Daten-Eingangs/Auscjanqsklenunen
di<r Spi* ichorv.nl lon identischer Spalten mit
einer gemeinsamen Datenleitung verbunden sind. Die einzelnen Speicherzellenanordnungen 7 und 8 besitzen somit
128 Wortleitungen und 64 Paare von Datenleitungen. Die Wortleitungen W_ bis W-^η ^er Speicheranordnung 7 werden
mit Hilfe der Worttreiberschaltung 5 gewählt, während die Wortleitungen W0 1 bis W1?7' der Speicherzellenanordnung 8 durch die Worttreiberschaltung 6 gewählt werden.
Die jeweiligen Datenleitungspaare Y, Yn bis Yg3*
Yc_ sowie Y,. , Yc. bis Υ--,-,, Y10-, der entsprechenden
DJ O4 d4 I ^d / I Δ I
Speicherzellenanordnungen 7 und 8 werden hingegen mit Hilfe der Eingangs/Ausgangsschaltung 9 gewählt. Die
Adressiersignale zum Wählen der Wortleitungen W- bis
W10^ sowie Wn 1 bis W10-, ' werden den Klemmen An bis A1-
\ £■ I
U Iz/ U D
zugeführt, während die Adressiersignale zur Wahl der Datenleitungspaare Y„, Y„ bis Y127, Y-i27 ^en
Klemmen A7 bis A13 zugeführt werden.
Der Reihenadressierpuffer 1 erhält Adressiersignale von
jeweils 7 Bit, welche den Klemmen AQ bis Ag zugeführt
werden. Diese Signale sollen in dem folgenden ebenfalls
mit AQ bis Ag bezeichnet werden. Mit Hilfe dieser Signale
werden nichtinvertierte Adressiersignale B0 bis Bg sowie
invertierte Ädressiersignale BT bis B~7 gebildet. Die ersten
sechs Bit der 7-Bit-Adressiersignale des Reihenadressierpuffers 1, d.h. die Signale B0, B~T bis B1., bT werden dem
ersten Reihenadressierentcodierer 2 zugeführt, während das letzte Bit des Adressiersignals, d.h. Bg, Bg dem
Wortsteuerkreis 3 zugeführt wird.
Der erste Reihenadressierentcodierer 2 erhält die Adressiersignale
B0,. b7 bis B1-, bT und bildet entcodierte Signale
MX0 bis MX11. Die entcodierten Signale MXfi bis M11
ergeben sich dabei durch vorgegebene Kombinationen einzelner Bit der 6-Bit-Adressiersignale BQ, BQ bis B1., B^ ·
Die Adressiersignale B0, B0 bis B1., B1- werden beispielsweise
mit Hilfe des ersten Reihenadressierentcodierers 2 in drei Gruppen geteilt, welche jeweils aus zwei Bit bestehen,
wobei dann eine Entcodierung in Gruppeneinheiten erfolgt. Die gebildeten entcodierten Signale MXQ bis MX11
können dabei als Zwischensignale bezeichnet werden, weil sie in einer Zwischenstufe während der Bildung der entcodierten
Signale erzeugt werden, wobei letztere in einer 1:1-Entsprechung mit den Zuständen der Adressiersignale
B0, BT bis B , bT stehen.
Der zweite Reihenadressierentcodierer 4 erhält die von dem ersten Reihenadressierentcodierer 2 gebildeten Zwischensignale
und bildet die entcodierten Signale K0 bis Kg3.
Diese entcodierten Signale K0 bis K,-. stehen in einer
1:1-Entsprechung mit den Zuständen der 6 Bit der Adressiersignale BQ/ bT bis B5, b7. Da jedes der Zwischensignale
MX0 bis MX-1 durch einen logischen Vorgang der
3122UVV
beschriebenen 2-Bit-Adressiersignale gebildet werden, kann
jedes entcodierte Signal KQ bis Kßg durch Entcodierung
von drei Bit der aus zwölf Bit bestehenden Zwischensignale gebildet werden.
Die von dem zweiten Reihenadressierentcodierer 4 gebildeten
entcodierten Signale K bis Kg3 werden den Worttreiberschaltungen
5 und 6 zugeführt. Diese Worttreiberschaltungen 5 und 6 werden durch die Wortsteuerschaltung 3 gesteuert.
Die Wortsteuerschaltung 3 erhält die Adressiersignale
Bfi und Bfi des Adressierpufferkreises 1, die
Steuersignale CS- und CST der Steuerschaltung 15 und die
Adressiersignale B_ und bT des Spaltenadressierpuffers 14
und bilden auf diese Weise der Worttreiberschaltung 5 zugeführte Steuersignale Ln bis L? sowie der Worttreiberschaltung
6 zugeführte Steuersignale R bis R„.
Die Worttreiberschaltung 5 ist so aufgebaut, daß sie Wortsignale abgibt, um auf diese Weise die 128 Wortleitungen
der Speicherzellenanordnung 7 auf der Bases der 64 Bit entcodierten Signale des zweiten Reihenadressierentcodierers
4 und der Steuersignale der Wortsteuerschaltung 3 zu wählen.
In ähnlicher Weise ist die Wortsteuerschaltung 6 so aufgebaut,
daß sie 128 Wortsignale an die Wortleitungen W' bis W1^7 1 in Abhängigkeit der Steuersignale Rn bis R-abgibt.
Im Fall, in welchem ein einziger Adressierentcodierer anstelle der erwähnten zwei Reihenadressierentcodierer
2, 4 verwendet wird, muß jeder einzelne Entcodierkreis des einzigen Adressierentcodierers die 6-Bit-Adressier-
Signale B0f BQ bis B5, B5 entcodieren. Bei einer Auslegung
gemäß Fig. 1 muß jedoch jeder Entcodierkreis des ersten
Reihenadressierentcodierers 2 nur ein 2-Bit-Adressiersignal enteodieren, während jeder Entcodierkreis des zweiten
Reihenadressierentcodierers 4 nur ein 3-Bit-Zwischensignal
entcodieren muß. Die Anzahl von Schaltelementen innerhalb des Bereiches zwischen den Adressiereingangsklemmen
und dem Eingang der Worttreiberschaltung kann somit reduziert werden. Ebenfalls kann die Anzahl der gesamten
Schaltelemente der beiden Reihenadressierentcodierer 2,4 reduziert werden. Im Fall, in welchem die Adressiersignale,
wie in Fig. 1 gezeigt, im wesentlichen durch die Worttreiberschaltungen
5 und 6 entcodiert werden, kann ferner die
Anzahl von Entcodierkreisen des zweiten Reihenadressierentcodierers
4 kleiner als die Anzahl von Wortleitungen der Speicherzellenanordnungen 7 und 8 gemacht werden.
Der Spaltenadressierpuffer 14 ist ähnlich wie der Reihenadressierpuffer
1 ausgebildet und spricht auf Eingangsadressiersignale
A_ bis Α., an, um auf diese Weise nichtinvertierte Adressiersignale B_ bis B13 sowie invertierte
Adressiersignale IT bis b77 zu bilden.
Die Adressiersignale von jeweils sechs Bit, d.h. B7 bis
B12 sowie WZ bis b7T der 7-Bit-Adressiersignale werden dem
ersten Spaltenadressierentcodierer 13 zugeführt, der mit
Hilfe dieser Adressiersignale Zwischensignale MY0 bis MY-1
bildet. Diese Zwischensignale MYQ bis MY11 sowie die
Adressiersignale B13 und B13 werden dem zweiten Spaltenadressierentcodierer
12 zugeführt, der die entcodierten Signale IQ bis Ii97
Die den Adressiersignalen B7 bis B-^ sowie B7 bis B1-.
entsprechenden entcodierten Signale Iq bis !«27 besitzen
O I I Δ U / /
beispielsweise einen hohen Spannungswert, während die anderen einen niedrigen Spannungswert besitzen.
Die Eingangs/Ausgangsschaltung umfaßt neben einem Paar von gemeinsamen Datenleitungen nicht gezeigte Datenwählkreise,
welche zwischen den gemeinsamen Datenleitungen und den Datenleitungen der Speicherzellenanordnungen 7 und
angeordnet sind. Diese Spaltenwählkreise werden durch die Ausgangssignale I_ bis I1O7 des zweiten Spaltenadressierentcodierers
12 jeweils in den Ein- oder Aus-Zustand gebracht. Falls notwendig, umfaßt die Eingangs/Ausgangsschaltung
9 fernerhin nicht dargestellte Verstärker, welche von den gemeinsamen Datenleitungen mit Signalen
gespeist werden.
Die Schreibschaltung 10 besitzt eine nicht invertierte Ausgangsklemme D. sowie eine invertierte Ausgangsklemme
ÖT, wobei beide Klemmen mit den gemeinsamen Datenleitungen
der Eingangs/Ausgangsschaltung 9 verbunden sind. Diese
Schreibschaltung 1O wird durch ein Steuersignal C„ gesteuert,
welches im Zustand eines Schreibbetriebs die Schreibschaltung 1O so ansteuert, daß an den Ausgangsklemmen
D. und ÖT ein nicht-invertiertes und ein invertiertes Signal abgegeben werden, sobald ein entsprechendes
Signal der Eingangsklemme D. zugeführt wird. Wenn jedoch das Steuersignal C einen Wert für einen Nichtsehreibvorgang
besitzt, werden die Ausgangsklemmen D. und D. in einen schwimmenden Zustand gebracht.
Die Leseschaltung-. 11 wird hingegen mit Hilfe eines Steuersignals
CR gesteuert. Solange dieses Steuersignal CR
einen Spannungswert für einen Lesevorgang besitzt, gibt die Leseschaltung ein Signal,ab, das dem Ausgangssignal·
der Eingangs/Ausgangsschaltung 9 entspricht. Wenn jedoch
das Steuersignal C einen Spannungswert für einen Nicht"
lesevorgang aufweist, wird die Ausgangsklemme der Leseschaltung 11 in einen schwimmenden Zustand gebracht.
Bei dem Halbleiterspeicher von Fig. 1 werden die 'Wortleitungen
der Speicherzellenanordnungen 7 und 8 durch die Worttreiberschaltungen 5 und 6 gewählt, während die Datenleitungen
derselben durch die Eingangs/Ausgangsschaltung gewählt werden. Demzufolge wird nur die durch die Wort-
und Datenleitung gewählte Speicherzelle der Speicherzellenanordnungen 7 und 8 mit der gemeinsamen Datenleitung inner«-
halb der Eingangs/Äusgangsschaltung 9 verbunden. Während des Lesevorgangs wird der Signalwert der gemeinsamen Datenleitung,
so wie er durch die gespeicherte Information der gewählten Speicherzelle festgelegt ist, durch den Verstärker
innerhalb der Eingangs/Ausgangsschaltung 9 verstärkt und das verstärkte Ausgangssignal durch die Leseschaltung
11 ausgelesen. Beim Einschreiben von Information hingegen wird der Signalwert der gemeinsamen Datenleitung
innerhalb der Eingangs/Ausgangsschaltung 9 durch die Schreibschaltung
10 festgelegt und das Signal der gemeinsamen Datenleitung über die gewählte Datenleitung der jeweiligen
Speicherzelle zugeführt. Das Signal der Schreibschaltung 10 wird demzufolge in die betreffende Speicherzelle eingeschrieben.
Die verschiedenen oben erwähnten Schaltblöcke sind durch Verwendung bekannter Halbleiterintegrierverfahren auf einem
einzigen Halbleitersubstrat aufgebracht. Dabei bilden die Klemmen AQ bis A^g, Dj_n' D o -f ^s" und WE sowie die Stromversorgungsklemmen
V^n und GND die Außenanschlüsse eines
derartigen integrierten Schaltkreises.
J 11Z U / /
UM fc V
- 14 -
In dem folgenden sollen nunmehr die einzelnen Schaltkreise
der verschiedenen Schaltblöcke näher beschrieben werden.
Dabei sei erwähnt, daß die vorliegende Erfindung insbesondere als Halbleiterspeicher geeignet ist, der aus
komplementären FET aufgebaut ist, obwohl dies jedoch nicht absolut notwendig ist. Die in dem folgenden beschriebenen Schaltkreise bestehen somit im wesentlichen
aus komplementären FET.
Fig. 2 zeigt konkrete Schaltkreise von Teilen der Speicherzellenanordnungen
7 und 8 und der Eingangs/Ausgangsschal"
tung 9. Die Speicherzellenanordnungen 7 und 8 umfassen dabei in einer Matrixanordnung angeordnete Speicherzellen 100
bis 103 sowie 104 bis 107, Wortleitungen WQ und W1 sowie
Wx ^ bis W1 a; "Paare von Datenleitungen YQr ΫΓ und Y , YT
sowie Υβ4* YgT und Y65 , Y65 , und schließlich FETHElemente
N1 und N- für die Datenleitungen, Alle Speicherzellen sind
dabei identisch ausgelegt. Die in Form eines Beispiels detailliert dargestellte Speicherzelle 104 besitzt dabei
FET-Elemente N7 und Ng des N-Kanaltyps sowie Belastungswiderstände R-, und R2, wobei letztere durch polycristalline
Siliziumschichten mit hohem Widerstand gebildet werden. Die FET-Elemente sowie Widerstände bilden dabei einen
Flipflopkreis, wobei zusätzlich FET-Elemente N5 und N6
des N-Kanaltyps vorgesehen sind, um den Transfer durchzuführen. Derartige Belastungswiderstände aus polykristallines
Silizium aufweisende Speicherzellen können relativ klein auf dem Halbleitersubstrat aufgebaut werden,
im Vergleich zu Speicherzellen, welche aus komplementären FET-Elementen gebildet sind. Jede Speicherzelle besitzt
dabei eine relativ niedrige Leistungsaufnahme, was durch
lestlegung relativ hoher Widerstandswerte der Belastungswiderstände möglich ist. Bei der beschriebenen Ausführungsform
sind die Speicherzellen aus FET-Elementen des 1-Kanaltyps aufgebaut, obwohl auch andere, in dem folgenden
noch zu beschreibende Schaltanordnungen möglich sind, bei welchen komplementäre FET-Elemente eingesetzt werden.
Die Gatter der Transfer-FET-Elemente Nc und N^ bilden die
D D
Wählklemmen der Speicherzelle. Die Ausgangselektrode jedes
Transfer-FET-Elements N1- und Nfi bilden die Eingangs- bzw.
Ausgangsklemme der Speicherzelle.
Entsprechend der Zeichnung sind die Wählklemmen der Speicherzellen
identischer Reihen innerhalb der Speicherzellenanordnungen 7 und 8 mit einer gemeinsamen Wortleitung verbunden, während die entsprechenden Paare der Eingangs/
Ausgangsklemmen der Speicherzellen innerhalb identischer
Spalten mit einem Paar von Datenleitungen verbunden sind. Jede Datenleitung ist dabei mit einem FET-Element N1 bzw.
N- des N-Kanaltyps verbunden, während die entsprechenden
Gatter und Abflüsse dieser FET-Elemente mit der Stromversorgungsklemme Vcc verbunden sind.
Die Eingangs/Ausgangsschaltung 9 umfaßt FET-Elemente N_. und
N. des N-Kanaltyps, welche die Spaltenwählkreise bilden. Fernerhin sind gemeinsame Datenleitungen D. und D., ein Abtastverstärker
120 sowie eine Ausgangsleitung D0 vorgesehen.
Die gemeinsamen Datenleitungen D. und D~7 sind dabei über
die FET-Elemente N^ und N. mit den entsprechenden Datenleitungspaaren
der Speicherzellenanordnungen 7 und 8 verbunden. Die miteinander verbundenen Gatter der IKT-Elemente
N~ und N-, welche jeweils einem Datenleitungs-
paar entsprechen/ sind mit der entsprechenden Ausgangsklemme des in Fig. 1 gezeigten zweiten Spaltenadressierentcodierers
12 verbunden. Die gemeinsamen Datenleitungen D. und DT sind fernerhin mit einem Eingangsklemmenpaar des
Abtastverstärkers 120 sowie einem Paar von Ausgangsklemmen des in Fig. 1 gezeigten Schreibkreises 10 verbunden.
Die Ausgangsklemme des Abtastverstärkers 120 ist schließlich mit der Ausgangsklemme D^-- verbunden. Bei den Speicherzellenanordnungen
7 und 8 wird somit jede Wortleitung durch den hohen Spannungswert des zugeführten Signals gewählt,
weil die Transfer FET N5 und Ng der Speicherzellen N-Kanalelemente
sind. Jedes Datenleitungspaar wird somit durch einen hohen Spannungswert eines von dem zweiten Spaltenadressierentcodierers
12 zugeführten Signals gewählt.
Fig. 3A zeigt ein Schaltdiagramm des Reihenadressierpuffers 1 und des ersten Reihenadressierentcodxerers 2. Der
Reihenadressierpuffer 1 besteht dabei aus einzelnen Pufferkreisen 1a bis 1g, welche den Klemmen AQ bis Ag zugeordnet
sind. Jeder Pufferkrcis besteht wiederum aus zwei Inverterkreisen
IV. und IV , die in Kaskade angeordnet sind.
Gemäß Fig. 3C besteht jeder Inverterkreis IV- und IV3 aus
einem FET-Element P des P-Kanaltyps und einem FET-Element N„
des N-Kanaltyps. Die Abflüsse dieser Elemente sind dabei gemeinsam mit einer Ausgangsklemme OUT verbunden, während
die Gatter gemeinsam mit einer Eingangsklemme IN verbunden sind. Obwohl dies weder in Fig. 2 noch in den folgenden
Zeichnungen aus Einfachheitsgründen dargestellt ist, sind die Glatter der FET-Elemente des P-Kanaltyps in
Übereinstimmung mit dem Gatter S1 des FET-Elements PQ
von Fig. 3 generell mit der Stromversorgungsklemme V verbunden, während die Gatter der FET-Elemente des
N-Kanaltyps in Übereinstimmung mit der Gatter S2 des FET-Elements
N_ von Fig. 3C generell mit der Erdungsklemme
ffiND verbunden sind.
Zurückkommend auf Fig. 3A besteht der erste Reihenadressierentcodierer
2 aus Entcodierkreisen 2a bis 21, welchen jeweils geteilte partiale Adressiersignale von 2 Bit zugeführt
werden, um auf diese Weise Zwischensignale zu bilden. Jeweils vier Entcodierkreise bilden dabei Übereinstimmung
mit den partialen Adressiersignalen eine'Gftruppe. Diese
Gruppen von Entcodierkreisen 2ad bis 2il sind jeweils identisch aufgebaut. In der Zeichnung ist somit nur eine Gruppe
der Entcodierkreise 2ad in Einzelheiten dargestellt. Der
Entcodierkreis 2a besteht dabei aus einem komplementären NAND-Gatterkreis, der aus den FET-Elementen P- und P~ des
P-Kanaltyps und den FET-Elementen KL· und N10 des N-Kanaltyps
aufgebaut ist. Fernerhin ist ein komplementärer Inverterkreis vorgesehen, der aus einem FET-Element P- des P-Kanaltyps
und einem FET-Element N11 des N-Kanaltyps aufgebaut
ist und welchem das Ausgangssignal des NAND-Gatterkreises zugeführt wird.
Solange wenigstens eines der Ausgangssignals B_ und B..
der Pufferkreise 1a und 1b einen niedrigen Spannungswert besitzt, wird wenigstens eines der parallel angeschlossenen
FET-Elemente P1 und P des P-Kanaltyps in
den eingeschalteten Zustand gebracht und wenigstens eines der seriell angeordneten FET-Elemente Ng und N10 des
N-Kanaltyps in den ausgeschalteten Zustand gebracht, so daß das Ausgangssignal des NAND-Gatterkreises einen hohen
Spannungswert besitzt. Wenn hingegen beide Ausgangssignale B_ und B1 einen hohen Spannungswert besitzen,
dann weist das Ausgangssignal des NAND-Gatterkreises einen niedrigen Spannungswert auf. Der Inverterkreis
ergibt dabei ein Signal, welches in bezug auf das Ausgangssignal des NAND-Gatterkreises invertiert ist. '
O I LC U / /
Innerhalb des NAND-Gatters wird die Umschaltgeschwindigkeit des Ausgangssignals durch die zwischen den Verbindungspunkten
NA„ und NA. sowie dem Erdungspunkt bestehenden,
nicht dargestellten Streukapazitäten, sowie die Einschaltwiderstände der entsprechenden PET-Elemente begrenzt.
Während die FET-Elemente P- und P2 des P-Kanaltyps
parallel angeordnet sind, sind die FET-Elemente Ng und N-0
des N-Kanaltyps in Serie angeordnet, so daß die Abfallgeschwindigkeit des Ausgangssignals im Vergleich zur Ansteiggeschwindigkeit
besonders begrenzt ist. Bei der beschriebenen Ausführungsform sind jedoch nur die beiden FET-Elemente
Nq und N1n des N-Kanaltyps in Serie angeordnet,
so daß die Abfallgeschwindigkeit des Ausgangssignals relativ kurz gemacht werden kann.
In Übereinstimmung mit dem Entcodierkreis 2a sind die Entcodierkreise 2b bis 2d in entsprechender Weise aus
einem NAND-Gatterkreis und einem Inverterkreis des komplementären Typs aufgebaut. Entsprechend der in der
Figur dargestellten Leitungsverbindungen geben die Entcodierkreise
2a bis 2d Zwischensignale MXQ bis MX^ ab,
die in Abhängigkeit der an der Basis der Partialadresssignale An und A1 gebildeten Signale Bn, Bn, B1 und B1
den folgenden Gleichungen genügen:
MX0 = Bn-B1 (1)
MX1 = B0-B^ (2)
MX2 = B^-B1 (3)
MX3 = Bn-B1 (4)
2122077
In gleicher Weise ergeben die Entcodierkreise 2e bis 2h
sowie'"". 2i bis 21 Zwischensignale MX. bis MX7 sowie MXg bis
MX*., auf der Basis der Partialadressignale ab. Jede Gruppe
der Entcodierkreise ■ spricht dabei auf vier Signale an,
die von den zwei Pufferkreisen abgegeben werden,um auf
diese Weise dieselbe Anzahl von Zwischensignalen zu bilden. Im Falle, in welchem die Adressiersignale in zwei Partialadressignale
geteilt werden, von welchen jedes aus 2 Bit
besteht, und wobei'jedes Partialsignal entcodiert wird,
kann die Anzahl der vorzusehenden Entcodierkreise relativ klein gemacht werden. Die Anforderungen an die dem zweiten
Reihenadressierentcodierer 4 zugeführten Zwischensignale können somit entsprechend reduziert werden.
Fig. 3B zeigt eine genaue Schaltanordnung des zweiten
Teiladressierentcodierers 4 und der Worttreiberschaltung 5. Der zweite Reihenadressierentcodierer 4 besteht demzufolge
aus 64 Entcodierkreisen 4a bis 4x, während die Worttreiberschaltung 5 aus 128 Treiberkreisen 5a bis 5y besteht.
Die Entcodierkreise 4a bis 4x sind einander identisch aufgebaut. Jeder Entcodierkreis 4a bis 4x besteht dabei aus
einem komplementären NAND-Gatterkreis, der aus FET-Elementen P4 bis Pß des P-Kanaltyps und FET-Elementen N..-bis
N-, c des N-Kanaltyps aufgebaut ist. Jeder Entcodierkreis
4a bis 4x besitzt drei Eingangsklemmen. Der mit den Gattern der FET-Elemente P. und N.„ verbundene Eingangsklemme
wird eines der Zwischensignale MX0 bis MX-. zugeführt,
während der mit der mit den Gattern der FET-Elemente P5 und
N1O verbundene Eingangsklemme eines der Zwischensignale MX.
bis MX- zugeführt wird. Der mit den Gattern der verbleibenden FET-Elemente Pg und N1- verbundene Eingangsklemme wird
schließlich eines der Zwischensignale MX„ bis MX... zugeführt.
Die Enteodierkreise 4a bis 4x sind dabei so ausgelegt,
daß sie selektiv drei Arten von Zwischensignalen er-
halten und dabei in eine 1:1-Korrespondenz mit den entsprechenden
Zuständen des 6-Bit-Adressiersignals A_ bis A1.
gebracht werden. Der Entcodierkreis 4a ist beispielsweise so aufgebaut, daß er die Zwischensignale MX.., MX. und MXR
erhält. Wenn somit alle 6-Bit-Adressiersignale A„ bis An.
einen niedrigen Spannungswert besitzen, spricht dieser Entcodierkreis 4a an, um auf diese Weise ein Signal K
mit niedrigem Spannungswert abzugeben.
Aufgrund der in der Figur dargestellten Schaltungsverbindungen wird das Ausgangssignal jedes Entcodierkreises 4a bis 4x
den entsprechenden Worttreiberschaltungen 5, 6 zugeführt. Jede Worttreiberschaltung 5, 6 erhält dabei ebenfalls
Steuersignale L„ bis L2 des Wortsteuerentcodierers 3.
Das Steucrsigmil LQ weist dabei dann einen niedrigen
Spannungswert auf, wenn das von der Steuerschaltung 15 abgegebene Steuersignal CS„ in Übereinstimmung mit einem
niedrigen Spannungswert des Chipwellensignals GS ebenfalls
einen niedrigen Spannungswert besitzt und wenn das Signal W7 des Spaltenadressierpufffers 14 zusätzlich einen niedrigen
Spannungswert besitzt. Das Steuersignal L1 weist hingegen
einen hohen Spannungswert auf, wenn das von der Steuerschaltung 15 abgegebene Steuersignal CS1 in Übereinstimmung
mit einem niedrigen Spannungswert des Chipwellensignals CS einen hohen Spannungswert besitzt und zusätzlich die von
den Adressierpuffern 1 und 14 abgegebenen Signale Bfi und B~T
einen hohen Spannungswert besitzen. Das Steuersignal L zeigt schließlich einen hohen Spannungswert, wenn das Steuersignal
CS. einen hohen Spannungswert besitzt und zusätzlich die Signale Bfi und B7 einen hohen Spannungswert besitzen.
Die in Fig. 3B gezeigten Treiberkreise 5a bis 5y werden durch die Ausgangssignale der Entcodierkreise 4a bis 4x
angesteuert, wenn das Chipwellensignal CS sowie das Spalten-
adressiersignal B_ jeweils einen niedrigen Spannungswert
besitzen. Von dem Paar der Treiberkreise 5a und 5b wird jeweils einer durch das Reihenadressiersignal Bfi bzw. B,
betätigt. Im Fall, in welchem das Ausgangssignal Κ« des
Entcodierkreises 4a in Übereinstimmung mit einem niedrigen Spannungswert der Adressiersignale A_ bis A1- ebenfalls
einen niedrigen Spannungswert besitzt, dann wird beispielsweise/falls das Reihenadressiersignal Bg einen hohen
Spannungswert besitzt, in Übereinstimmung mit diesem Signal das Steuersignal L- auf einen hohen Spannungswert gebracht,
während das Steuersignal L~ einen niedrigen Spannungswert
besitzt. Der Treiberkreis 5a bildet somit ein Wortsignal W0 mit einem hohen Spannungswert, weil das FET-Element P7
in den leitenden Zustand gebracht wird, während die FET-Elemente N15 bis N17 in den ausgeschalteten Zustand
gebracht werden. Der Treiberkreis 5b ergibt hingegen ein Wortsignal W1 mit einem niedrigen Spannungswert, weil
das Steuersignal L„ einen niedrigen Spannungswert besitzt,
während das FET-Element N-6 in den eingeschalteten Zustand
gebracht worden ist. Falls das Reihenadressiersignal Bfi
hingegen einen höhen Spannungswert besitzt, weist das
Wortsignal W1 des Treiberkreises 5b in Übereinstimmung
damit einen hohen Spannungswert auf.
Gemäß Fig. 1 werden die Ausgangssignale des zweiten Reihenadressierentcodierers
4 den beiden Worttreiberschaltungen 5 und 6 zugeführt. Obwohl dies nicht dargestellt ist, ist
der Aufbau der Worttreiberschaltung 6 für die Speicherzellenanordnung
8 identisch der der Worttreiberschaltung 5. Die Worttreiberschaltung 5 wird durch das Ausgangssignal des
zweiten Reihenadressxerentcodierers 4 betätigt, sobald das Chipwählsignal CS sowie das Reihenadressiersignal B7,
wie bereits erwähnt/ einen niedrigen Spannungswert be-
J \il\}Ί I
sitzen. Die Worttreiberschaltung 6 wird hingegen durch ein Ausgangssignal des zweiten Reihenadressierentcodierers 4
betätigt, wenn das Reihenadressiersignal B7 sowie das
Chipwählsignal CS beide einen niedrigen Spannungswert besitzen. Das Spaltenadressiersignal BT ist ein phaseninvertiertes
Signal des Spaltenadressiersignals B_. In Übereinstimmung mit dem Wert des Spaltenadressiersignals
B7 wird durch das Ausgangssignal des zweiten Reihenadressierentcodierers
4 wahlweise die Worttreiberschaltung 5 oder die Worttreiberschaltung 6 betätigt. Die Wortleitungen
der Speicherzellenanordnungen 7 und 8 können somit durch die Adressiersignale An bis A, einzig und allein dadurch
gewählt werden, indem der einzige gemeinsame zweite Reihenadressierentcodierer 4 für diese Speicherzellenanordnungen
7 und 8 betätigt wird.
Aufgrund einer derartigen Konstruktion kann die Anzahl der Entcodierkreise des zweiten Reihenadressierentcodierers 4
in bezug auf die Anzahl von Wortsignalen innerhalb der Speicherzellenanordnungen 7 und 8 halbiert werden. Innerhalb
jedes Entcodierkreises des zweiten Reihenadressierentcodierers 4 ist die Anzahl der in Serie liegenden, die
Betriebsgeschwindigkeit des Schaltkreises beeinflussenden FET-Elemente reduziert, so wie dies ebenfalls in dem ersten
Reilionadi essierentcodierer 2 der Fall ist. Die die Pufferkreise
bildenden komplementären Inverter IV1 und IV? müssen
dabei nur ein Paar von FET-Elementen treiben. Die Inverter
IV- und IV„ können somit so ausgebildet sein, daß sie nur
eine relativ geringe Last ansteuern müssen. In gleicher Weise müssen die einzelnen Entcodierkreise des ersten
Reihenadressierentcodierers 2 nur eine relativ geringe Anzahl von Paaren von FET-Elementen antreiben, welche
innerhalb des zweiten Reihenadressierentcodierers 4 angeordnet sind. Demzufolge können die in Verbindung mit den
Fig. 3A und 3B beschriebenen Schaltkreise relativ klein
ausgelegt werden, was gleichzeitig zu einer Erhöhung der
Schaltgeschwindigkeit führt.
Fig. 4A zeigt ein Schaltdiagramm des Spaltenadressierpuf fers
14 sowie des ersten Spaltenadressierentcodierers 13. Der Spaltenadressierpuffer 14 besteht dabei aus einzelnen
Pufferkreisen 14a bis 14g. In Übereinstimmung mit dem
Reihenadressierpuffer 1 von Fig. 3A bestehen die Pufferkreise
14a bis 14g aus komplementären Invertern IV1 und
IV2/ welche in Serien zueinander angeordnet sind.
Der erste Spaltenadressierentcodierer 13 besteht hingegen aus zwölf Enteodierkreisen 13a bis 131, welche einander
identisch aufgebaut sind. Jeder Entcodierkreis 13a bis
besteht aus einem komplementären NOR-Gatterkreis, der aus FET-Eelemtenen Pg und Pg des P-Kanaltyps und FET-Elementen
N^g und N-„ des N-Kanaltyps aufgebaut ist. Zusätzlich
ist ein komplementärer Inverter vorgesehen, der aus einem FET-Element P.. 2 des P-Kanaltyps und einem FET-Element
N30 des N-Kanaltyps aufgebaut ist und welchem das
Ausgangssignal des NOR-Gatterkreises zugeführt wird.
Die Enteodierkreise 13a bis 13d bilden dabei eine
erste Gruppe von Entcodierkreisen 13ad und erzeugen entsprechend
der 2-Bit-Adressiersignale A7 und A„, Zwischensignale MY_ bis MY . Aufgrund der dargestellten Schaltungsanordnung
genügen die Zwischensignale MY0 bis MY-. den
folgenden Gleichungen:
MY0 | = B7 | + | B8 |
MY1 | - B7 | + | 1S |
MY2 | = *7 | + | B8 |
MY3 | = B7 | + | B8 |
(6) (7) (8)
In gleicher Weise ergeben die Gruppen 13eh und I3il der
Entcodierkreise in Übereinstimmung mit den Partialadresssignalen Zwischensignale MY4 bis MY7 bzw. MYg bis MY11.
Fig. 4B zeigt den zweiten Spaltenadressierentcodierer 12, welchem die erwähnten Zwischensignale MYq bis MY.. - sowie
die Ausgangs signale B..-, sowie bTT des Pufferkreises 14g
zugeführt werden.Dieser zweite Spaltenadressierentcodierer 12 besteht aus 128 Entcodierkreisen 12a bis 12u.
Jeder dieser Entcodierkreise 12a bis 12u besteht aus komplementären NOR-Gatterkreisen, die jeweils aus FET-Elementen
P11 bis P14 des P-Kanaltyps und FET-Elementen
N^1 bis N-4 des N-Kanaltyps aufgebaut sind. Den Entcodierkreisen
12a bis 12u werden demzufolge vier Arten von Signalen
zugeführt, von welchen das eine Signal eines der Signale B13 und B13, das andere Signal eines der Zwischensignale
MY_ bis MY3, ein drittes Signal eines der Zwischensignale
MY, bis MY7 und schließlich das vierte Signal
eines der Zwischensignale MYn bis MY11 ist. Die Datenleitung
der Speicherzellenanordnung wird, wie erwähnt, durch ein einen hohen Spannungswert aufweisendes Signal
des zweiten Spaltenadressierentcodierers 12 gewählt. Die vier den Entcodierkreisen zugeführten Signale werden
dabei so gewählt, daß die von den Entcodierkreisen abgegebenen Signale in einer 1:1-Beziehung mit den gewünschten
Kombinationen der Werte der entsprechenden Eingangsadressiersignale
Ag bis A12 einen hohen Spannungswert
aufweisen. Der Entcodierkreis 12a erzeugt beispielsweise
aufgrund der in der Figur dargestellten Verbindungen ein Datenleitungswählsignal IQ mit einem hohen Spannungswert,
wenn alle Signale MYQ/ MY., MYg und B13 einen niedrigen
Spannungswert besitzen, d.h. wenn alle Adressignale A_ bis A13 einen niedrigen Spannungswert aufweisen.
Durch Vorsehen eines ersten Spaltenadressiercodierers 13 kann die Anzahl von FET-Elementen des zweiten Spaltenadressierentcodierers
12 reduziert werden, während gleich'-zeitig die Betriebsgeschwindigkeit des zweiten Spaltenadressierentcodierers
12 erhöht werden kann, und zwar aus denselben Gründen, wie dies in Verbindung mit den Fig. 3A
und 3B bereits beschrieben worden ist. Falls ein erster Spaltenadressierentcodierer 13 nicht vorgesehen wäre, müßte
nämlich ein Paar von FET-Elementen des P-Kanaltyps und des N-Kanaltyps.innerhalb des Entcodierkreises des zweiten. .-Spaltenandressierentcodierers
12 für jedes Eingangsadressiersignal vorgesehen werden. Dies hätte dann zur Folge,
daß der Entcodierkreis sieben Paare, d.h. vierzehn FET-Elemente,
für die Eingangsadressignale A7 bis A1^ aufweisen
müßte. .
Bei dem beschriebenen Ausführungsbeispiel besitzt das Eingangsadressiersignal A1 -, kein damit zu kombinierendes
Eingangsadressiersignal. Aus diesem Grunde werden die mit Hilfe des Eingangsadressiersignals A1 -, erzeugten
Adressiersignale B13 und B13 wie beschrieben dem zweiten
Spaltenadressierentcodierer 12 zugeführt. Die Anzahl der Eingangsleitungen für den zweiten Spaltenadressierer 12
ist somit 14. Diese Anzahl entspricht der Anzahl von Eingangsleitungen eines Entcodierkreises, falls der
erste Spaltenentcodierkreis 13 nicht vorgesehen wäre. Im Rahmen der vorliegenden Erfindung können jedoch die 3 Bit
der Eingangsadressiersignale A-- bis A13 als Partialadressignale
verwendet und somit entcodiert werden, so daß auf diese Weise Zwischensignale entstehen, die dem zweiten
Spaltenadressierentcodierer 12 zugeführt werden. Auf diese Weise kann die Anzahl von innerhalb jedes Entcodierkreises
des zweiten Spaltenadressierentcodierers 12 vorgesehenen FET-Elemente um einen Faktor 2 reduziert
werden.
J ί/ZU / /
Die Reduzierung der Anzahl von FET-Elementen des zweiten Spaltenadressierentcodierers 12 bewirkt gleichzeitig eine
Reduzierung der Anzahl von FET-Elementen des P-Kanaltyps,
die zwischen der Stromversorgungsklemme V™ und dem zweiten
Spaltenadressierentcodierers 12 vorgesehen sein müssen.
Im Fall, in welchem alle FET-Elemente P-- bis P-. des
P-Kanaltyps in ihren eingeschalteten Zustand gebracht
werden, verringert sich somit auch der vorhandene Widerstand der eingeschalteten FET-Elemente zwischen der Stromversorgungsklemme
νΓΓ und dem Ausgangsklemmenpunkt. Demzufolge
wird die Ansteuerbarkeit des zweiten Spaltenadressierentcodierers 12 bei Belastung erhöht, während gleichzeitig
ein Schaltvorgang von einem Signal mit niedrigem Spannungswert auf einen hohen Spannungswert rascher durchführbar ist.
Die Anzahl der mit den Eingangsleitungen des zweiten Spaltenadressierentcodierers
12 verbundenen FET-Gatter beträgt nämlich 64, was der Hälfte von FET-Gattern entspricht, die
bei NichtVorhandensein des ersten Spaltenadressierentcodierers 13 mit den Leitungen des Entcodierers verbunden
werden müssen. Aus diesem Grunde reduziert sich die Last an dem ersten Spaltenadressierentcodierers 13. Dies
wiederum bewirkt eine Vergrößerung der Betriebsgeschwindigkeit dieses ersten Spaltenadressierentcodierers 13.
Da die Last jedes Pufferkreises durch den ersten Entcodierkreis festgelegt ist, bewirkt diese Tatsache ebenfalls eine
Erhöhung der Betriebsgeschwindigkeit.
Fig. 5 zeigt ein Logikdiagramm der Wortsteuerschaltung 3. Diese besteht aus NAND-Gattern 50 bis 153, NOR-Gattern
54 und 55 sowie Invertern 56 bis 61. Jeder dieser Schaltkreise ist dabei aus komplementären FET-Elementen aufgebaut.
Mit Hilfe der Wortsteuerschaltung 3 werden Steuersignale L-. und R erzeugt, mit welchen wie erwähnt die erste oder
die zweite Speicherzellenanordnung 7 bzw. 8 angewählt werden kann. Während mit Hilfe der Steuersignale somit die eine
Speicherzellenanordnung angewählt ist, ist die andere Speicherzellenanordnung abgeschaltet. Dies verringert die
Leistungsaufnahme innerhalb der nicht gewählten Speicherzellenanordnung.
Innerhalb der Speicherzellenanordnungen und 8 sind nämlich die Last-FET-Elemente N-, und N„ gemäß
Fig. 2 mit den entsprechenden Datenleitungen verbunden. Diese Last-FET-Elemente besitzen somit eine relativ
niedrige Impedanz im Vergleich zu den innerhalb der Speicherzellen
auftretenden Widerstände. Im Fall, in welchem innerhalb jener Speicherzellenanordnung, in welcher keine Speicherzelle
angewählt werden soll, die Wortleitung einen hohen Spannungswert besitzt, werden die Transfer-FET-Elemente
N,- und Ng der betreffenden Speicherzelle durch
den hohen Spannungswert auf dieser Wortleitung in den eingeschalteten Zustand gebracht. Aus diesem Grunde fließt
ein relativ hoher Strom über das Last-FET-Element N- bzw.
N2 und das Transfer-FET-Element N5 bzw. Ng zu dem FET-Element
N7 bzw. Nfi der Speicherzelle. Im Rahmen der vorliegenden
Erfindung werden jedoch alle Wortleitungen innerhalb jener Speicherzellenanordnung,innerhalb welcher keine
Speicherzelle angesteuert wird, durch das Steuersignal L_ bzw. Rq mit einem niedrigen Spannungswert belegt. Demzufolge
wird der Strom daran gehindert, in die Speicherzelle der betreffenden Speicherzellenanordnung hineinzufließen,
so daß auf diese Weise eine Erhöhung der Leistungsaufnahme verhindert wird. Im Rahmen der vorliegenden Erfindung
können diese einzelnen Schaltkreise in einer derartigen Anordnung auf einem einzigen Substrat aufgebracht
werden, daß die Größe des vorzusehenden Substrats kleiner gemacht werden kann.
Fig. 6 zeigt die Anordnung der entsprechenden Schaltungsblöcke
auf einem einzigen Halbleitersubstrat 150. Dabei befindet sich der zweite Reihenadressierentcodierer 4 im
wesentlichen im mittleren Bereich der Oberfläche des Substrats 150. Die Worttreiberschaltungen 5 und 6 sind
hingegen auf beiden Seiten des zweiten Reihenadressierentcodierers 4 angeordnet. Während die beiden Speicherzellenanordnungen
7 und 8 wiederum beidseitig davon angeordnet sind. Der zweite Spaltenadressierentcodierer 12
ist in zwei Teile 12 * und 12" aufgeteilt, welche unterhalb
der beiden Speicherzellenanordnungen 7 und 8 angeordnet
werden. Die Eingangs/Ausgangsschaltung 9 ist gleichfalls in zwei Teile 9 ' und 9" aufgeteilt, die jeweils
zwischen den Speicherzellenanordnungen 7 bzw. 8 und den beiden Teilen 12* und 12" des Spaltenadressierentcodierers
12 angeordnet sind. Der erste Spaltenadressierentcodierer
13 und der Spaltenadressierpuffer 14
sind ebenfalls in zwei Teile 13' und 13" bzw. 14 3 und 14"
aufgeteilt und gemäß der Figur in den peripheren Teilen des Substrats 150 in einem gewissen Abstand von den
Speicherzellenanordnungen 7 und 8 bzw. den Teilen 12'
und 12" des zweiten Spaltenadressierentcodierers 12 angeordnet. Der Reihenadressierpuffer 1 und der erste Reihenadressierentcodierer
2 sind hingegen auf der gegenüberliegenden Seite in einem gewissen Abstand von den Elementen
4 bis 8 angeordnet. Die Wortsteuerschaltung 3, die Steuerschaltung 15 sowie die Schreib- und Leseschaltungen
10 bzw. 11 sind gemäß der Figur in den peripheren Bereichen
der Oberfläche des Substrats 150 angeordnet.
Entlang der Randbereiche der Oberfläche des Substrats sind fernerhin noch Kontaktbereiche PÄQ bis PA13 vorge~
sehen, um die der Weiterleitung der Eingangsadressiersignale
An bis A1_ dienenden Klemmen mit außerhalb der Schaltanordnung
angeordneten Klemmen herzustellen. Fernerhin sind Kontaktstellen P1, P ,--PWE, PCS, Ρ0±η/ PD out usw.
entlang der Randbereiche auf der Oberfläche des Substrats 150 vorgesehen, um auf diese Weise Anschlußklemmen für die
Zuführung der Spannungen der Steuersignale WE, CS des Eingangssignals
D. und des Ausgangssignals D . an bzw. von außerhalb des Schaltkreises angeordneten weiteren Klemmen
herzustellen. Die Verbindungen zwischen den verschiedenen Schaltkreisen und den Kontaktpunkten wird innerhalb eines
Bereiches 151 hergestellt, der in der Figur punktiert dargestellt
ist.
Da es wünschenswert erscheint, den von dem Halbleiterspeicher umfaßten Bereich möglichst klein zu halten, müssen die
seitenmäßigen Abmessungen der die Speicherzellenanordnungen 7 und 8 bildenden Speicherzellen die Abmessungen der den
einzelnen Zellen zugeordneten Treiberkreise der Worttreiberschaltungen
5 und 6 sowie die Abmessungen der der Treiberkreise zugeordneten Entcodierkreise des zweiten Reihenadressierentcodierers
4 einander gleichgemacht werden. Falls die Abmessungen dieser drei Elemente voneinander
abweichen, müssen die Verbindungen zwischen denselben gebogen verlegt werden, was dazu führt, daß wegen der gebogenen
Bereiche eine vergrößerte Fläche auf dem Halbleitersubstrat 150 notwendig ist. Aus diesem Grunde müssen somit
die erwähnten Abmessungen aneinander angepaßt werden.
Durch Auslegung jeder Speicherzelle aus einer relativ kleinen Anzahl von Schaltelementen kleiner Abmessungen
können die Abmessungen der einzelnen Speicherzellen relativ klein gemacht werden. Die einzelnen Treiberkreise der
Worttreiberschaltungen 5, 6 sowie die Entcodierkreise des
zweiten Reihenadressierentcodlerers 4 umfassen hingegen eine relativ große Anzahl von relativ großen Elementen.
ό IZZU / /
Die einzelnen Elemente und Verbindungen, welche die Treiberschaltungen
und die Adressierentcodierer bilden, sind demzufolge in der Regel so angeordnet, daß sie dem Abstand der
Speicherzellen entsprechen. Im Rahmen der vorliegenden Erfindung kann der zweite Adressierentcodierer mit einer relativ
geringen seitlichen Abmessung ausgelegt werden, weil die Anzahl der vorzusehenden Schaltelemente, wie erwähnt, reduziert
ist. Die Speicherzellenanordnungen 7, 8, die Worttreiberschaltungen 5, 6 sowie der zweite Reihenadressierentcodierer
4 besitzen wie erwähnt einen hohen:-. Integrationsgrad, was dazu führt, daß zwischen diesen Schaltun-'
gen kein Platz vorhanden ist, um weitere Schaltkreise, beispielsweise periphere Kreise, anzuordnen. Zu diesem
Zweck können jedoch relativ große unbenutzte Bereiche verwendet werden, die in der Nähe der Kontaktstellen in den
peripheren Bereichen vorhanden sind. Bei der beschriebenen Ausführungsform ist der erste Adressierentcodierer in den
peripheren Bereichen des Substrats 150 angeordnet. Dieser
Adressierentcodierer kann dabei in mehrere Gruppen von Entcodierkreisen aufgeteilt werden, wobei jede Gruppe ein
aus zwei Bit bestehendes partiales Adressiersignal entcodiert. Es ist demzufolge ohne weiteres möglich, zu diesem
Zweck die peripher angeordneten leeren Bereiche des Substrats 150 zu verwenden. Aus diesem Grunde können im Rahmen der vorliegenden
Erfindung die Abmessungen des Halbleitersubstrats 150 sehr klein gemacht werden.
Fig. 7A zeigt eine Draufsicht eines Schaltelementes, welches einen Entcodierkreis 4a des zweiten Reihenadressierentcodierers
4 darstellt. Fig. 7B ist hingegen eine Schnittansicht des HalbleiterSubstrats entlang der Linie T-T1 von
Fig. 7A. Wegen der sehr reduzierten Platzverhältnisse
zeigt Fig. 7A nur das FET-Element Pg vom P-Kanaltyp und
das FET-Element N14 des N-Kanaltyps innerhalb des Entcodierkreises
4a.
Die erwähnten Figuren zeigen dabei das Halbleitersubstrat
150, welches ein N-Typ-Substrat ist. Auf diesem Substrat
sind ein P-Typ-Quellenbereich 152, P-Typ-Halbleiterbereiche
153 und 154, N-Typ-Halbleiterbereiche 155 und 156, Aluminiumverbindungsschichten
82 bis 85 sowie 159 und 170, leitfähige polykristalline Siliciumschichten 157 und 158 sowie Kontaktbereiche
160 bis 164 angeordnet, wobei letztere die Aluminiumverbindungsschichtenund
die leitfähige polykristalline Siliziumschichten bzw. die Aluminiumverbindungsschichten
und die Halbleiterbereiche miteinander verbinden.
Die Quellen- und Abflußbereiche des FET-Elementes P, des
P-Kanaltyps werden durch die P-Typ-Halbleiterbereiche
und 154 gebildet, während die Gatterelektrode durch die polykristalline Siliziumschicht 158 gebildet ist. Die
Quellen- und Abflußbereiche des FET-Elements N1. des
N-Kanaltyps werden hingegen durch die N-Typ-Halbleiterbereiche
155 und 156 gebildet, während die Gatterelektrode durch die polykristalline Siliziumschicht 157 gebildet
wird. Obwohl dies in den Figuren nicht dargestellt ist, wird der P-Typ-Halbleiterbereich 154 ebenfalls für die
Abflußbereiche der FET-Elemente P5 und P5 verwendet.
Den Aluminxumverbindungsschichten 82 bis 85 werden die
Zwischensignale MXQ und MX3 der in Fig. 3A gezeigten Entcodierkreise
2a bis 2d zugeführt. Die Aluminiumverbindungsschicht 82 ist dabei über ein Kontaktloch 162 mit der
Gatterelektrode 158 des FET-Elements P,- verbunden. Diese
Aluminiumverbindungsschicht 82 führt fernerhin über das Kontaktloch 173 zu der Gatterelektrode 157 des FET-Elements N14-DIe Aluminiumverbindungsschicht 159 hingegen,
welche zur Zuführung der Spannung Vcc zu der einen Ausgangselektrode
des FET-Elements Pg des P-Kanaltyps dient, ist über das Kontaktloch 164 mit dem P<-Typ-Halbleiter-
J IZZU//
bereich 153 verbunden* Die Aluminiumverbindungsschicht 170 schließlich ist über das Kontaktieren 161 mit dem P-Typ-Halbleiterbereich
154 und über das Kontaktloch 160 mit dem N-Typ-Halbleiterbereich 156 verbunden, über diese Aluminiumverbindungsschicht
170 wird das Ausgangssignal K- zugeführt.
Die vertikale Abmessung des Entcodierkreises ist in Fig. 7A
mit Hilfe des Buchstabens L angedeutet. Diese Abmessung entspricht der Abmessung der einzelnen Zellen der Speicherzellenanordnungen.
In Fig. 7B hingegen sind fernerhin dicke Isolierschichten 166 und 167 sowie Gatteroxidschichten 169
und 168 für das FET-Element Pg bzw. N14 dargestellt.
Durch Reduzierung der Abmessungen der einzelnen Speicherzellen und damit Erhöhung der Kapazität des Halbleiterspeichers
ergibt sich die Möglichkeit, die Abmessungen des zweiten Adressierentcodierers in Übereinstimmung mit den
vorgesehenen Speicherzellen zu reduzieren. Die Fläche des Substrats kann somit sehr wirksam ausgenutzt werden. Im
Rahmen der vorliegenden Erfindung kann die Anzahl der den zweiten Reihenadressierentcodierer 4 bildenden FET-Elemente
reduziert werden. Dies jedoch erlaubt eine Vergrößerung der Fläche der den zweiten Reihenadressierentcodierer 4 bildenden
FET-Elemente bei vorgegebener Fläche für die FET-Elemente. Durch Erhöhung der Fläche pro Element kann jedoch
der Widerstand des betreffenden FET-Elements im eingeschalteten Zustand reduziert werden. Es ist demzufolge möglich,
die Betriebsgeschwindigkeit des zweiten Reihenadressierentcodierers 4 zu erhöhen, so wie dies in Verbindung mit
den Fig. 3b und 4b bereits beschrieben worden ist.
Fig. 8A ist eine Draufsicht auf eine Ausführungsform eines
Entcodierkreises, welcher anstelle eines Entcodierkreises
gemäß Fig. 7A und 7B verwendet werden kann. Fig. 8B hingegen zeigt eine Schnittansicht des Halbleitersubstrats entlang
der Linie P-P * von Fig. 8A. Aus Platzgründen zeigt dabei Fig. 8A nur die FET-Elemente P5 und Pg des P-Kanaltyps und
die FET-Elemente N13 und N14 des N-Kanaltyps.
Entsprechend diesen Figuren ist der Entcodierkreis aus einem
N-Typ-Substrat 15O1 einer P-Typquelle 1521, P-Typ-Halbleiterbereichen
171 bis 173, N-Typ-Halbleiterbereichen 174 bis 176,
Aluminiumverbindungsschichten 82 bis 89 sowie 159 und 191 bis 193 und leitfähigen polykristallinen Siliziumschichten
176", 177 und 179 aufgebaut.
Das FET-Element Pg besteht in diesem Fall aus den P-Typ-Halbleiterbereichen
171 und 172 und der leitfähigen polykristallinen Siliziumschicht 177. Das FET-Element Pc hingegen
besteht aus den P-Typ-Halbleiterbereichen 171 und sowie der leitfähigen polykristallinen Siliziumschicht 176'.
Das FET-Element N14 hingegen ist aus den N-Typ-Halbleiterbereichen
174 und 175 sowie der leitfähigen polykristallinen Siliziumschicht 181 aufgebaut. Schließlich besteht das
FET-Element 113 aus den N-Typ-Halbleiterbereichen 175 und
176 und der leitfähigen polykristallinen Siliziumschicht 180. Die Aluminiumverbindungsschicht 86 ist über ein
Kontaktloch 202 mit der Gatterelektrode 176' des FET-Elements
P5 sowie über ein Kontaktloch 203 mit der Gatterelektrode
180 des FET-Elements N13 verbunden. Die Aluminiumverbindungsschicht
82 ist hingegen über ein Kontaktloch mit der Gattereleketrode 177.des FET-Elements P-. und über
ein Kontaktloch'199 mit der Gatterelektrode 181 des FET-Elements
N14 verbunden. Die Aluminiumverbindungsschicht
159, welche über ein Kontaktloch 204 mit dem P-Typ-Halbleiterbereich
171 verbunden ist, dient der Zufuhr von Spannung Vcc zu dem erwähnten Halbleiterbereich, welcher
JIZZU//
die Ausgangselektrode für die beiden FET-Elemente Pg und
Pfi bildet. Die Aluminiumverbindungsschicht 193 dient zur
elektrischen Verbindung des die eine Ausgangselektrode des FET-Elements P5 bildenden P-Typ-Halbleiterbereich.es 173
mit der leitfähigen polykristallinen Siliziumschicht 179. Diese Aluminiumverbindungsschicht 193 ist dabei fernerhin
über die Kontaktlöcher 200 und 201 mit dem P-Typ-Halbleiterbereich
173 bzw. der polykristallinen Siliziumschicht 179 verbunden. Die Aluminiumverbindungsschicht 192 dient hingegen
der Verbindung des die andere Ausgangselektrode des FET-Elements Pg bildenden P-Typ-Halbleiterbereiches 172
mit der polykristallinen Siliziumschicht 179. Diese Aluminiumverbindungsschicht
192 ist dabei über Kontaktlöcher 196 und 197 mit dem Halbleiterbereich 172 bzw. der polykristallinen Siliziumschicht 179 verbunden.Die Aluminiumverbindungsschicht
191 dient schließlich zur elektrischen Verbindung des N-Typ-Halbleiterbereiches 174 mit der polykristallinen
Siliziumschicht 179. Diese Aluminiumverbindungsschicht 191 ist in diesem Fall über Kontaktlöcher 194 und
195 mit der polykristallinen Siliziumschicht 179 bzw.
dem N-Typ-Halbleiterbereich 174 verbunden. Das Ausgangssignal
K0 des Entcodierkreises wird von der polykristallinen
Siliziumschicht 179 abgeleitet. In Fig. 8B sind fernerhin dicke Oxidschichten 182 und 183 sowie Gatteroxidschichten
189 bzw. 185 der FET-Elemente Pg bzw. N...
gezeigt.
Die vorliegende Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt. Der in Fig. 4B gezeigte
zweite Spaltenadressierentcodierer 12 kann beispielsweise
durch eine Kombination von Entcodierkreisen ersetzt werden, wobei der eine Entcodierkreis 12a1 in Fig. 4C gezeigt
ist, währendem anderen Entcodierkreis das Ausgangs-
122077
signal des zuerst genannten Entcodierkreises 12an sowie
die Zwischensignale MYg bis MY.. ^ zugeführt werden. Iin
Fall einer Schaltanordnung von Fig. 4C können die Entcodierkreise,beispielsweise
der Entcodierkreis 12a', im Vergleich zu den Entcodierkreisen von Fig. 4B auf ein
Viertel reduziert werden. Die einzelnen Schaltkreise können dabei ohne große Schwierigkeiten einzig und allein aus
FET-Elementen des Einkanaltyps aufgebaut sein.
Fig. 9A zeigt ein Schaltdiagramm eines Entcodierkreises, welcher aus FET-Elementen N28 bis N_~ des N-Kanaltyps
aufgebaut ist. Die Anzahl der diesen Entcodierkreis bildenden Schaltelemente kann dabei im Vergleich zu einem
Schaltkreis"mit komplementären FET-Elementen noch weiterhin verringert werden.
Fig. 9B zeigt ein Schaltdiagramm eines Entcodierkreises,
der aus FET-Elementen N33 bis EUo des N-Kanaltyps aufgebaut
ist. In diesem Fall wird der Leitungszustand des FET-Elements N_g durch das Steuersignal CS1 der Steuerschaltung
15 gesteuert. Auf diese Weise kann verhindert werden, daß dieser Entcodierkreis bei einer Nichtansteuerung des
Speichers Leistung aufnimmt.
Fig. 9C zeigt ein Schaltdiagrairun eines Entcodierkreises,
welcher aus FET-Elementen N0n bis N.,,- des N-Kanaltyps sowie
Invertern 210 bis 213 aufgebaut ist. In diesem Fall kann durch Vorsehen der Inverter die Leistungsaufnahme des zweiten
Adressierentcodierers verringert werden.
Bei den beschriebenen Ausführungsbeispielen werden die vier den zwei Eingangsadressignalen entsprechenden Adressiersignale
in dem Entcodierkreis des ersten Adressierentcodierers entcodiert, Die durch Entcodierung abgeleiteten.
O I ZZU / /
Zwischensignale werden dann innerhalb des Entcodierkreises
des zweiten Adressierentcodierers dann erneut entcodiert. Es ist jedoch durchaus möglich, daß drei oder mehr Eingangsadressignale
vorgesehen sind, in welchem Fall sechs oder mehr entsprechende Adressiersignale in dem Entcodierkreis
des ersten Adressierentcodierers entcodiert werden müssen. Die auf diese Weise gebildeten Zwischensignale werden dann
in dem Entcodierkreis des zweiten Adressierentcodierers weiter entcodiert. Auf diese Weise kann die Anzahl der innerhalb
des zweiten Adressierentcodierers vorgesehenen FET-Elemente weiterhin verringert werden.
Wenn der oben beschriebene Weg bei der beschriebenen Ausführungsform
in Verbindung mit dem Eingangsadressiersignal A„ bis A„ begangen wird, kann auf diese Weise die Anzahl der
innerhalb eines Entcodierkreises des zweiten Adressierentcodierers vorgesehenen FET-Elemente auf vier festgelegt
werden.
Fig. 1OA zeigt für diesen Fall den Entcodierkreis des
ersten Adressierentcodierers, welcher in diesem Fall als Logikkreis ausgebildet ist. Dieser Entcodierkreis 2a1
besteht dabei aus NAND-Gattern 222 bis 229 sowie Invertern 214 bis 221. In Abhängigkeit der Eingangsadressiersignale
des Reihenadressierpuffers 1 werden auf diese Weise Adressiersignale BQ bis B„ sowie bT bis ET gebildet, wodurch
wiederum entcodierte Zwischensignale EQ bis E7
erzeugt werden.
Fig. 10B zeigt einen Entcodierkreis des zweiten Adressierentcodierers
, welcher in Verbindung mit dem Entcodierkreis 2a1 von Fig. 10A verwendbar ist.
3 T-? 2 0-77-
Dieser Entcodierkreis besteht aus FET-Elementen P17 und
P1fi des P-Kanaltyps sowie FET-Elementen N47 und N43 des
N-Ranaltyps. Dieser Entcodierkreis besitzt nur zwei Eingänge.
Dem Eingang INg kann beispielsweise ein beliebiges
der Zwischensignale EQ bis E7 zugeführt werden. Dies bedeutet,
daß der Entcodierkreis des zweiten Adressierentcodierers nur zwei FET-Elemente in bezug auf die Eingangsadressignale
AQ bis A2 benötigt. Demzufolge kann die Anzahl
der Schaltelemente des zweiten Adressierentcodierers noch weiterhin reduziert werden.
Entsprechend der obigen Beschreibung wurde die vorliegende Erfindung bei einem Halbleiterspeicher verwendet, dessen
einzelne Speicherzellen statisch ausgebildet sind. Die vorliegende Erfindung ist jedoch nicht auf derartige
statische Zellen beschränkt, sondern kann ebenfalls in Verbindung mit Halbleiterspeichern verwendet werden,
welche Speicherzellen des dynamischen Typs besitzen. Die auf diese Weise erzielbaren Effekte sind identisch
zu dem bereits beschriebenen Ausführungsbeispiel.
Leerseite
Claims (5)
- ■"."' ; 5122077PATENTANWALTS '" * t I * * * ISCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBB1NGHAUS FINCKMARIAHILFPLATZ 2 <& 3, MÜNCHEN 9O POSTADRESSE: POSTFACH 95 O1 6O. D-8OOO MÜNCHEN 95HITACHI, LTD. .3. Juni 1981DEA 25 457HalbleiterspeicherPatentansprüche/TT) Halbleiterspeicher mit einer Adressier-Entcodieranordnung, dadurch gekennzeichnet , daß dieselbe aus einem ersten Adressierentcodierer (2,13) besteht, welchem von dem aus einer Mehrzahl von Bit bestehenden Adressiersignalen wenigstens partielle Adressiersignale zuführbar sind und welche dabei entcodierte Signale der partiellen Adressiersignale bildet, und daß fernerhin ein zweiter Adressierentcodierer (4, 12) vorgesehen ist, welchem wenigstens die Signale des ersten Ädressierentcodierers (2, 13) zugeführt sind und welcher Signale für die Wahl einer durch die Mehrzahl von Adressiersignalen festgelegten Speicherschaltung und einer Mehrzahl von Speicherschaltungen bildet.
- 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet , daß die Mehrzahl von Speicherschaltungen durch eine erste Speicherzollenanordnung (7) und eine zweite Speicherzellenanordnung (8). * 14-gebildet sind, wobei die beiden Speicherzellenanordnungen (7, 8) auf der Hauptfläche eines Halbleitersubstrats (150) angeordnet sind,und daß der zweite Adressierentcodierer (4) auf der Hauptfläche des Halbleitersubstrats (150) zwischen den beiden SpeicherZellenanordnungen (7, 8) angeordnet ist, während der erste Adressierentcodierer (2) an einer peripheren Stelle der Hauptfläche des Halbleitersubstrats (150) angeordnet ist.
- 3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß der zweite Adressierentcodierer (4) aus komplementären Feldeffekttransistoren mit isoliertem Gatter aufgebaut ist.
- 4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet , daß der erste Adressierentcodierer (2) aus komplementären Feldeffekttransistoren mit isoliertem Gatter aufgebaut ist.
- 5. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die von dem ersten Adressierentcodierer (2) abgegebenen Signale entcodierte Signale der Adressiersignale von zwei Bits sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7424780A JPS573289A (en) | 1980-06-04 | 1980-06-04 | Semiconductor storing circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3122077A1 true DE3122077A1 (de) | 1982-04-01 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813122077 Withdrawn DE3122077A1 (de) | 1980-06-04 | 1981-06-03 | Halbleiterspeicher |
Country Status (6)
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---|---|
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JP (1) | JPS573289A (de) |
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MY (1) | MY8600543A (de) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5972698A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPS5972699A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPS5990291A (ja) * | 1982-11-16 | 1984-05-24 | Nec Corp | メモリ |
JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
JPH0795395B2 (ja) | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
DE3546847C2 (de) * | 1984-02-13 | 1995-04-27 | Hitachi Ltd | Integrierte Halbleiterschaltung |
JPH06105554B2 (ja) * | 1984-02-15 | 1994-12-21 | 株式会社日立製作所 | 半導体記憶装置 |
KR900006221B1 (ko) * | 1984-11-15 | 1990-08-25 | 후지쓰 가부시끼가이샤 | 반도체 메모리 장치 |
US4618784A (en) * | 1985-01-28 | 1986-10-21 | International Business Machines Corporation | High-performance, high-density CMOS decoder/driver circuit |
JPS61199297A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体記憶装置 |
JPS61227289A (ja) * | 1985-03-30 | 1986-10-09 | Fujitsu Ltd | 半導体記憶装置 |
US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
JPS61294562A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
JPS6238592A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型メモリの行選択線駆動回路 |
JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
KR890003488B1 (ko) * | 1986-06-30 | 1989-09-22 | 삼성전자 주식회사 | 데이터 전송회로 |
JPH0719473B2 (ja) * | 1987-05-21 | 1995-03-06 | 株式会社東芝 | 半導体記憶装置 |
JP2575449B2 (ja) * | 1988-02-18 | 1997-01-22 | 株式会社東芝 | 半導体メモリ装置 |
JP2525455B2 (ja) * | 1988-05-30 | 1996-08-21 | 富士通株式会社 | 半導体メモリ装置 |
JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
JPH02185797A (ja) * | 1989-01-10 | 1990-07-20 | Nippon Telegr & Teleph Corp <Ntt> | アドレスデコーダ |
DE69023456T2 (de) * | 1989-10-30 | 1996-06-20 | Ibm | Bitdekodierungsschema für Speichermatrizen. |
US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
US4999815A (en) * | 1990-02-13 | 1991-03-12 | International Business Machines Corporation | Low power addressing systems |
US5015881A (en) * | 1990-03-02 | 1991-05-14 | International Business Machines Corp. | High speed decoding circuit with improved AND gate |
JP3024687B2 (ja) * | 1990-06-05 | 2000-03-21 | 三菱電機株式会社 | 半導体記憶装置 |
JP2717738B2 (ja) * | 1991-06-20 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置 |
US5182727A (en) * | 1991-10-09 | 1993-01-26 | Mitsubishi Semiconductor America, Inc. | Array layout structure for implementing large high-density address decoders for gate array memories |
KR930013999A (ko) * | 1991-12-31 | 1993-07-22 | 정몽헌 | 그래픽 콘트롤러의 블록별 레지스터 제어회로 |
JP3093432B2 (ja) * | 1992-04-08 | 2000-10-03 | 日本電気株式会社 | 行デコーダ |
JPH0689585A (ja) * | 1993-01-13 | 1994-03-29 | Hitachi Ltd | 半導体記憶装置 |
US6675361B1 (en) * | 1993-12-27 | 2004-01-06 | Hyundai Electronics America | Method of constructing an integrated circuit comprising an embedded macro |
US5808500A (en) * | 1996-06-28 | 1998-09-15 | Cypress Semiconductor Corporation | Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver |
US6141286A (en) * | 1998-08-21 | 2000-10-31 | Micron Technology, Inc. | Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines |
US6442645B1 (en) * | 1998-12-04 | 2002-08-27 | Intel Corporation | Pre-decode conditional command generation for reduced SDRAM cycle latency |
JP4724984B2 (ja) * | 2001-08-27 | 2011-07-13 | ミツミ電機株式会社 | パワーコントロール回路および電子装置 |
US9384823B2 (en) * | 2014-09-19 | 2016-07-05 | International Business Machines Corporation | SRAM array comprising multiple cell cores |
CN106238767B (zh) * | 2016-08-26 | 2018-09-21 | 宁夏共享精密加工有限公司 | 一种多角度深长孔的加工方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2001697B2 (de) * | 1969-01-15 | 1977-02-03 | International Business Machines Corp., Armonk, N.Y. (V.St.A.) | Datenspeicher mit einer vielzahl von speicherplaetzen |
DE2935121A1 (de) * | 1978-09-07 | 1980-03-27 | Texas Instruments Inc | Schreib/lese-halbleiterspeicher |
DE2946803A1 (de) * | 1978-11-24 | 1980-06-04 | Hitachi Ltd | Speicherschaltung |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4104735A (en) * | 1976-09-15 | 1978-08-01 | Siemens Aktiengesellschaft | Arrangement for addressing a MOS store |
JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
-
1980
- 1980-06-04 JP JP7424780A patent/JPS573289A/ja active Granted
-
1981
- 1981-05-29 GB GB8116467A patent/GB2078405B/en not_active Expired
- 1981-06-03 DE DE19813122077 patent/DE3122077A1/de not_active Withdrawn
- 1981-06-04 US US06/270,654 patent/US4429374A/en not_active Expired - Lifetime
-
1986
- 1986-06-19 HK HK441/86A patent/HK44186A/xx not_active IP Right Cessation
- 1986-12-30 MY MY543/86A patent/MY8600543A/xx unknown
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2001697B2 (de) * | 1969-01-15 | 1977-02-03 | International Business Machines Corp., Armonk, N.Y. (V.St.A.) | Datenspeicher mit einer vielzahl von speicherplaetzen |
DE2935121A1 (de) * | 1978-09-07 | 1980-03-27 | Texas Instruments Inc | Schreib/lese-halbleiterspeicher |
DE2946803A1 (de) * | 1978-11-24 | 1980-06-04 | Hitachi Ltd | Speicherschaltung |
Non-Patent Citations (2)
Title |
---|
DE-Z: Firmenprospekt "Announcing, MOSTEKS, MK 4027", Seite 1 bis 4 * |
DE-Z: Siemens-Forschung und Entwicklung, Bericht, Nr. 4, 1975, Nr. 4, Seite 197 bis 201 * |
Also Published As
Publication number | Publication date |
---|---|
MY8600543A (en) | 1986-12-31 |
GB2078405A (en) | 1982-01-06 |
GB2078405B (en) | 1984-10-24 |
JPH0146947B2 (de) | 1989-10-11 |
HK44186A (en) | 1986-06-27 |
JPS573289A (en) | 1982-01-08 |
US4429374A (en) | 1984-01-31 |
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