DE2001697B2 - Datenspeicher mit einer vielzahl von speicherplaetzen - Google Patents

Description

Schalteinrichtung (27) zum wahlweisen Anschalten

des betreffenden Dekoders an die Betriebsspannung

zugeordnet ist und jede der Ausgangsleitungen (16 .

bis 22) des Hauptdekoders (10) mit einem Steueran- 20 Die Erfindung betrifft einen Datenspeicher mit einer

schluß (26) der Schalteinrichtung eines der nach- Vielzahl von Speicherplätzen nach dem Oberbegriff des

geordneten Dekoder verbunden ist, derart, daß, Hauptanspruchs.

wenn die Dekodiereinrichtung durch das Adressen- Bei Datenspeichern, insbesondere bei Datenspei-

register angesteuert wird, durch ein auf einer der ehern monolithischer Bauart, ist man bestrebt, die

Ausgangsleitungen des Hauptdekoders erscheinen- 25 Leistungsaufnahme klein zu halten, um die Wärmeab-

des Signal jeweils nur derjenige nachgeordnete führungsprobleme zu verringern. Diese Wärmeabfüh-

Dekoder als einziger in Tätigkeit gesetzt wird, rungsprobleme ergeben sich aus der geringen Größe

dessen Schalteinrichtung an die jeweils betreffende der Plättchen, aus denen die monolithischen Speicher

Ausgangsleitung angeschlossen ist. aufgebaut sind, bei denen folglich nur wenig Wärmeab-

2. Datenspeicher nach Anspruch 1, dadurch 30 führungsfläche zur Verfügung steht,
gekennzeichnet, daß auch dem Hauptdekoder (10) Beim Ansteuern eines Speicherplatzes, der eine oder eine Schalteinrichtung (24) zum wahlweisen An- mehrere Speicherzellen umfaßt, wird eine Adressiereinschalten des Hauptdekoders an die Betriebsspan- richtung, z. B. ein Adressenregister, mit einem Dekoder nung zugeordnet ist, die einen Steueranschluß (23) verbunden, der das Signal aus dem Adressenregister aufweist, der über eine Steuerleitung mit dem 35 dekodiert, um zu bestimmen, welcher Speicherplatz zum Adressenregister (U) verbunden ist. Lesen oder Schreiben anzusteuern ist. Die Schaltung

3. Datenspeicher nach Anspruch 1 oder 2, dadurch dieses Dekoders muß ziemlich umfangreich sein, um gekennzeichnet, daß jedem der dem Hauptdekoder einen bestimmten Speicherplatz aus einer großen (10) nachgeordneten Dekoder (25) seinerseits eine Anzahl von Plätzen ansteuern zu können. Beispielsweise gleiche Anzahl von weiteren Dekodern (36) 40 kann ein Dekoder mit zwölf Eingängen zum Ansteuern nachgeordnet ist, die alle parallel an noch weitere eines beliebigen von 4096 Speicherplätzen benützt Adressensignalleitungen (50 bis 55) des Adressenre- werden. Der Dekoder innß also eine entsprechend gisters (11) angeschlossen sind und von welchen große Zahl von Kreisen aufweisen, um die Dekodierung jedem eine Schalteinrichtung (41) zum wahlweisen ausführen zu können, weshalb im Betrieb eine Anschalten desselben an die Betriebsspannung 45 erhebliche Verlustwärme erzeugt wird.

zugeordnet ist, und daß jede der Ausgangsleitungen Durch die Erfindung soll die Aufgabe gelöst werden, (28 bis 35) jedes dem Hauptdekoder (10) nachgeord- bei einem Datenspeicher der eingangs erwähnten Art neten Dekoders (25) mit einem Steueranschluß (40) mit geringem Schaltung»aufwand eine geringere Leider Schalteinrichtung (41) eines der diesem Dekoder stungsaufnahme und dadurch eine geringere Erwärseinerseits nachgeordneten Dekoder (36) verbunden 50 mung zu erzielen,
ist. Diese Aufgabe wird durch die im Kennzeichen des

4. Datenspeicher nach Anspruch 2 oder 3, dadurch Hauptanspruchs angegebene Anordnung gelöst,
gekennzeichnet, daß die Schalteinrichtungen (24,27, Die erfindungsgemäße Dekodiereinrichtung ist also 41) jeweils Schalttransistoren sind. nicht als ein einziger großer Dekoder aufgebaut,

5. Datenspeicher nach Anspruch 4, dadurch 55 sondern in eine Vielzahl von kleinen Dekodern gekennzeichnet, daß die Schalttransistoren (27) der aufgeteilt, nämlich in einen Hauptdekoder und eine dem Hauptdekoder nacngeordneten Dekoder (25) Anzahl von diesem nachgeordneten Dekodern. Daraus zum Schalttransistor (24) des Hauptdekoders (10) ergibt sich der technische Fortschritt, daß beim und die Schalttransistoren (41) der den nachgeord- Ansteuern der Dekodiereinrichtung durch ein Adresneten Dekodern ihrerseits gegebenenfalls nach- 60 sensignal vom Adressenregister nicht die gesamte geordneten weiteren Dekoder (36) zu den Schalt- Dekodiereinrichtung in Tätigkeit gesetzt wird, sondern transistoren (27) der dem Hauptdekoder nachgeord- jeweils nur der Hauptdekoder und einer der diesem neten Dekoder (25) komplementär sind. nachgeschalteten Dekoder, der aufgrund der Dekodie-

6. Datenspeicher nach Anspruch 4, dadurch rung der dem Hauptdekoder über die ihm zugeordneten gekennzeichnet, daß die Schalttransistoren (80, 88, 65 Adressensignalleitungen jeweils zugeführten Adressen-93) alle dem gleichen Leitfähigkeitstyp angehören signalelemente ausgewählt wird. Dadurch wird bei und daß den Schalttransistoren (88) der dem jedem Adressiervorgang nur ein Teil der Energie Hauptdekoder (10) nachgeordneten Dekoder (25) verbraucht, die von einer herkömmlichen, nicht

unterteilten Dekodiereinrichtung umgesetzt werden würde, so daß auch die entstehende Verlustleistungswärme entsprechend herabgesetzt wird, was insbesondere bei aus monolithischen Schaltungsplättchen aufgebauten Speichern einen wesentlichen Fortschritt darstellt

Bevorzugte Einzelheiten und Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Gemäß Anspruch 3 kann jedem der dem Hauptdekoder nachgeordneten Dekoder seinerseits eine Anzahl von weiteren Dfkodem nachgeordnet sein. Beispielsweise können für einen Speicher mit 4096 Speicherplätzen dem Hauptdekoder acht Dekoder nachgeordnet und jedem dieser nachgeordneten Dekoder wiederum acht Dekoder mit jeweils 64 Ausgängen nachgeordnet sein, so daß jeder dieser letzteren Dekoder zur Ansteuerung von 64 Speicherplätzen dient Bei einer solches Anordnung nach Anspruch 3 ist die von der Dekodiereinrichtung aufgenommene Leistung noch weiterherabgesetzt

Selbstverständlich ist die Erfindung nicht nur bei monolithischen Speichern, sondern auch bei jedem anderen Speichertyp, beispielsweise bei Magnetspeichern, vorteilhaft anwendbar, um die Leistungsaufnahme zu verringern. _Z5

Die Erfindung wird nachstehend mit Bezug auf die Zeichnungen beispielsweise mehr im einzelnen beschrieben. In den Zeichnungen stellen dar:

Fig. 1 ein Blockschaltbild eines Datenspeichers mit einer Dekodiereinrichtung nach der Erfindung,

F i g. 2 eine Abwandlung der Dekodiereinrichtung der in F i g. 1 gezeigten Anordnung, und

F i g. 3 eine noch weitere Abwandlung der Dekodiereinrichtung.

In F i g. 1 ist eine Dekodiereinrichtung für einen Speicher dargestellt, welche einen Hauptdekoder 10 aufweist der durch Leitungen 12,13 und 14 mit einem Adressenregister 11 verbunden ist. jedesmal, wenn der Hauptdekoder 10 erregt und vom Adressenregister 11 über die Leitungen 12, 13 und 14 angesteuert wird, erscheint auf einer von acht vom Hauptdekoder ausgehenden Leitungen 15 bis 22 ein Ausgangssignal.

Der Hauptdekoder 10 wird nur dann an die Speisespannung angeschaltet, wenn das Adressenregister 11 die Basis 23 eines npn-Transistors 24 ansteuert, dessen Kollektor mit dem Hauptdekoder IC und dessen Emitter mit Masse verbunden ist. 1st der Transistor 24 leitend geschaltet so liegt der Hauptdekoder 10 an einer Speisespannungsquelle + V und die auf den Leitungen 12,13 und 14 ankommenden Eingangssignale erzeugen auf einer der Leitungen 15 bis 22 ein Ausgangssignal.

Die Leitungen 15 bis 22 steuern jeweils die Erregung eines bestimmten Dekoders 25 einer Gruppe von acht weiteren Dekodern, so daß also jeweils nur einer dieser acht Dekoder 25 erregt wird. Bei einem 4096 Plätze umfassenden Speicher kann jeder der Dekoder 25 eine Gruppe von 512 Speicherplätzen ansteuern. Die Erregung des jeweils betreffenden Dekoders 25 erfolgt, indem das jeweilige Ausgangssignal auf einer der Leitungen 15 bis 22 an die Basis 26 eines pnp-Transistors 27, dessen Emitter mit der Speispannungsquelle -1- Vund dessen Kollektor mit dem betreffenden Dekoder 25 verbunden ist, gelangt und diesen Transistor durchschaltet.

Bei Erregung erzeugt der jeweils betreffende Dekoder 25 auf einer seiner acht Ausgangsleitungen 28 bis 35 ein Ausgangssignal zur Steuerung eines von einer ri„inrw von acht diesem Dekoder 25 nachgeordneten Dekodern 36, die jeweils zur Ansteuerung einer Gruppe von 64 Speicherplätzen dienen.

Jeder Dekoder 25 steht über drei Leitungen 37,38 und 39 mit dem Adressenregister 11 in Verbindung. Bei Erregung eines Dekoders 25 gelangt also über die Leitungen 37,38 und 39 ein Signal vom Adressenregister 11 an diesen Dekoder 25, aufgrund dessen auf einer der Leitungen 28 bis 35 ein Ausgangssignal erzeugt wird. Dieses Ausgangssignai gelangt an die Basis 40 eines zwischen den Dekoder 36 und Macse geschalteten npn-Transistors 41, der dadurch leitend geschaltet wird und den jeweils betreffenden Dekoder 36 erregt Der so an die Speisespannungsquelle + V angeschlossene Dekoder 36 erzeugt auf einer seiner 64 Ausgangsleitungen ein Ausgangssignal. Von diesen 64 Leitungen sind nur zwei Leitungen 52 und 43 eingezeichnet.

Jeder der Dekoder 36, von denen jedem Dekoder 25 jeweils acht zugeordnet sind, steht durch sechs Leitungen 50 bis 55 mit dem Adressenregister 11 in Verbindung. Das vom Adressenregister 11 jeweils abgegebene Signal wird also über diese Leitungen 50 bis 55 allen Dekodern 36 zugeführt jedoch kann nur derjenige Dekoder 36, der durch ein Signal des jeweils erregten Dekoders 25 erregt worden ist, ein Ausgangssignal auf einer seiner 64 Ausgangsleitungen erzeugen.

Durch eir Signal auf einer der 64 Ausgangsleiiungen eines der Dekoder 36 wird also jeweils ein bestimmter Speicherplatz angesteuert der beispielsweise aus acht Zellen 56 bis 63 besteht

Die Zelle 56 jedes Speicherplatzes ist an eine O-Bit-Leitung 64 und eine 1-Bit-Leitung 65 angeschlossen. Die anderen Zellen 57 bis 63 jedes Speicherplatzes sind in entsprechender Weise an O-Bit-Leitungen 66 bis 72 und an 1-Bit-Leitungen 73 bis 79 angeschlossen. Zum Einschreiben erscheint auf der jeweils betreffenden Bit-Leitung ein Signal, und zum Auslesen werden die Bit-Leitungen abgetastet

Erscheint also beispielsweise auf der Ausgangsleitung 42 eines Dekoders 36 ein Ausgangssignal, so erfolgt entweder das Lesen der Information in dem von den dieser Leitung zugeordneten Zellen 56 bis 63 gebildeten Speicherplatz oder das Einschreiben einer neuen Information.

In der beschriebenen Weise wird jeweils nur ein einziger Speicherplatz entsprechend den Angaben des Adressenregisters 11 gelesen oder beschrieben. Da jedoch der Hauptdekoder 10, der jeweils einzige angesteuerte Uckoder 25 und der jweils von diesem wiederum einzige angesteuerte Dekoder 36 zusammen jeweils viel weniger energieverbrauchende Schahelemente enthalten als eine durch einen einzigen Dekodtr gebildete Dekodiereinrichtung zum Ansteuern eines von 40% Speicherplätzen, ergibt sich auch eine wesentlich geringere Wärmeentwicklung, weshalb bei Verwendung einer monolithischen integrierten Halbleiterschaltung die Wärmeabführungsprobleme wesentlich herabgesetzt sind.

Statt der in F i g. 1 gezeigten komplementären Schaltung mit komplementären Schalttransistoren für den Hauptdekoder 10 und die nachgeordneten De-Kodergruppen 25 und 36 kann auch eine nichtkomplementäre Schaltung mit Zwischenstufen nach Fig.2 benützt werden. Fig.2 zeigt den Hauptdekoder 10, einen der diesem nachgeordneten Dekoder 25 und einen der dem letzteren wiederum nachgeordneten Dekoder 36. Alle Dekoder 10,25 und 36 sind unmittelbar mit der Speisespannungsquelle + V verbunden.

Der Dekoder 10 ist ebenso wie in F i g. 1 über die

Kollektor-Emitter-Strecke eines npn-Transistors 80 mit Masse verbunden, dessen Basis 81 mit dem Adressenregister 11 (in F i g. 2 nicht gezeigt) verbunden ist.

Demnach fällt bei Ansteuerung der Basis 81 des Transistors 80 durch das Adressenregister 11 mit einem positiven Signal das Ausgangssignal auf der Leitung 22 des Dekoders 10 ebenso wie in F i g. 1 vom Potential der Speisespannungsquelle + Vim wesentlichen auf Massepotential ab. Die Leitung 22 (die eine der acht Ausgangsleitungen 15 bis 22 in F i g. 1 ist) ist mit der Basis 82 eines npn-Transistors 83 verbunden, dessen Emitter an Masse und dessen Kollektor über einen Widerstand 84 an der Speisespannungsquelle + Vliegt. Der Transistor 83 wird also jeweils gesperrt, wenn der Transistor 81 leitend ist. Da bei gesperrtem Transistor 83 kein Spannungsabfall mehr am Widerstand 84 entsteht, liegt dann die Basis 85 einen npn-Transistors 86, dessen Kollektor mit der Speisespannungsquelle + V und dessen Emitter mit der Basis 87 eines zwischen den Dekoder 25 und Masse geschalteten npn-Transistors 88 verbunden ist, auf hohem Potential, weshalb der Transistor 86 leitend ist Folglich ist auch der Transistor 88 durchgeschaltet.

Bei leitendem Transistor 88 ist der Dekoder 25 eingeschaltet und sein Ausgangssignal auf der Leitung 35 fällt vom Potential der Speisespannungsquelle + V etwa auf Masse ab. Die Leitung 35 ist an die Basis 89 eines npn-Transistors 90 geführt, dessen Emitter an Masse und dessen Kollektor über einen Widerstand 91 an der Speisespannungsquelle + Vliegt Der Transistor 90 schaltet deshalb ab, wenn der Transistor 87 eingeschaltet wird. Dabei werden die nachgeschalteten Transistoren 92 und 93 in gleicher Weise wie die Transistoren 86 und 88 beim Abschalten des Transistors 83 leitend geschaltet und der Dekoder 36 erregt.

In Fig.3 ist eine Serienschaltung der zum Erregen des Hauptdekoders 10, jeweils eines Dekoders 2!i und jeweils eines der diesem nachgeordneten Dekoder 36 dargestellt. Der Hauptdekoder 10, die Dekoder 25 und die Dekoder 36 sind alle unmittelbar an die Speisespannungsquelle + V angeschlossen. Solange der zwischen den Hauptdekoder 10 und Masse geschaltete npn-Transistor 94 abgeschaltet ist kann keiner der Dekoder 25 oder 36 mit Masse verbunden und erregt werden.

Die Basis 95 des Transistors 94 steht wiederum mit dem Adressenregister 11 in Verbindung und wird von diesem angesteuert, wenn einer der 4096 Speicherplätze des Speichers angesteuert werden soll.

Beim Ansteuern und Durchschalten des Transistors 94 entsteht ein Ausgangssignal auf der Ausgangsleitung 22 des Hauptdekoders 10, indem das Potential auf dieser Leitung absinkt. Dadurch wird die Basis 97 eines npn-Transistors % angesteuert der mit seinem Kollektor mit dem Dekoder 25 und mit seinem Emitter über eine Leitung 98 mit dem Kollektor des Transistors 94 verbunden ist, und der Transistor 96 wird durchgeschaltet. Somit wird der betreffende Dekoder 25 erregt.
Ist der Transistor 96 leitend und erscheint daher eir Ausgangssignal beispielsweise auf der Leitung 35 de« Dekoders 25, so wird die Basis 99 eines npn-Transiston 100, dessen Kollektor mit einem der dem betreffender Dekoder 25 nachgeordneten Dekoder 36 und desser Emitter über eine Leitung 101 mit dem Kollektor de: Transistors 96 in Verbindung steht, angesteuert und de Transistor 100 leitend geschaltet und dadurch de betreffende Dekoder 36 eingeschaltet

Hierzu 2 Blatt Zeichnungen

Claims (1)

und den Schalttransistoren (93) der den nachgeord- Patentansprüche: neten Dekodern gegebenenfalls ihrerseits nach-

1. Datenspeicher mit einer Vielzahl von Speicher- geordneten weiteren Dekoder (36) jeweils eine

platzen, einem Adressenregister und einer Deko- Zwischenschaltstufe (83,86 bzw. 90,92) zugeordnet

diereinrichtung zur Adressierung jeweils eines 5 ist(Fig.2).

Speicherplatzes zwecks Auslesens gespeicherter 7. Datenspeicher nach Anspruch 4, dadurch

Informationen oder zwecks Einschreiben* von gekennzeichnet, daß der Schalttransistor (94) des

Informationen, dadurch gekennzeichnet, Hauptdekoders (10) in Reihe zu den unter sich

daß die Dekodiereinrichtung einen Hauptdekoder parallelen Schalttransistoren (96) der nachgeordne-

(10), der über Adressensignalleitungen (12, 13, 14) io ten Dekoder (25) und der Schalttransistor (96) jedes

mit dem Adressenregister (11) verbunden ist, und nachgeordneten Dekoders (25) in Reihe zu den unter

eine Gruppe von dem Hauptdekoder nachgeordne- sich parallelen Schalttransistoren (100) der dem

ten Dekodern (25) aufweist, die alle parallel an betreffenden Dekoder gegebenenfalls seinerse.ts

weitere Adressensignalleitungen (37, 38, 39) des nachgeordneten weiteren Dekoder (36) geschaltet

Adressenregisters angeschlossen sind, und daß 15 ist(Fig.3).
jedem der nachgeordneten Dekoder (25) eine