DE19963417A1

DE19963417A1 - Nichtflüchtiger ferroelektrischer Speicher

Info

Publication number: DE19963417A1
Application number: DE19963417A
Authority: DE
Inventors: Hee Bok Kang
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-12-29
Filing date: 1999-12-28
Publication date: 2000-07-20
Anticipated expiration: 2019-12-29
Also published as: DE19963417B4; JP2000195278A; KR20000043969A; KR100281125B1

Abstract

Es wird ein nichtflüchtiger ferroelektrischer Speicher angegeben, der verbesserte Betriebseigenschaften und verlängerte Lebensdauer zeigt. Dieser Speicher ist mit Folgendem versehen: DOLLAR A - einem Hauptzellenarray mit einer Anzahl von Unterzellenarrays (61_1, 61_2, ...), einer Anzahl globaler Hauptbitleitungen (BLG_n, BLG_n+1, ...), die über die Unterzellenarrays hinweg angeordnet sind, und mindestens einem Paar globaler Bezugsbitleitungen, lokalen Hauptbitleitungen und lokalen Bezugsbitleitungen, die entsprechend den globalen Hauptbitleitungen und den globalen Bezugsbitleitungen ausgebildet sind, und mit Schaltern zwischen lokalen Bitleitungen und einer relevanten globalen Bitleitung; DOLLAR A - einer Bezugsbitleitungssteuerung mit einem über oder unter dem Hauptzellenarray ausgebildeten Bezugsleseverstärker zum Erfassen eines Signals, das über eine Bitleitung eines Paars globaler Bezugsbitleitungen geliefert wird, um eine Bezugsspannung zu erzeugen; DOLLAR A - einer Hauptbitleitungssteuerung mit einer Anzahl von Hauptleseverstärkern, die auf einer Seite der Bezugsbitleitungssteuerung ausgebildet sind und mit den globelan Hauptbitleitungen verbunden sind, um jeweils die Bezugsspannung zu empfangen und sie über eine relevante globale Bitleitung weiterzuleiten; DOLLAR A - einem Wortleitungstreiber, der auf einer Seite des Hauptzellenarrays ausgebildet ist, um ein Ansteuerungssignal zum Auswählen einer Zelle zu liefern; und DOLLAR A - einem Plattenleitungstreiber, der auf der anderen Seite des ...

Description

Die Erfindung betrifft Halbleiterspeicher, spezieller einen nichtflüchtigen ferroelektrischen Speicher.

Ferroelektrischen Speichern (FRAM Ferroelectric Random Access Memory = ferroelektrischer Direktzugriffsspeicher) wird als Speicher der nächsten Generation, die im Wesentli chen eine Datenverarbeitungsgeschwindigkeit ähnlich derjeni gen von DRAMs (Dynamic Random Access Memory = dynamischer Direktzugriffsspeicher) aufweisen, wie sie derzeit in weitem Umfang als Halbleiterspeicher verwendet werden, große Auf merksamkeit geschenkt, da sie Daten auch dann aufrechterhal ten können, wenn die Energie abgeschaltet ist. Ein FRAM, der eine Struktur ähnlich wie ein DRAM aufweist, verfügt über einen Kondensator mit ferroelektrischem Material zum Ausnut zen der hohen Restpolarisation des ferroelektrischen Mate rials. Diese Restpolarisation ermöglicht das Aufrechterhal en der Daten selbst nach dem Wegnehmen eines elektrischen Felds.

Fig. 1 zeigt die charakteristische Hystereseschleife eines üblichen ferroelektrischen Materials.

Aus Fig. 1 ist es erkennbar, dass eine durch ein elektri sches Feld induzierte Polarisation selbst dann nicht verlo ren geht, sondern ein bestimmter Wert (Zustände d und a) ver bleibt, wenn das elektrische Feld weggenommen wird, was auf dem Vorliegen der Restpolarisation (oder spontanen Polarisa tion) beruht. Die Zustände d und a entsprechen den Zuständen 1 bzw. 0 bei Speicheranwendungen.

Nun wird ein einschlägiger nichtflüchtiger ferroelektrischer Speicher unter Bezugnahme auf die beigefügte Fig. 2 erläu tert, die ein System eines derartigen Speichers mit zwei Einheitszellen veranschaulicht.

Gemäß Fig. 2 ist dieses System eines einschlägigen nicht- flüchtigen Speichers mit zwei Einheitszellen mit einer in einer Richtung ausgebildeten Wortleitung W/L, einer Platten wortleitung P/L (nachfolgend als "Plattenleitung" bezeich net), die parallel zur Wortleitung W/L ausgebildet ist, einer Anzahl von Bitleitungen (. . . , Bit_n, Bit_n+1, . . .), die so ausgebildet sind, dass sie die Wortleitung W/L und die Plattenleitung P/L schneiden, und Einheitszellen C111, C121, . . ., die jeweils zwischen den Bitleitungen, der Wort leitung W/L und der Plattenleitung P/L ausgebildet sind, versehen. Dabei ist eine Einheitszelle mit einem Transistor T1 und einem ferroelektrischen Kondensator FC1 versehen.

Nun wird unter Bezugnahme auf die Fig. 3a und 3b eine Schaltung zum Ansteuern dieses einschlägigen ferroelektri schen Speichers beschrieben.

Diese Schaltung für einen Speicher mit 1T/1C-Struktur ist mit Folgendem versehen: Einem Bezugsspannungsgenerator 1 zum Erzeugen einer Bezugsspannung, einem Bezugsspannungsstabili sator 2 mit mehreren Transistoren Q1-Q4 und einem Kondensa tor C1 zum Stabilisieren von Bezugsspannungen auf zwei be nachbarten Bitleitungen; einem ersten Bezugsspannungsspei cher 3 mit mehreren Transistoren Q6 und Q7 sowie Kondensato ren C2 und C3 zum jeweiligen Einspeichern der logischen Wer te 1 und 0 auf benachbarten Bitleitungen; einem ersten Aus gleicher 4 mit einem Transistor Q5 zum Ausgleichen des Po tenzials zweier benachbarter Bitleitungen; einem ersten Hauptzellenarray 5, das mit Wortleitungen und Plattenleitun gen, die voneinander verschieden sind, verbunden ist, um Daten zu speichern; einem ersten Leseverstärker 6 mit mehre ren Transistoren Q10-Q15, einem P-Leseverstärker PSA zum Er fassen von Zellen, die durch die Wortleitung unter der An zahl von Zellen im ersten Hauptzellenarray 5 ausgewählt wur den; einem zweiten Wortzellenarray 7, das mit Wortleitungen und Plattenleitungen, die voneinander verschieden sind, zur Speicherung von Daten verbunden ist; einem zweiten Bezugs spannungsspeicher 8 mit mehreren Transistoren Q28 und Q29 sowie Kondensatoren C9 und C10 zum Speichern von Bezugsspan nungen mit logischen Werten 1 und 0 auf benachbarten Bitlei tungen; und einem zweiten Leseverstärker 9 mit mehreren Transistoren Q16-Q25 sowie einem N-Leseverstärker NSA zum Erfassen und Weiterleiten von Daten im zweiten Hauptzellen array 7.

Nun wird der Daten-Eingabe/Ausgabe-Betrieb bei diesem ferro elektrischen Speicher unter Bezugnahme auf die Fig. 4 und 5 erläutert, wobei Fig. 4 ein zeitbezogenes Diagramm für den Schreibmodusbetrieb des Speichers und Fig. 5 ein entspre chendes Diagramm für den Lesemodusbetrieb zeigt.

Der Schreibmodus wird gestartet, wenn ein externes Chipakti vierungssignal CSBpad von hoch auf niedrig aktiviert wird und ein Schreibaktivierungssignal WEBpad gleichzeitig von hoch auf niedrig überführt wird. Wenn im Schreibmodus ein Adressendecodiervorgang gestartet wird, wird ein an eine re levante Wortleitung angelegter Impuls von niedrig auf hoch überführt, um eine Zelle auszuwählen. So wird in einem In tervall, in dem die Wortleitung auf hoch gehalten wird, eine relevante Plattenleitung für ein Intervall auf hoch gehal ten, während sie im folgenden Intervall auf niedrig gehalten wird. Um den logischen Wert 1 oder 0 in die ausgewählte Zel le einzuschreiben, wird an die relevante Bitleitung ein ho hes oder niedriges Signal angelegt, das mit dem Schreibakti vierungssignal WEGpad synchronisiert ist. D. h., dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und im Intervall, in dem das an die Wortleitung angelegte Signal hoch ist, ein niedriges Signal an die Plattenleitung ange legt wird, der logische Wert 1 in den ferroelektrischen Kon densator eingeschrieben wird. Wenn ein niedriges Signal an die Bitleitung angelegt wird und ein hohes Signal an die Plattenleitung angelegt wird, wird der logische Wert 0 in den Kondensator eingeschrieben.

Nun wird der Vorgang zum Lesen eines Datenwerts, wie er durch den o. g. Schreibmodusbetrieb in die Zelle eingespei chert wurde erläutert.

Wenn das Chipaktivierungssignal CSBpad extern von hoch auf niedrig aktiviert wird, werden alle Bitleitungen auf eine niedrige Spannung ausgeglichen, bevor die relevante Wortlei tung ausgewählt wird. D. h., dass, gemäß den Fig. 3a und 3b, dann, wenn ein hohes Signal an den Ausgleicher 4 ange legt wird und ein hohes Signal an die Transistoren Q18 und Q19 angelegt wird, die Bitleitungen auf eine niedrige Span nung Vss ausgeglichen werden, da die Bitleitungen über den Transistor Q19 geerdet werden. Außerdem werden die Transis toren Q5, Q18 und Q19 ausgeschaltet, um die Bitleitungen zu deaktivieren, eine Adresse wird decodiert, und diese deco dierte Adresse sorgt für einen Übergang eines niedrigen Sig nals auf der relevanten Wortleitung auf ein hohes Signal, um die relevante Zelle auszuwählen. An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal gelegt, um den Datenwert zu erfassen, der dem in den Speicher eingespei cherten logischen Wert 1 entspricht. Wenn der logische Wert 0 gespeichert ist, wird kein diesem Wert entsprechender lo gischer Wert 0 erfasst. Der erfasste Datenwert und der nichterfasste Datenwert sorgen entsprechend der o. g. Hyste reseschleife für verschiedene Werte, so dass der Lesever stärker den logischen Wert 1 oder 0 erfasst. Der Fall des erfassten Datenwerts ist derjenige, in dem der Wert von d auf f in der Hystereseschleife der Fig. 1 wechselt, während der Fall des nichterfassten Datenwerts derjenige ist, bei dem der Wert von a auf f in dieser Hystereseschleife wech selt. Daher wird dann, wenn der Leseverstärker aktiviert wird, nachdem eine bestimmte Zeitperiode verstrichen ist, im Fall des erfassten Datenwerts der logische Wert 1 nach der Verstärkung geliefert, während im Fall ohne Erfassung eines Datenwerts der logische Wert 0 geliefert wird. Nachdem dem Leseverstärker auf diese Weise einen Datenwert geliefert wird, wird, um den ursprünglichen Datenwert wieder herzu stellen, die Plattenleitung in einem Zustand, in dem ein hohes Signal an die relevante Wortleitung angelegt wird, von hoch auf niedrig deaktiviert. Beim bekannten ferroelektri schen Speicher mit 1T/1C-Struktur benötigen Daten-Eingabe/Aus gabe-Operationen vielmehr Zugriffe auf eine Bezugszelle als Zugriffe auf eine Hauptzelle.

Beim o. g. bekannten ferroelektrischen Speicher besteht das Problem, dass einige hundert mal mehr auf eine Bezugszelle als auf eine Hauptzelle zugegriffen wird, wobei die ferro elektrischen Eigenschaften derzeit nicht dauerhaft gewähr leistet sind, wodurch es zu einer schnellen Beeinträchtigung von Bezugszellen kommt, was zu einer instabilen Spannung, beeinträchtigten Betriebseigenschaften und kurzer Lebens dauer führt.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch tigen ferroelektrischen Speicher mit verbesserten Betriebs eigenschaften und verlängerter Lebensdauer zu schaffen.

Diese Aufgabe ist durch die nichtflüchtigen ferroelektri schen Speicher gemäß den beigefügten unabhängigen Ansprüchen 1 und 21 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus üben der Erfindung. Die Aufgaben und andere Vorteile der Er findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt eine charakteristische Hystereseschleife eines üblichen ferroelektrischen Materials;

Fig. 2 veranschaulicht das System eines bekannten nicht- flüchtigen ferroelektrischen Speichers;

Fig. 3a und 3b veranschaulichen eine Schaltung zum Ansteuern des bekannten ferroelektrischen Speichers;

Fig. 4 zeigt ein zeitbezogenes Diagramm für den Schreibmo dusbetrieb des bekannten Speichers;

Fig. 5 zeigt ein zeitbezogenes Diagramm für den Lesemodusbe trieb des bekannten Speichers;

Fig. 6 zeigt das System eines Zellenarrays eines nichtflüch tigen ferroelektrischen Speichers gemäß einem ersten bevor zugten Ausführungsbeispiel der Erfindung;

Fig. 7 zeigt ein Blockdiagramm eines Zellenarrays, wenn das Zellenarraysystem gemäß Fig. 6 wiederholt vorhanden ist;

Fig. 8 zeigt ein System eines Hauptzellenarrays mit mehreren Unterzellenarrays;

Fig. 9 zeigt ein System für das Hauptzellenarray in Fig. 6;

Fig. 10 zeigt ein detailliertes System für das Hauptzellen array in Fig. 6;

Fig. 11 zeigt ein vergrößerte Ansicht des Teils A in Fig. 10;

Fig. 12 zeigt eine Einzelheit des Blockdiagramms in Fig. 6, mit Konzentration auf ein Hauptzellenarray, eine Hauptbit leitungssteuerung und eine Bezugsbitleitungssteuerung;

Fig. 13 zeigt eine Einzelheit des Blockdiagramms von Fig. 6, mit Konzentration auf eine Hauptbitleitungssteuerung und eine Bezugsbitleitungssteuerung;

Fig. 14 zeigt eine Einzelheit einer Bitleitungs-Vorablade schaltung gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15a zeigt eine Bitleitungsvorabladepegel-Liefereinrich tung gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15b zeigt eine Bitleitungsvorabladepegel-Liefereinrich tung gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15c zeigt eine Bitleitungsvorabladepegel-Liefereinrich tung gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 16a zeigt ein schematisches Blockdiagramm des Systems eines Bezugsleseverstärkers bei der Erfindung;

Fig. 16b zeigt ein anderes Ausführungsbeispiel des Systems eines Bezugsleseverstärkers bei der Erfindung als Blockdia gramm;

Fig. 17a zeigt eine Pegelschiebeeinrichtung gemäß einem ers ten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 17b zeigt eine Pegelschiebeeinrichtung gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 18 zeigt eine Einzelheit eines ersten Ausführungsbei spiels eines Leseverstärkers für ein erstes Ausführungsbei spiel eines erfindungsgemäßen nichtflüchtigen ferroelektri schen Speichers;

Fig. 19 zeigt eine Einzelheit eines zweiten Ausführungsbei spiels eines Leseverstärkers für das erste Ausführungsbei spiel eines nichtflüchtigen ferroelektrischen Speichers ge mäß der Erfindung;

Fig. 20 zeigt ein Betriebszeitdiagramm für den Leseverstär ker in Fig. 18;

Fig. 21 zeigt ein Betriebszeitdiagramm für den Lesemodus des Leseverstärkers in Fig. 18;

Fig. 22 zeigt ein Betriebszeitdiagramm für den Schreibmodus des Leseverstärkers in Fig. 18;

Fig. 23a zeigt ein Betriebszeitdiagramm für den Leseverstär ker in Fig. 19;

Fig. 23b vergleicht im Leseverstärker der Fig. 19 verwendete Signale mit einem in der Pegelschiebeeinrichtung in Fig. 17b verwendeten Signal REFCON;

Fig. 24 zeigt ein Zellenarraysystem bei einem nichtflüchti gen ferroelektrischen Speicher gemäß einem zweiten bevorzug ten Ausführungsbeispiel der Erfindung;

Fig. 25 zeigt eine Einzelheit des Systems in Fig. 24, mit Konzentration auf ein Hauptzellenarray;

Fig. 26 zeigt eine Einzelheit des Blockdiagramms in Fig. 24, mit Konzentration auf eine erste Hauptbitleitungssteuerung und eine erste Bezugsbitleitungssteuerung; und

Fig. 27 zeigt eine Einzelheit des Blockdiagramms in Fig. 24, mit Konzentration auf eine zweite Hauptleitungssteuerung und eine zweite Bezugsbitleitungssteuerung.

Nun wird im Einzelnen auf bevorzugte Ausführungsbeispiele der Erfindung Bezug genommen, wie sie durch die beigefügten Zeichnungen veranschaulicht sind.

Gemäß Fig. 6 weist ein Zellenarray eines nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung Folgendes auf: Ein Haupt zellenarray 61; einen Wortleitungstreiber 63 auf einer Seite des Hauptzellenarrays 61; einen Plattenleitungstreiber 65 auf der anderen Seite des Hauptzellenarrays 61; eine Haupt bitleitungssteuerung 67 unter dem Hauptzellenarray 61 und eine Bezugsbitleitungssteuerung 68 auf der anderen Seite der Hauptbitleitungssteuerung 67. Das Hauptzellenarray 61 ver fügt über eine Anzahl von Zellenarrays.

Eine Wiederholung des Systems in Fig. 6 erzeugt ein System, wie es in Fig. 7 dargestellt ist.

Fig. 8 veranschaulicht ein Hauptzellenarraysystem gemäß der Erfindung im Einzelnen, das, wie bereits erläutert, über eine Anzahl von Zellenarrays (nachfolgend als "Unterzellen arrays" bezeichnet) verfügt. So beinhaltet das Hauptzellen array Unterzellenarrays 61_1, 61_2, 61_3, . . . 61_n, wobei keine zwei Unterzellen gleichzeitig aktiviert werden.

Fig. 9 zeigt eine Einzelheit des in Fig. 8 dargestellten Systems. Gemäß Fig. 9 sind mehrere globale Bitleitungen BLG_n, BLG_n+1, . . . über die Unterzellenarrays 61_1, 61_2, . . . hinweg vorhanden. Außerdem sind lokale Bitleitungen BLL1_n, BLL2_n, . . ., BLLn_n entsprechend den globalen Bit leitungen BLG_n, BLG_n+1, . . . in jedem der Unterzellenarrays 61_1, 61_2, . . . vorhanden. D. h., dass zwischen jeder lokalen Bitleitung und globalen Bitleitung Schalter (SW11, SW12, . . ., SW1n) (SW21, SW22, . . ., SW2n)(SW31, SW32, . . ., SW3n) vorhanden sind, um für eine elektrische Verbindung einer lokalen Bitleitung mit einer globalen Bitleitung zu sorgen.

Fig. 10 zeigt eine Einzelheit eines Unterzellenarrays. Gemäß dieser Fig. 10 sind Wortleitungspaare aus einer Wortleitung W/L und einer Plattenleitung P/L wiederholt vorhanden. Außerdem ist die Anzahl globaler Bitleitungen BLG_n, BLG_n+1, . . . rechtwinklig zu den Paaren von Wortleitungen W/L1, P/L1, . . ., W/Ln, P/Ln vorhanden. Mit jeder lokalen Bitleitung rechtwinklig zu den Paaren aus einer Wortleitung W/L und einer Plattenleitung P/L ist eine Einheitszelle C111, C112, . . ., C11n/C121, C122, . . . C12n/C1n1, C1n2, . . ., C1nn verbunden. Außerdem ist zwischen dem Ende der lokalen Bitleitung und einer relevanten globalen Bitleitung ein Schalter vorhanden, um den Datenwert aus einer Zelle zu übertragen, die unter mehreren mit der lokalen Bitleitung verbundenen Zelle ausgewählt wurde.

Nun wird der Prozess zum Auswählen einer Zelle im o. g. Un terzellenarray erläutert. Wie angegeben, beinhaltet das Hauptzellenarray eine Anzahl wiederholter Unterzellenarrays, wie es in Fig. 10 dargestellt ist. Es wird nur ein Unterzel lenarray der Anzahl von Unterzellenarrays aktiviert, genauer gesagt, wird nur ein Paar aus einer Wortleitung W/L und einer Plattenleitung P/L aktiviert. Wenn dies der Fall ist, liefert die mit der aktivierten Wortleitung W/L und der Plattenleitung P/L verbundene Einheitszelle über die rele vante lokale Bitleitung ihren Datenwert an die relevante globale Bitleitung. Die globale Bitleitung liefert den von der lokalen Bitleitung übertragenen Zellendatenwert über einen Schalter an die Bitleitungssteuerung (nicht darge stellt). Die Bitleitungssteuerung verfügt über mit den glo balen Bitleitungen jeweils verbundene Leseverstärker (nicht dargestellt), was es ermöglicht, nur einen Datenwert von einem Leseverstärker unter den mehreren Leseverstärkern durch die Datenleitung nach außen zu liefern.

Fig. 11 ist eine vergrößerte Ansicht des Teils A in Fig. 10, und es ist aus ihr erkennbar, dass eine Einheitszelle zwi schen der Wortleitung W/L, der Plattenleitung P/L und den lokalen Bitleitungen vorhanden ist und der Schalter zwischen das Ende der lokalen Bitleitung und die globale Bitleitung geschaltet ist. Die Einheitszelle verfügt über einen Tran sistor mit einem Gate, das mit der relevanten Wortleitung verbunden ist, und einen ferroelektrischen Kondensator, des sen einer Anschluss mit dem Drain (oder der Source) des Transistors verbunden ist und dessen anderer Anschluss mit der relevanten Plattenleitung verbunden ist.

Fig. 12 zeigt eine Einzelheit des Blockdiagramms in Fig. 16, mit Konzentration auf das Hauptzellenarray 61, die Hauptbit leitungssteuerung 67 und die Bezugsbitleitungssteuerung 69.

Gemäß Fig. 12 verfügt das Hauptzellenarray 61, wie bereits erläutert, über eine Anzahl von Unterzellenarrays 61_1, 61_2, . . . Die globalen Hauptbitleitungen BLG_n, BLG_n+1, . . . , die die Unterzellenarrays 61_1, 61_2, . . . schneiden, sind mit einer Hauptbitleitungssteuerung 67 verbunden, wo hingegen globale Bezugsbitleitungen BLRG_1, BLRG_2 mit der Bezugsbitleitungssteuerung 69 verbunden sind. Die Bezugsbit leitungssteuerung 69 verfügt über zwei globale Bezugsbitlei tungen BLRG_1 und BLRG_2. Wie es in der Zeichnung dargestellt ist, verfügt jedes Unterzellenarray über eine in ihr vorhan dene lokale Hauptbitleitung entsprechen der globalen Haupt bitleitung. Z. B. verfügt eine erste globale Hauptbitleitung BLG-n über mehrere lokale Hauptbitleitungen BLL1-n, BLL2-n, . . . Außerdem sind zwischen lokalen Hauptbitleitungen und globalen Hauptbitleitungen jeweils Schalter SW11, SW21, . . . vorhanden. Entsprechend den globalen Bezugsbitleitungen BLRG_1, BLRG_2 sind lokale Bezugsbitleitungen BLLR1_1, BLLR2_1, . . ./BLLR1_2, BLLR2_2, . . ./. . ./BLLR1_n, BLLR1_n vor handen. Außerdem sind zwischen den lokalen Bezugsbitleitun gen und den globalen Bezugsbitleitungen BLRG_1, BLRG_2 Schalter SWR11, SWR21/SWR12, SWR22/SWR1n, SWR2n, . . . vorhan den. Daher wird ein Unterzellenarray aus den Unterzellen arrays 61_1, 61_2, . . . ausgewählt, und die lokale Hauptbit leitung dieses ausgewählten Unterzellenarrays wird mit der globalen Hauptbitleitung verbunden, um dadurch einen Daten wert zur Hauptbitleitungssteuerung 67 zu übertragen. In ent sprechender Weise wird die lokale Bezugsbitleitung im Unter zellenarray mit der relevanten globalen Bezugsbitleitung verbunden, um dadurch einen Datenwert an die Bezugsbitlei tungssteuerung 69 zu übertragen.

Gemäß Fig. 13 sind die Hauptleseverstärker SA1, SA2, . . ., 67_1, 67_2, . . . jeweils mit den globalen Hauptbitleitungen BLG_n, BLG_n+1, . . . verbunden. Eine der zwei globalen Be zugsbitleitungen BLRG_1, BLRG_2 ist mit einem Bezugslesever stärker 69_1 verbunden, so dass eine Bezugsspannung CREF vom Bezugsleseverstärker 69_1 gemeinsam an die Hauptleseverstär ker 67_1, 67_2, gelegt wird. Zwischen benachbarten glo balen Hauptbitleitungen BLG_n und BLG_n+1 oder BLG_n+1 und BLG_n+2, . . . existiert eine BPC (Bitleitungs-Vorabladeschal tung) 68_1, 68_2, . . . Zwischen der letzten globalen Haupt bitleitung BLG_n+n und der mit dem Bezugsleseverstärker 69_1 verbundenen globalen Bezugsbitleitung BLRG_2 ist ebenfalls eine Bitleitungs-Vorabladeschaltung 70_1 vorhanden. Außerdem wird an die nicht mit dem Bezugsleseverstärker 69_1 verbun dene globale Bezugsbitleitung BLRG_1 eine konstante Spannung angelegt.

Gemäß Fig. 14 beinhaltet die Bitleitungs-Vorabladeschaltung eine Anzahl globaler Bitleitungen BLG_n, BLG_n+1, . . .; einen Bitleitungs-Ausgleichsschalter BQESW 71_1, 71_2, . . ., der zwischen benachbarten globalen Bitleitungen BLG_n, BLG_n+1, . . . vorhanden ist, und mehrere Bitleitungs-Vorabladeschalter (BPCSW) 72_1, 72_2, . . . zum Schalten eines Signals BEQLEV von einer Bitleitungsvorabladepegel-Liefereinrichtung (nicht dargestellt) an die globalen Bitleitungen BLG_n, BLG_n+1, . . . Die Bitleitungs-Ausgleichsschalter 71_1, 71_2, . . . oder die Bitleitungs-Vorabladeschalter 72_1, 72_2, . . . verfügen über einen NMOS-Transistor. Daher ist der Pegel des von der Bitleitungsvorabladepegel-Liefereinrichtung gelieferten Si gnals gleich groß wie oder etwas höher als die Schwellen spannung des NMOS-Transistors. Schließlich lädt das Signal von der Bitleitungsvorabladepegel-Liefereinrichtung eine re levante globale Bitleitung über die Bitleitungs-Vorablade schalter 72_1, 72_2, . . . vorab auf einen Pegel. Die auf ein Schaltersteuerungssignal hin eingeschalteten Bitleitungs- Ausgleichsschalter 71_1, 71_2, . . . gleichen die zwei Pegel zweier benachbarter globaler Bitleitungen auf denselben Wert aus.

Gemäß Fig. 15a beinhaltet die Bitleitungsvorabladepegel-Lie fereinrichtung einen ersten PMOS-Transistor MP1, dessen Source mit einer Spannungsquelle Vcc verbunden ist und der so ausgebildet ist, dass er auf ein Aktivierungssignal EQLEN zur Verwendung beim Aktivieren der Bitleitungsvorabladepe gel-Liefereinrichtung verwendet wird; einen zweiten PMOS- Transistor MP2, dessen Source mit dem Drain des ersten PMOS- Transistor MP1 verbunden ist und dessen Drain und Gate mit einander verbunden sind; einen ersten NMOS-Transistor MN1, der parallel zum Drain des ersten PMOS-Transistors MP1 zu sammen mit dem zweiten PMOS-Transistor MP2 verbunden ist und dessen Gate mit dem Gate des zweiten PMOS-Transistors MP2 verbunden ist; einen zweiten NMOS-Transistor MN2, der mit dem zweiten PMOS-Transistor MP2 in Reihe geschaltet ist und dessen Gate mit dem Drain des zweiten PMOS-Transistors MP2 verbunden ist, einen dritten NMOS-Transistor MN3, dessen Gate und Drain gemeinsam mit dem Drain des NMOS-Transistors MN1 verbunden sind und dessen Source mit dem Masseanschluss Vss verbunden ist; einen vierten NMOS-Transistor MN4, dessen Gate mit dem Drain des ersten NMOS-Transistors MN1 verbunden ist und der so ausgebildet ist, dass er durch die Drainspan nung gesteuert wird; einen fünften NMOS-Transistor MN5, der an einer Position entgegengesetzt zum vierten NMOS-Transis tor MN4 angeordnet ist und dessen Drain mit dem Drain des vierten NMOS-Transistors MN4 verbunden ist; einen sechsten NMOS-Transistor MN6, dessen Drain mit dem gemeinsamen Drain des vierten und fünften NMOS-Transistors MN4 und MN5 verbun den ist und dessen Source mit dem Masseanschluss verbunden ist; einen vierten PMOS-Transistor MP4, der zwischen die Source des vierten NMOS-Transistors MN4 und den Drain des ersten PMOS-Transistors MP1 geschaltet ist; einen fünften PMOS-Transistor MP5, der zwischen die Source des fünften NMOS-Transistors MN5 und den Drain des ersten PMOS-Transis tors MP1 geschaltet ist; einen dritten PMOS-Transistor MP3, der parallel in Bezug zum Drain des ersten PMOS-Transistors MP1 zusammen mit dem ersten NMOS-Transistor MN1 geschaltet ist und dessen Drain und Gate miteinander verbunden sind; einen siebten NMOS-Transistor MN7, der an einer Position entgegengesetzt zum dritten PMOS-Transistor MP3 angeordnet ist und dessen Gate mit dem Gate des dritten PMOS-Transis tors MP3 verbunden ist; einen achten NMOS-Transistor MN8, dessen Gate mit dem Drain des siebten NMOS-Transistors MN7 verbunden ist und dessen Source mit dem Drain des dritten PMOS-Transistors MP3 verbunden ist; einen neunten NMOS-Tran sistor MN9, der auf die Drainspannung des vierten PMOS-Tran sistors MP4 hin gesteuert wird und der mit dem siebten NMOS- Transistor MP7 in Reihe geschaltet ist; und einen Bipolar transistor PNP1, dessen Emitter mit dem Drain des neunten NMOS-Transistors MN9 verbunden ist und dessen Kollektor und Basis gemeinsam mit dem Masseanschluss verbunden sind. Der fünfte NMOS-Transistor MN5 wird durch Vorabladebitleitungen auf eine Bitleitungs-Vorabladespannung gesteuert.

Nun wird der Betrieb der o. g. Bitleitungsvorabladepegel-Lie fereinrichtung im Einzelnen erläutert.

Gemäß Fig. 15a wird, wenn das Aktivierungssignal zum Akti vieren der Bitleitungsvorabladepegel-Liefereinrichtung bei normalem Betrieb auf niedrig übergeht, der erste PMOS-Tran sistor MP1 aktiviert, um das Potenzial an einem Knoten N1 auf den hohen Wert anzuheben. Wenn die Spannung auf der Drainseite des zweiten NMOS-Transistors MN2, d. h. an einem Knoten N2, niedrig ist, wird der zweite PMOS-Transistor MP2 eingeschaltet, um auch den Pegel am Knoten N2 anzuheben. Daher wird das Gate mit dem Knoten N2 verbunden und der ers te NMOS-Transistor MN1 wird eingeschaltet, um den Pegel an einem Knoten N3 anzuheben. Wenn der Pegel am Knoten N3 ein mal über die Schwellenspannung des dritten NMOS-Transistors MN3 angehoben ist, schaltet dieser ein, um einen Strom zum Masseanschluss abzuleiten, wodurch der Pegel am Knoten N3 auf die Schwellenspannung fixiert wird. Außerdem fällt, wenn der Pegel am Knoten 143 den zweiten NMOS-Transistor MN2 ein schaltet, der Pegel am Knoten N2 langsam. Wenn der Pegel am Knoten N2 einmal gefallen ist, nimmt der Einschaltwiderstand des ersteh NMOS-Transistors MN1 zu, was schließlich den dem Knoten N3 zugeführten. Strom senkt. Schließlich kann am Kno ten N3 eine Spannung vom Pegel einer Schwellenspannung unter Verwendung des ersten NMOS-Transistors MN1 und des zweiten PMOS-Transistors MP2 und einer Rückkopplungsschleife aus dem zweiten NMOS-Transistor MN2 und dem dritten NMOS-Transistor MN3 erhalten werden. Indessen wird, wenn sich ein Knoten N7 auf anfänglich niedrigem Pegel befindet, der dritte PMOS- Transistor MP3 eingeschaltet, um den Pegel am Knoten N7 an zuheben. Wenn der Pegel am Knoten N7 über die Schwellenspan nung des siebten NMOS-Transistors MN7 angehoben ist, wird dieser eingeschaltet, wodurch der Strom über den mit einem Knoten N8 verbundenen Bipolartransistor PNP1 nach Masse ent laden wird. Der Bipolartransistor PNP1 ist vom pnp-Typ. Schließlich wird der Pegel am Ausgangsanschluss der Bitlei tungsvorabladepegel-Liefereinrichtung auf den Pegel der Schwellenspannung fixiert, der mit dem Pegel am Knoten N3 identisch ist. Der Bipolartransistor PNP1, dessen Kollektor und Basis gemeinsam mit dem Masseanschluss verbunden sind und dessen Emitter mit dem Knoten N8 verbunden ist, dient als pn-Diode. Außerdem schaltet der auf einem Schwellenpegel gehaltene Ausgangsanschluss der Bitleitungsvorabladepegel- Liefereinrichtung den achten NMOS-Transistor MN8 ein, um die Spannung am Knoten N7 abzusenken. Wenn die Spannung am Kno ten N7 fällt, verringert sich, bei erhöhtem Einschaltwider stand des siebten NMOS-Transistors MN7, der Strom, der an den Ausgangsanschluss der Bitleitungsvorabladepegel-Liefer einrichtung geliefert wird. Schließlich kann eine Spannung vom Pegel der Schwellenspannung unter Verwendung einer Rück kopplungsschleife aus dem Bipolartransistor PNP1, ein schließlich dem siebten, achten, neunten NMOS-Transistor MN7, MN8 und MN9 sowie dem dritten PMOS-Transistor MP3, und einer pn-Diode geliefert werden. Da der vierte bis sechste NMOS-Transistor MN4 bis MN6 und der vierte und fünfte PMOS- Transistor MP4 und MP5 einen Verstärker bilden, wird das Ausgangssignal am Knoten N4 entsprechend den Eingangssigna len am vierten und fünften NMOS-Transistor MN4 und MN5 ver stärkt.

Für die obige Bitleitungsvorabladepegel-Liefereinrichtung gemäß der Erfindung wird nun erläutert, wie die Spannung am Knoten N3 mit einer Spannung an einem Ausgangsanschluss (Ausgangsanschluss der Bitleitungsvorabladepegel-Lieferein richtung) ausgeglichen wird.

Die Spannung am Knoten N3 wird an das Gate des vierten NMOS- Transistors MN4 geliefert, und die Spannung am Ausgangsan schluss wird an das Gate des fünften NMOS-Transistors MN5 geliefert. Wenn die Spannung am Knoten N3 höher als die Spannung am Ausgangsanschluss ist, fällt die Spannung am Knoten N4 und die Spannung am Knoten N5 wird angehoben. Die verringerte Spannung am Knoten N4 wird an den neunten NMOS- Transistor MN9 rückgekoppelt, was den Einschaltwiderstand desselben erhöht, was zu verringerter Stromentladung an den Ausgangsanschluss führt, wodurch schließlich der Pegel am Ausgangsanschluss ansteigt. Wenn die Spannung am Knoten N3 niedriger als die Spannung am Ausgangsanschluss ist, fällt die Spannung am Knoten N5 und diejenige am Knoten N4 nimmt zu. Die erhöhte Spannung am Knoten N4 wird an den neunten NMOS-Transistor MN9 rückgekoppelt, wodurch der Einschaltwi derstand desselben fällt, so dass der über den Ausgangsan schluss abgegebene Strom zunimmt, wodurch schließlich der Pegel am Ausgangsanschluss fällt. Um ein übermäßiges Abfal len des Pegels am Ausgangsanschluss zu verhindern, ist zwi schen dem Knoten N8 und dem Masseanschluss der als pn-Diode arbeitende Bipolartransistor PNP1 vorhanden, um die pn-Diode bei einer Spannung unter ihrer Schwellenspannung auszuschal ten, um eine Entladung jedes weiteren Stroms zu verhindern.

Gemäß Fig. 15b beinhaltet die Bitleitungsvorabladepegel-Lie fereinrichtung gemäß dem zweiten bevorzugten Ausführungsbei spiel der Erfindung Folgendes: Einen ersten PMOS-Transistor MP1, dessen Source mit der Spannungsquelle Vcc verbunden ist und der so ausgebildet ist, dass er durch ein Aktivierungs signal BQLEN zum Aktivieren der Bitleitungsvorabladepegel- Liefereinrichtung gesteuert wird; einen zweiten PMOS-Tran sistor MP2 und einen dritten PMOS-Transistor MP3, deren Source jeweils mit dem Drain des ersten PMOS-Transistors MP1 verbunden ist und deren Gates miteinander verbunden sind; einen ersten NMOS-Transistor MN1, der durch die Drainspan nung des dritten PMOS-Transistors MP3 gesteuert wird, um selektiv die Massespannung zu liefern; einen zweiten NMOS- Transistor MN2, der zwischen den zweiten PMOS-Transistor MP2 und den ersten NMOS-Transistor MN1 geschaltet ist und so ausgebildet ist, dass er durch eine externe Bezugsspannung REF_N gesteuert wird; einen dritten NMOS-Transistor MN3, der zwischen den dritten PMOS-Transistor MP3 und den ersten NMOS-Transistor MN1 geschaltet ist und so ausgebildet ist, dass er durch die Spannung am Ausgangsanschluss (Knoten 1) gesteuert wird; einen vierten PMOS-Transistor MP4 und einen fünften PMOS-Transistor MP5, deren Gate jeweils mit dem Drain des ersten PMOS-Transistors MP1 verbunden ist und de ren Gates miteinander verbunden sind; einen vierten NMOS- Transistor MN4, der so ausgebildet ist, dass er durch die Gatespannungen des vierten PMOS-Transistors MP4 und des fünften PMOS-Transistors MP5 gesteuert wird, um selektiv die Massespannung zu liefern; einen fünften NMOS-Transistor MN5, dessen Source mit dem Drain des ersten PMOS-Transistors MP1 verbunden ist und der so ausgebildet ist, dass er durch die Drainspannung des fünften PMOS-Transistors MP5 gesteuert wird; einen sechsten NMOS-Transistor MN6, der zwischen das Gate und den Drain des fünften NMOS-Transistors MN5 geschal tet ist und so ausgebildet ist, dass er durch die Drainspan nung des zweiten NMOS-Transistors MN2 gesteuert wird; einen siebten NMOS-Transistor MN7, der so ausgebildet ist, dass er durch die Drainspannung des dritten PMOS-Transistors MP3 gesteuert wird, und der zwischen den vierten PMOS-Transistor MP4 und den vierten NMOS-Transistor MN4 geschaltet ist; ei nen achten NMOS-Transistor MN8, der so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS-Transistors MN2 gesteuert wird, und der zwischen den fünften PMOS-Transistor MP5 und den vierten NMOS-Transistor MN4 geschaltet ist; ei nen neunten NMOS-Transistor MN9, der so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS-Transistors MN2 gesteuert wird, und dessen Drain mit dem Ausgangsan schluss (Knoten 1) verbunden ist; und einen zehnten NMOS- Transistor MN10, der zwischen die Source des neunten NMOS- Transistors MN9 und den Masseanschluss Vss geschaltet ist und dessen Gate und Drain miteinander verbunden sind. Beim dritten und vierten PMOS-Transistor MP3 und MP4 sind jeweils der Drain und das Gate miteinander verbunden.

Die o. g. Bitleitungsvorabladepegel-Liefereinrichtung gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung vergleicht eine externe Bezugsspannung und die Spannung am Ausgangsanschluss (Knoten 1), und sie sorgt dafür, dass der Pegel am Ausgangsanschluss dauernd konstant ist. Der Pegel am Ausgangsanschluss, der leicht variieren kann, da der Aus gangsanschluss mit der Bitleitung verbunden ist, wird da durch stabilisiert, dass die erfindungsgemäße Bitleitungs vorabladepegel-Liefereinrichtung vorhanden ist, um dadurch eine externe Bezugsspannung von festem Pegel an den Aus gangsanschluss zu liefern.

Das System gemäß Fig. 15c ist dem des zweiten Ausführungs beispiels mit der Ausnahme ähnlich, dass das folgende weite re System zu weiterer Stabilisierung des Pegels am Aus gangsanschluss hinzugefügt ist. Wie es in Fig. 15c darge stellt ist, sind die folgenden Transistoren hinzugefügt: Ein sechster PMOS-Transistor MP6, der zwischen die Spannungs quelle Vcc und den ersten PMOS-Transistor MP1 geschaltet ist und so ausgebildet ist, dass er durch ein Aktivierungssignal BQLEN zum Aktivieren der Bitleitungsvorabladepegel-Liefer einrichtung gesteuert wird; und ein siebter PMOS-Transistor MP7 und ein elfter NMOS-Transistor MN11, die in Reihe zwi schen den sechsten PMOS-Transistor MP6 und den Massean schluss Vss geschaltet sind. Der Drain und das Gate des siebten PMOS-Transistors MP7 sind miteinander verbunden, und das Gate und der Drain des elften NMOS-Transistors MN11 sind gemeinsam mit dem Gate des zweiten NMOS-Transistors MN2 ver bunden. Beim dritten Ausführungsbeispiel einer erfindungsge mäßen Bitleitungsvorabladepegel-Liefereinrichtung wird, da die Drainspannung am ersten PMOS-Transistor MP1 abhängig vom Pegel am Ausgangsanschluss variiert, die Versorgungsspannung Vcc an einer Stelle angelegt, an der sie den Ausgangsan schluss (Knoten 1) nicht beeinflusst, um vorab eine Schwan kung der Drainspannung zu vermeiden. Demgemäß kann am Aus gangsanschluss ein stabilerer Vorabladepegel geliefert wer den.

Gemäß Fig. 16a beinhaltet ein Bezugsleseverstärker in der Bezugsbitleitungssteuerung gemäß der Erfindung Folgendes:

Eine Pegelschiebeeinrichtung 80 zum Empfangen des Signals von der globalen Bezugsbitleitung BLRG_2 und zum Verschie ben des Pegels des Signals und zum Liefern einer Bezugsspan nung CREF an einen Hauptleseverstärker 67_1, 67_2, . . .; und eine Pulldownsteuerung 80a zum Empfangen des Signals von der globalen Bezugsbitleitung BLRG_2 zum Herunterziehen des Po tenzials der Bezugsbitleitung. Indessen sind nur, abweichend von einem Verfahren, bei dem eine Pegelschiebeeinrichtung 80 dazu verwendet wird, einen Pegel zu verschieben, um eine Bezugsspannung an den Hauptleseverstärker zu liefern, wie es in Fig. 16a dargestellt ist, eine Pulldown- und Pullupsteue rung 81a anstelle der Pegelschiebeeinrichtung vorhanden, um ein Signal auf der globalen Bezugsbitleitung als Bezugsspan nung CREF zu verwenden, wie es in Fig. 16b dargestellt ist. Wie es in Fig. 16b dargestellt ist, ist ein Fall ohne die Pegelschiebeeinrichtung ein solcher, bei dem ein Umfang un ter einigen wenigen hundert Bits erforderlich ist, wie bei einer IC-Karte, die keinen großen Speicherumfang benötigt, in welchem Fall eine angemessene Bezugsspannung nur unter Verwendung eines hohen Signals geliefert werden kann, da nicht so viele Leseverstärker vorhanden sind. Wenn jedoch viele Leseverstärker vorhanden sind, wird, wie es in Fig. 16a dargestellt ist, eine Pegelschiebeeinrichtung verwendet, um die Bezugsspannung aus einem niedrigen Signal zu liefern.

Nun wird die in Fig. 16a dargestellte Pegelschiebeeinrich tung anhand der Fig. 17a im Einzelnen erläutert.

Gemäß Fig. 17a beinhaltet die Pegelschiebeeinrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung Folgendes: Einen ersten PMOS-Transistor MP1, der so ausge bildet ist, dass er durch ein Aktivierungssignal LSEN zum Aktivieren der Pegelschiebeeinrichtung aktiviert wird, und dessen Source mit der Spannungsquelle Vcc verbunden ist; einen zweiten PMOS-Transistor MP2 und einen dritten PMOS- Transistor MP3, die mit dem Drain des ersten PMOS-Transis tors MP1 verbunden sind; einen ersten NMOS-Transistor MN1, der mit dem zweiten PMOS-Transistor MP2 verbunden ist und so ausgebildet ist, dass er durch die globale Bezugsbitleitung gesteuert wird; einen zweiten NMOS-Transistor MN2, der zwi schen dem ersten NMOS-Transistor MN1 und dem dritten PMOS- Transistor MP3 vorhanden ist; einen vierten PMOS-Transistor MP4, der zwischen dem ersten PMOS-Transistor MP1 und dem zweiten NMOS-Transistor MN2 parallel zum dritten PMOS-Tran sistor MP3 angeordnet ist; einen vierten NMOS-Transistor MN4, dessen Source mit dem ersten PMOS-Transistor MP1 ver bunden ist und der so ausgebildet ist, dass er durch ein Si gnal vom dritten PMOS-Transistor MP3 gesteuert wird; einen fünften NMOS-Transistor MN5, der zwischen dem Masseanschluss und dem vierten NMOS-Transistor MN4 angeordnet ist; einen fünften PMOS-Transistor MP5, der zwischen dem ersten PMOS- Transistor MP1 und dem Ausgangsanschluss CREF angeordnet ist; einen sechsten NMOS-Transistor MN6, der so ausgebildet ist, dass er durch das Signal auf der globalen Bitleitung gesteuert wird; einen sechsten PMOS-Transistor MP6, der zwi schen dem sechsten NMOS-Transistor MN6 und dem ersten PMOS- Transistor MP1 angeordnet ist; einen siebten PMOS-Transistor MP7, dessen Gate mit dem Gate des sechsten PMOS-Transistors MP6 verbunden ist und dessen Source mit dem Drain des ersten PMOS-Transistors MP1 verbunden ist; einen siebten NMOS-Tran sistor MN7, der zwischen dem sechsten NMOS-Transistor MN6 und dem siebten PMOS-Transistor MP7 angeordnet ist; und einen achten NMOS-Transistor MN8, der zwischen den Massean schluss Vss und den siebten NMOS-Transistor MN7 parallel zum sechsten NMOS-Transistor MN6 geschaltet ist.

Nun wird die Funktion der o. g. Pegelschiebeeinrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung er läutert.

Das dem Gate des ersten PMOS-Transistors MP1 zugeführte Si gnal LSEn ist ein Signal zum Aktivieren der Pegelschiebeein richtung. D. h., dass dann, wenn das Aktivierungssignal LSEN auf niedrig übergeht, die Pegelschiebeeinrichtung in Betrieb gesetzt wird, um das Signal CREF zu liefern. Wenn es vorge sehen ist, den Chip zu deaktivieren, wird das Signal LSEN auf hoch überführt, um den Strom zu unterbrechen. Wenn das Signal LSEN auf niedrig übergeht, wird der erste PMOS-Tran sistor MP1 aktiviert, wodurch der Knoten N1 auf den hohen Pegel übergeht. Wenn sich der Knoten N3 im Anfangszustand auf dem niedrigen Potenzial befindet, wird der vierte PMOS- Transistor MP4 eingeschaltet, um den Pegel am Knoten N3 an zuheben. Dementsprechend wird der vierte NMOS-Transistor MN4 eingeschaltet, um den Pegel am Ausgangsanschluss CREF auf die Spannung an der globalen Bezugsbitleitung BLRG_2 oder auf einen höheren Wert anzuheben. Da der erste bis dritte NMOS-Transistor MN1 bis MN3 und der zweite und dritte PMOS- Transistor MP2 und MP3 einen Verstärker bilden, wird das Ausgangssignal am Knoten N3 entsprechend dem Eingangssignal am ersten NMOS-Transistor MN1 und am zweiten NMOS-Transistor MN2 verstärkt. Auch wird, da der sechste bis achte NMOS- Transistor MN6 bis MN8 sowie der sechste und siebte PMOS- Transistor MP6 und MP7 einen Verstärker bilden, das Aus gangssignal am Knoten N5 entsprechend einem Eingangssignal am sechsten NMOS-Transistor MN6 und am siebten NMOS-Transis tor MN7 verstärkt. Wenn in diesem Fall die Größe sowohl des ersten als auch des fünften NMOS-Transistors MN1 und MN5 so gewählt ist, dass sie größer als diejenige sowohl des zwei ten als auch siebten NMOS-Transistors MN2 und MN7 ist, kann die Spannung am Ausgangsanschluss CREF entsprechend der Größendifferenz der Bauteile höher als die Spannung auf der globalen Bitleitung gemacht werden. Im Gegensatz hierzu kann, wenn die Größe sowohl des ersten als auch des sechsten NMOS-Transistors MN1 und MN6 kleiner als diejenige des zwei ten und siebten NMOS-Transistors MN2 und MN7 ist, die Span nung am Ausgangsanschluss CREF proportional zur Bauteilgröße niedriger als die Spannung auf der globalen Bitleitung ge macht werden. Außerdem kann, wenn der erste und zweite NMOS- Transistor MN1 und MN2 dieselbe Größe wie der zweite und siebte NMOS-Transistor MN2 und MN7 aufweisen, die Spannung am Ausgangsanschluss CREF identisch mit der Spannung auf der globalen Bitleitung gemacht werden.

Nun wird die Funktion der Pegelschiebeeinrichtung für den Fall erläutert, dass der erste und sechste NMOS-Transistor MN1 und MN6 dieselbe Größe wie der zweite und siebte NMOS- Transistor MN2 und MN7 aufweisen.

Als erstes nimmt, wenn die Spannung auf der globalen Bitlei tung höher als die Spannung am Ausgangsanschluss CREF ist, die Spannung am Knoten N2 ab, und die Spannung am Knoten N3 nimmt zu, was durch den ersten und zweiten NMOS-Transistor MN1 und MN2 erfolgt. Die angehobene Spannung am Knoten N3 wird an den vierten NMOS-Transistor MN4 rückgekoppelt, um die Einschaltspannung desselben zu senken, was zu erhöhtem Strom zum Ausgangsanschluss CREF und damit zu erhöhter Span nung an diesem führt. Dann fällt die Spannung am Knoten N5 und die Spannung am Knoten N6 nimmt zu, was durch den sechs ten und siebten NMOS-Transistor MN6 und MN7 erfolgt. Die ge senkte Spannung am Knoten N5 wird an den fünften NMOS-Tran sistor MN5 und den fünften PMOS-Transistor MP5 rückgekop pelt, um den Einschaltwiderstand des fünften NMOS-Transis tors MN5 zu senken, wodurch der Strom zum Ausgangsanschluss ansteigt und die Spannung an diesem zunimmt. So beschleuni gen der vierte NMOS-Transistor MN4 und der fünfte PMOS-Tran sistor MP5 das Anheben der Spannungen. Wenn die Spannung auf der globalen Bitleitung niedriger als die Spannung am Aus gangsanschluss CREF ist, heben der erste NMOS-Transistor MN1 und der zweite NMOS-Transistor MN2 die Spannung am Knoten N2 an, und sie senken diejenige am Knoten N3. Die gesenkte Spannung am Knoten N5 wird an den vierten NMOS-Transistor MN4 rückgekoppelt, um den Einschaltwiderstand desselben zu erhöhen, wodurch der Strom zum Ausgangsanschluss CREF ab nimmt, was die Spannung am Ausgangsanschluss senkt. Dann he ben der sechste NMOS-Transistor MN6 und der siebte NMOS- Transistor MN7 die Spannung am Knoten N5 an, und sie senken diejenige am Knoten NE. Die angehobene Spannung am Knoten N5 wird an den fünften NMOS-Transistor MN5 und den fünften PMOS-Transistor MP5 rückgekoppelt, um den Einschaltwider stand des fünften NMOS-Transistors zu senken und den Ein schaltwiderstand des fünften PMOS-Transistors MP5 zu senken. Demgemäß nimmt schließlich der Strom zum Ausgangsanschluss CREF ab, wodurch die Spannung an diesem fällt, wobei der Spannungsabfall am fünften NMOS-Transistor MN5 beschleunigt ist.

Gemäß Fig. 16b weist eine Pegelschiebeeinrichtung gemäß ei nem zweiten bevorzugten Ausführungsbeispiel der Erfindung Folgendes auf: Einen ersten PMOS-Transistor MP1, der so aus gebildet ist, dass er durch ein Aktivierungssignal LSEN zum Aktivieren der Pegelschiebeeinrichtung aktiviert wird, und dessen Source mit der Spannungsquelle Vcc verbunden ist; einen zweiten PMOS-Transistor MP2 und einen dritten PMOS- Transistor MP3, die mit dem Drain des ersten PMOS-Transis tors MP1 verbunden sind; einen ersten NMOS-Transistor MN1, der mit dem zweiten PMOS-Transistor MP2 verbunden ist und so ausgebildet ist, dass er durch ein Signal BLRG_2 auf der globalen Bezugsbitleitung gesteuert wird; einen zweiten NMOS-Transistor MN2, der zwischen den ersten NMOS-Transistor MN1 und den dritten PMOS-Transistor MP3 geschaltet ist und dessen Source mit dem Drain des ersten NMOS-Transistors MN1 verbunden ist; einen dritten NMOS-Transistor MN3, der zwi schen die Source des ersten und zweiten NMOS-Transistors und den Masseanschluss Vss geschaltet ist und so ausgebildet ist, dass er durch die Drainspannung des zweiten PMOS-Tran sistors MP2 gesteuert wird; einen vierten PMOS-Transistor MP4 und einen fünften PMOS-Transistor MP5, deren Source je weils mit dem Drain des ersten PMOS-Transistors MP1 verbun den ist und deren Gates miteinander verbunden sind; einen vierten NMOS-Transistor MN4, der so ausgebildet ist, dass er durch das Signal auf der globalen Bezugsbitleitung BLRG_2 gesteuert wird und dessen Drain mit dem Drain des vierten PMOS-Transistors MP4 verbunden ist; einen fünften NMOS-Tran sistor MN5, der so ausgebildet ist, dass er durch die Span nung am Ausgangsanschluss (Knoten 1) gesteuert wird, und dessen Drain mit dem Drain des fünften PMOS-Transistors MP5 verbunden ist und dessen Source mit der Source des vierten NMOS-Transistors MN4 verbunden ist; einen sechsten NMOS- Transistor MN6, der so ausgebildet ist, dass er durch die Drainspannung des fünften NMOS-Transistors MN5 gesteuert wird und der zwischen die Sources des vierten und fünften NMOS-Transistor MN4 und MN5 und den Masseanschluss Vss ge schaltet ist; einen sechsten PMOS-Transistor MP6, der so ausgebildet ist, dass er durch ein externes Bezugsspannungs- Steuerungssignal REFCON gesteuert wird und dessen Source mit dem Drain des ersten PMOS-Transistors MP1 verbunden ist; einen siebten NMOS-Transistor MN7, der so ausgebildet ist, dass er durch die Drainspannung des dritten PMOS-Transistor MP3 gesteuert wird und dessen Source mit dem Drain des sechsten PMOS-Transistors MP6 verbunden ist; einen achten NMOS-Transistor MN8, der so ausgebildet ist, dass er durch die Drainspannung des vierten NMOS-Transistors MN4 gesteuert wird, und der zwischen den Drain des dritten PMOS-Transis tors MP3 und dem Drain des siebten NMOS-Transistors MN7 ge schaltet ist; einen neunten NMOS-Transistor MN9 und einen zehnten NMOS-Transistor MN10, die so ausgebildet sind, dass sie durch das Bezugsspannungs-Steuerungssignal REFCON ge steuert werden und die in Reihe zwischen den siebten NMOS- Transistor MN7 und den Masseanschluss Vss geschaltet sind; und einen siebten PMOS-Transistor MP7, der so ausgebildet ist, dass er durch die Drainspannung des vierten NMOS-Tran sistors MN4 gesteuert wird, und dessen Source mit dem Drain des ersten PMOS-Transistors MP1 verbunden ist und dessen Drain mit dem Ausgangsanschluss (Knoten 1) verbunden ist.

Fig. 18 zeigt eine Einzelheit eines ersten Ausführungsbei spiels eines Leseverstärkers für ein erstes Ausführungsbei spiel eines erfindungsgemäßen nichtflüchtigen ferroelektri schen Speichers. Da das in Fig. 7 dargestellte System eine Wiederholung des in Fig. 6 dargestellten Systems ist, ist die Hauptbitleitungssteuerung 67 zwischen zwei Hauptzellen arrays 61 angeordnet. Daher ist der Leseverstärker in der Hauptbitleitungssteuerung 67 vorzugsweise so ausgebildet, dass er Daten der beiden Hauptzellenarrays 61 über und unter sich erfasst. D. h., dass dafür gesorgt ist, dass das System des oberen Hauptzellenarrays und des unteren Hauptzellen arrays eine Bitleitungssteuerung gemeinsam nutzt. In der Zeichnung bezeichnet BLGT eine mit dem oberen Zellenarray verbundene globale Hauptbitleitung, und BLGB bezeichnet eine mit dem unteren Zellenarray verbundene globale Hauptbitlei tung. Außerdem bezeichnet CREF eine mit der oberen Bezugs zelle verbundene globale Bezugsbitleitung, und CREFB be zeichnet eine mit der unteren Bezugszelle verbundene globale Bezugsbitleitung. Der Leseverstärker des ersten Ausführungs beispiels für ein erstes Ausführungsbeispiel eines erfin dungsgemäßen nichtflüchtigen ferroelektrischen Speichers weist Folgendes auf: Einen ersten NMOS-Transistor MN1, des sen Source mit BLGT und BLGB verbunden ist; einen zweiten NMOS-Transistor MN2, dessen Source mit CREF und CREFB ver bunden ist, und mit einem Gate, das mit dem Gate des ersten NMOS-Transistors MN1 verbunden ist; einen dritten NMOS-Tran sistor MN3 zum Verstärken des Signals BLGT oder BLGB, das über den ersten NMOS-Transistor MN1 empfangen wird; einen vierten NMOS-Transistor MN4 zum Verstärken des Signals CREF oder CREFB, das über den zweiten NMOS-Transistor MN2 empfan gen wird; einen ersten PMOS-Transistor MP1 und einen zweiten PMOS-Transistor MP2, deren Source jeweils mit einem Span nungsanschluss Vcc verbunden ist und deren Drain mit dem Ausgangsanschluss des ersten NMOS-Transistors MN1 bzw. dem Ausgangsanschluss des zweiten NMOS-Transistors MN2 verbunden ist (der Drain des ersten PMOS-Transistors ist mit dem Gate des zweiten PMOS-Transistors verbunden, und der Drain des zweiten PMOS-Transistors ist mit dem Gate des ersten PMOS- Transistors verbunden); und einen dritten PMOS-Transistor MP3 zum Ausgleichen des Pegels am Ausgangsanschluss des ers ten NMOS-Transistors MN1 und des Pegels am Ausgangsanschluss des zweiten NMOS-Transistors MN2 auf ein Leseverstärker-Aus gleichssignal SAEQ hin. Zwischen der Source des ersten NMOS- Transistors MN1 und BLGT ist ein fünfter NMOS-Transistor MN5 angeordnet, und ein sechster NMOS-Transistor MN6 ist zwi schen der Source des ersten NMOS-Transistors MN1 und BLGB angeordnet. Außerdem ist ein siebter NMOS-Transistor MN7 zwischen der Source des zweiten NMOS-Transistors MN2 und CREF angeordnet, und ein achter NMOS-Transistor MN8 ist zwi schen der Source des zweiten NMOS-Transistors MN2 und CREFB angeordnet. Ein neunter NMOS-Transistor MN9 dient zum selek tiven Schalten der Ausgangsanschlüsse eines Datenbusses und des Leseverstärkers auf ein Spaltenauswählsignal COLSEL hin, und ein zehnter NMOS-Transistor MN10 dient zum Schalten der Ausgangsanschlüsse eines Inversdatenbusses und des Lesever stärkers. Der fünfte NMOS-Transistor MN5 schaltet zwischen dem Leseverstärker und BLGT um, und der sechste NMOS-Tran sistor MN6 schaltet zwischen dem Leseverstärker und BLGB um. Der siebte NMOS-Transistor MN7 schaltet zwischen dem Lese verstärker und CREF um, und der achte NMOS-Transistor MN8 schaltet zwischen dem Leseverstärker und CREFB um.

Nun wird der Betrieb des ersten Ausführungsbeispiels eines erfindungsgemäßen Leseverstärkers erläutert. Diese Erläute rung beruht auf dem Fall, dass als Beispiel ein im oberen Hauptzellenarray gespeicherter Datenwert erfasst wird.

D. h., dass dann, wenn, wozu auf Fig. 18 Bezug genommen wird, der fünfte und siebte NMOS-Transistor MN5 und MN7 durch ein Aktivierungssignal BSEL zum Aktivieren des fünften NMOS- Transistors MN5 und ein Aktivierungssignal RSEL zum Aktivie ren des siebten NMOS-Transistors MN7 aktiviert werden, der sechste und der achte NMOS-Transistor MN6 und MN8 deakti viert werden. Im Gegensatz hierzu sind der fünfte und siebte NMOS-Transistor MN5 und MN7 deaktiviert, wenn der sechste und achte NMOS-Transistor MN6 und MN8 aktiviert sind. Der Leseverstärker wird auf ein Spaltenauswählsignal COLSEL wäh rend einer anfänglichen Verstärkungsperiode hin deaktiviert, wobei die Verbindung zwischen einem externen Datenbus und einem Knoten im Inneren des Leseverstärkers unterbrochen wird. In diesem Fall werden, um den Leseverstärker zu akti vieren, ein Knoten SN3 und ein Knoten SN4 auf ein Lesever stärker-Ausgleichssignal SAEQ hin ausgeglichen. Im Anfangs stadium werden der erste NMOS-Transistor MN1 und der zweite NMOS-Transistor MN2 deaktiviert gehalten. Dann wird, wenn der Knoten SN3 und der Knoten SN4 einmal ausgeglichen sind, der Datenwert in der Hauptzelle an die obere globale Bitlei tung BLGT und von dort über den fünften NMOS-Transistor MN5 an den Knoten SN1 übertragen. Die Bezugsspannung wird an CREF und von dort über den siebten NMOS-Transistor MN7 an den Knoten SN2 übertragen. Wenn der Datenwert in der Haupt zelle und die Bezugsspannung jeweils korrekt an die Knoten SN1 bzw. SN2 übertragen wurden, geht die Bezugsspannung des Leseverstärkers auf die Massespannung über. Dies bewirkt eine Spannungsdifferenz zwischen dem mit dem Gate des drit ten NMOS-Transistors MN3 verbundenen Knoten SN2 und dem Gate des vierten NMOS-Transistors MN4, gemeinsam mit einer Diffe renz der Ströme zum dritten NMOS-Transistor MN3 und zum vierten NMOS-Transistor MN4, und die Spannungen werden in diesem Zustand verstärkt, wobei sich eine verstärkte Span nung ergibt, die einer Differenz zwischen dem Spannungen am Knoten SN3 und am Knoten SN4 entspricht. Die am Knoten SN3 und am Knoten SN4 induzierten Spannungen werden vom ersten PMOS-Transistor MP1 bzw. vom zweiten PMOS-Transistor MP2 er neut verstärkt. Nachdem die Spannungen am ersten und zweiten PMOS-Transistor MP1 und MP2 geeignet verstärkt wurden, deak tivieren die Spannungen den fünften bzw. siebten NMOS-Tran sistor MN5 und MN7. Außerdem aktivieren die Spannungen den ersten und zweiten NMOS-Transistor MN1 und MN2, um die ver stärkten Spannungen an den Knoten SN3 und SN4 erneut an die Knoten SN1 und SN2 zurückzuliefern, um die Verstärkung auf rechtzuerhalten. Bei Abschluss der Rückkopplungsschleife werden der neunte und zehnte NMOS-Transistor MN9 und MN10 aktiviert, um einen Datenaustausch zwischen dem externen Da tenbus und dem Inversdatenbus und dem Leseverstärker zu er möglichen. Außerdem wird der fünfte NMOS-Transistor MN5 er neut aktiviert, um die Spannung am Knoten SN1 auf BLGT zu übertragen, um eine Rückführung und erneute Einspeicherung in der Hauptzelle zu ermöglichen. Gemäß diesem Betrieb eines Leseverstärkers bilden der dritte und der vierte NMOS-Tran sistor MN3 und MN4 einen ersten Verstärker 100, und der erste und der zweite PMOS-Transistor MP1 und MP2 bilden einen zweiten Verstärker 103. Das noch nicht erläuterte Be zugssymbol SEN bezeichnet ein Leseverstärker-Aktivierungssig nal, das in niedrigem Zustand aktiviert ist, und SALE ist ein Signal zum Aktivieren des ersten und zweiten NMOS-Tran sistors MN1 und MN2, das auf hohem Pegel aktiv ist.

Das in Fig. 19 dargestellte zweite Ausführungsbeispiel eines Leseverstärkers für ein erstes Ausführungsbeispiel eines er findungsgemäßen nichtflüchtigen ferroelektrischen Speichers unterscheidet sich vom ersten Ausführungsbeispiel im zweiten Verstärker 103. D. h., dass der zweite Verstärker 103 beim ersten Ausführungsbeispiel des Leseverstärkers einen ersten und zweiten Transistor aufweist, die PMOS-Transistoren sind, wobei der Drain des ersten Transistors mit dem Gate des zweiten Transistors verbunden ist und der Drain des zweiten Transistors mit dem Gate des ersten Transistors verbunden ist. Jedoch verfügt das zweite Ausführungsbeispiel des zwei ten Verstärkers 103 über eine Latchstufe einschließlich eines ersten Inverters 103a und eines zweiten Inverters 103b in PMOS-NMOS-Form, wobei das gemeinsame Gate des PMOS-Tran sistors und des NMOS-Transistors im ersten Inverter 103a mit dem Drain des PMOS-Transistors im zweiten Inverter 103b ver bunden ist. Außerdem ist das gemeinsame Gate des PMOS-Tran sistors und des NMOS-Transistors im zweiten Inverter 103b mit dem Drain des PMOS-Transistors im ersten Inverter 103a verbunden. Während beim ersten Ausführungsbeispiel eines Le severstärkers der NMOS-Transistor des ersten Inverters 103a und der NMOS-Transistor des zweiten Inverters 103b gemeinsam mit dem Masseanschluss Vss verbunden sind, sind beim Lese verstärker des zweiten Ausführungsbeispiels der NMOS-Tran sistor des ersten Inverters 103a und der NMOS-Transistor des zweiten Inverters 103b mit dem Eingangsanschluss für das Le severstärker-Aktivierungssignal SEN verbunden. Da das System des Leseverstärkers des zweiten Ausführungsbeispiels der Er findung mit der Ausnahme mit dem System des Leseverstärkers des ersten Ausführungsbeispiels der Erfindung identisch ist, dass beim zweiten Ausführungsbeispiel der zweite Verstärker 103 über zwei Inverter verfügt und die NMOS-Transistoren im ersten und zweiten Inverter 103a und 103b mit dem Eingangs anschluss des Leseverstärker-Aktivierungssignal SEN verbun den sind, wird das System des Leseverstärkers des zweiten Ausführungsbeispiels der Erfindung weggelassen.

Nun werden anhand der Fig. 20 bis 21 Betriebsabläufe im in Fig. 18 dargestellten Leseverstärker erläutert.

Gemäß Fig. 20 wird, wenn die Wortleitung W/L und die Plat tenleitung P/L gleichzeitig auf den hohen Pegel überführt werden, das Leseverstärker-Aktivierungssignal SEN auf nied rig aktiviert. Wie es in Fig. 18 dargestellt ist, wird, wenn das Signal SALE, das sowohl den ersten als auch den zweiten NMOS-Transistor MN1 und MN2 aktiviert, auf den hohen Pegel geführt wird, ein Spaltenauswählsignal auf hoch über führt. Wie es in Fig. 21 dargestellt ist, geht in einem Le semodus des Leseverstärkers, wenn das in Fig. 18 dargestell te Signal SALE, das sowohl den ersten als auch den zweiten NMOS-Transistor MN1 und MN2 aktiviert, in einer Periode auf den hohen Pegel über, in der sich sowohl die Wortleitung W/L als auch die Plattenleitung P/L auf dem hohen Pegel befin den, das Spaltenauswählsignal anschließend auf den hohen Pegel über. Der Übergangsbetrieb für das Spaltenauswählsig nal erfolgt sukzessive bis zu einer Periode t10. Abweichend von diesem Lesemodus erfolgt im durch Fig. 22 veranschau lichten Schreibmodus ein Übergangsvorgang für das Spalten auswählsignal sukzessive nur innerhalb von Perioden t6 und t7 solcher Perioden, in denen sowohl die Wortleitung W/L als auch die Plattenleitung P/L auf hohem Potenzial liegen. D. h., dass dann, wenn das sowohl den ersten als auch den zweiten NMOS-Transistor MN1 und MN2 aktivierende Signal SALE auf den hohen Pegel aktiviert wird, wie es in Fig. 18 darge stellt ist, die Spaltenauswählsignale COL. SEL.1, COL. SEL2., COL. SEL.3, . . ., COL. SEL.n sukzessive innerhalb der Perioden t6 und t7 innerhalb der Perioden, in denen sich sowohl die Wortleitung als auch die Plattenleitung auf hohem Pegel be finden, einem Übergang unterzogen werden. Nachdem alle Spal tenauswählsignale sukzessive auf den hohen Pegel überführt wurden, wird die Wortleitung W/L auf niedrig gebracht, und wenn sie erneut von niedrig auf hoch gebracht wird, wird die Plattenleitung P/L auf niedrig gebracht.

Aus dem Betriebszeitdiagramm der Fig. 23a für den in Fig. 19 dargestellten Leseverstärker des zweiten Ausführungsbei spiels ist erkennbar, dass das Leseverstärker-Aktivierungs signal SEN zum selben Zeitpunkt auf niedrig aktiviert wird, zu dem sich sowohl die Wortleitung W/L als auch die Platten leitung P/L auf hohem Pegel befinden. D. h., dass die Lesege schwindigkeit dadurch verbessert werden kann, dass das Lese verstärker-Aktivierungssignal SEN vor dem o. g. Signal SALE aktiviert wird.

Fig. 23b veranschaulicht ein zeitbezogenes Diagramm betref fend den Vergleich von im Leseverstärker der Fig. 19 verwen deten Signalen mit einem Signal REFCON, das bei der Pegel schiebeeinrichtung des zweiten Ausführungsbeispiels gemäß Fig. 17b verwendet wird.

Aus Fig. 23b ist erkennbar, dass das Leseverstärker-Aktivie rungssignal SEN zum selben Zeitpunkt auf niedrig aktiviert wird, zu dem das Steuerungssignal REFCON, das beim Stabili sieren des Pegels am Ausgangsanschluss der Pegelschiebeein richtung verwendet wird, einen Übergang aufweist. D. h., dass durch Kompensieren einer Pegelschwankung am Ausgangsan schluss der Pegelschiebeeinrichtung unter Verwendung von REFCON vor dem Aktivieren des Signals SALE auf hoch der Le severstärker, der die Bezugsspannung CREF von der Pegel schiebeeinrichtung empfängt, einen stabilen Betrieb ausfüh ren kann.

Fig. 24 veranschaulicht ein Zellenarraysystem eines nicht- flüchtigen ferroelektrischen Speichers gemäß einem bevorzug ten zweiten Ausführungsbeispiel der Erfindung. Wenn das in Fig. 24 dargestellte Zellenarray mit dem in Fig. 6 darge stellten verglichen wird, ist erkennbar, dass beim in Fig. 24 dargestellten Zellenarray eine Hauptbitleitungssteuerung und eine Bezugsbitleitungssteuerung nicht nur unter dem Hauptzellenarray sondern, für besseres Layout, auch über dem Hauptzellenarray vorhanden sind.

D. h., dass das zweite Ausführungsbeispiel eines erfindungs gemäßen Zellenarrays gemäß Fig. 24 Folgendes aufweist: Ein Hauptzellenarray 201, eine erste Hauptbitleitungssteuerung 203a und eine zweite Hauptbitleitungssteuerung 203b, die über und unter dem Hauptzellenarray 201 ausgebildet sind; einen Wortleitungstreiber 205, der auf einer Seite des Hauptzellenarrays 201 ausgebildet ist, einen Plattenlei tungstreiber 207, der auf der anderen Seite des Hauptzellen arrays 201 ausgebildet ist; und eine erste Bitleitungssteue rung 209a und eine zweite Bitleitungssteuerung 209b, die auf einer Seite der ersten bzw. zweiten Hauptbitleitungssteue rung 203a und 203b ausgebildet sind.

Fig. 25 veranschaulicht eine Einzelheit des Systems der Fig. 24 mit Konzentration auf ein Hauptzellenarray. Gemäß Fig. 5 sind von den globalen Hauptbitleitungen im Hauptzellenarray 201 die ungeradzahligen globalen Hauptbitleitungen BLG_n, BLG_n+2, BLG_n+4, . . . mit der zweiten Hauptbitleitungssteue rung 203b unter der globalen Hauptbitleitung verbunden, und die geradzahligen globalen Hauptbitleitungen BLG_n+1, BLG_n+3, BLG_n+5, . . . sind mit der ersten Hauptbitleitungs steuerung 203a über der globalen Hauptbitleitung verbunden. Die globalen Hauptbitleitungen BLG_1 und BLG_2 sind mit den Bezugsbitleitungssteuerungen 209a und 209b über und unter dem Hauptzellenarray verbunden, wobei jede der Bezugsbitlei tungssteuerungen 209a und 209b zwei globale Bezugsbitleitun gen BLRG_1 und BLRG_2 übernimmt. Außerdem beinhaltet, wie erläutert, das Hauptzellenarray 201 mehrere Unterzellenar rays 201_1, 201_2, . . .. Entsprechend der globalen Hauptbit leitung verfügt jedes der Unterzellenarrays über lokale Hauptbitleitungen. Z. B. sind entsprechend der ersten globa len Hauptbitleitung BLG_n mehrere lokale Hauptbitleitungen BLL1_n, BLL2 n, . . ., BLLn_n vorhanden. Außerdem sind auch die globalen Bezugsbitleitungen BLRG_1, BLRG_2 mit lokalen Bezugsbitleitungen versehen. Z._B. existieren mehrere lokale Bezugsbitleitungen BLLR1_1, BLLR2_1, . . ., BLLRn_1, die ent sprechend der ersten globalen Bezugsbitleitung BLRG_1 vor handen sind. Die lokalen Hauptbitleitungen, die jeweils für eines der Unterzellenarrays ausgebildet sind, werden unter Verwendung von Schaltern SW11 bis SWnn auf relevante globale Hauptbitleitungen geschaltet. Wenn die Schalter selektiv ein-/ausgeschaltet werden, werden relevante lokale Hauptbit leitungen mit der globalen Hauptbitleitung verbunden. In diesem Fall wird, wenn einer der Schalter SW11, SW12, SW13, . . . , SW1n, der in einem Unterzellenarray, z. B. dem ersten Unterzellenarray 201_1, eingeschaltet ist, mit einer unge radzahligen globalen Hauptbitleitung BLG_n oder BLG_n+2 oder BLG_n+4, . . . verbunden, und der Datenwert auf der relevanten lokalen Hauptbitleitung wird an den Hauptleseverstärker (nicht dargestellt) in der zweiten Hauptbitleitungssteuerung 203b übertragen. Wenn Verbindung mit einer geradzahligen globalen Hauptbitleitung BLG_n+1 oder BLG_n+3 oder BLG_n+5, . . . besteht, wird der Datenwert an den Bezugsleseverstärker (nicht dargestellt) in der ersten Hauptbitleitungssteuerung 203a übertragen.

Fig. 26 zeigt eine Einzelheit des Blockdiagramms von Fig. 24 mit Konzentration auf eine erste Hauptbitleitungssteuerung und eine erste Bezugsbitleitungssteuerung.

Gemäß Fig. 26 verfügt die erste Bezugsbitleitungssteuerung 209a über einen Bezugsleseverstärker 204a, und die erste Hauptbitleitungssteuerung 203a verfügt über einen Hauptlese verstärker 206_n+1, 206_n+3, 206_n+5, . . . an jeder geradzah ligen globalen Hauptbitleitung BLG_n+1, BLG_n+3, BLG_n+5, . . . Außerdem verfügt auch die zweite Hauptbitleitungssteue rung über einen Hauptleseverstärker (nicht dargestellt), da die ungeradzahligen globalen Hauptbitleitungen BLG_n, BLG_n+2, BLG_n+4, . . . mit der zweiten Hauptbitleitungssteue rung (nicht dargestellt) verbunden sind. Außerdem ist, wie beim ersten, in Fig. 13 dargestellten Ausführungsbeispiel der Erfindung, zwischen benachbarten globalen Hauptbitlei tungen eine Bitleitungs-Vorabladeschaltung 208a 1, 208a 2, . . . vorhanden. Außerdem ist eine Bitleitungs-Vorabladeschal tung 210a zwischen die letzte globale Hauptbitleitung und eine globale Bezugsbitleitung BLRG_2 geschaltet, die mit dem Bezugsleseverstärker 204a verbunden ist. Die erste Bezugs bitleitungssteuerung 207a arbeitet für zwei globale Bezugs bitleitungen BLRG_1, BLRG_2, von denen die eine mit dem Be zugsleseverstärker 204a verbunden ist und die andere eine konstante Spannung erhält. Die Hauptleseverstärker 206_n+1, 206_n+3, . . . in der ersten Hauptbitleitungssteuerung 203a werden mit der Bezugsspannung CREF vom Bezugsleseverstärker 204a versorgt.

Fig. 27 zeigt eine Einzelheit des Blockdiagramms der Fig. 24 mit Konzentration auf eine zweite Hauptbitleitungssteuerung und eine zweite Bezugsbitleitungssteuerung.

Gemäß Fig. 27 ist das System aus der zweiten Hauptbitlei tungssteuerung 203b und der zweiten Bezugsbitleitungssteue rung 209b identisch mit dem o. g. mit der ersten Hauptbitlei tungssteuerung und der ersten Bezugsbitleitungssteuerung 209a. D. h., dass die zweite Bezugsbitleitungssteuerung 209b über einen Bezugsleseverstärker 204b verfügt und die zweite Hauptbitleitungssteuerung 203b an jeder ungeradzahligen glo balen Hauptbitleitung BLG_n, BLG_n+2, . . . über einen Haupt leseverstärker 206_n, 206_n+2 verfügt. Mit dem Bezugslese verstärker 204b ist eine globale Bezugsbitleitung BLRG_2 verbunden, und an die andere wird eine konstante Spannung angelegt. Außerdem ist zwischen benachbarten globalen Haupt bitleitungen eine Bitleitungs-Vorabladeschaltung 208b_1, 208b_2, . . . vorhanden, und die Hauptleseverstärker 206_n, 206_n+2, . . . erhalten gemeinsam die vom Bezugsleseverstärker 204b gelieferte Bezugsspannung CREF. Das detaillierte System des Unterzellenarrays beim zweiten Ausführungsbeispiel der Erfindung ist identisch mit dem beim ersten Ausführungsbei spiel, das unter Bezugnahme auf die Fig. 10 erläutert wurde, weswegen hier eine Erläuterung weggelassen wird. Außerdem sind die Systeme des Leseverstärkers, der Pegelschiebeein richtung und der Bitleitungsvorabladepegel-Liefereinrichtung beim nichtflüchtigen ferroelektrischen Speicher des zweiten Ausführungsbeispiels identisch mit denen beim obigen ersten Ausführungsbeispiel.

Die Schaltung des ersten und zweiten Ausführungsbeispiels zum Ansteuern eines erfindungsgemäßen nichtflüchtigen ferro elektrischen Speichers zeigen die folgenden Vorteile.

Da auf eine Bezugszelle immer dann einmal zugegriffen wird, wenn auf eine Hauptzelle einmal zugegriffen wird, sind die Zugriffszahlen für jede Bezugszelle und jede Hauptzelle gleich. Daher kann, im Gegensatz zum Stand der Technik, bei dem übermäßig oft auf eine Bezugszelle im Vergleich zu einer Hauptzelle zugegriffen wird, die Bauteil-Lebensdauer verlän gert werden, da die durch die Bezugszelle und die Hauptzelle induzierten Spannungen auf demselben Wert gehalten werden können. Außerdem erlaubt eine stabile Lieferung der Lesever stärker-Bezugsspannung einen stabilen Lesevorgang.

Claims

1. Nichtflüchtiger ferroelektrischer Speicher mit:

- einem Hauptzellenarray (61) mit einer Anzahl von Unterzel lenarrays (61_1, 61_2, . . .), einer Anzahl globaler Hauptbit leitungen (BLG_n, BLG_n+1, . . .), die über die Unterzellen arrays hinweg angeordnet sind, und mindestens einem Paar globaler Bezugsbitleitungen (BLRG_1, BLRG_2), lokalen Haupt bitleitungen (BLL1-n, BLL2-n, . . .) und lokalen Bezugsbitlei tungen (BLLR_1, BLLR_2), die entsprechend den globalen Hauptbitleitungen und den globalen Bezugsbitleitungen ausge bildet sind, und mit Schaltern zwischen den lokalen Bitlei tungen und einer relevanten globalen Bitleitung;
- einer Bezugsbitleitungssteuerung (69) mit einem über oder unter dem Hauptzellenarray ausgebildeten Bezugsleseverstär ker zum Erfassen eines Signals, das über eine Bitleitung eines Paars globaler Bezugsbitleitungen geliefert wird, um eine Bezugsspannung zu erzeugen;
- einer Hauptbitleitungssteuerung (67) mit einer Anzahl von Hauptleseverstärkern, die auf einer Seite der Bezugsbitlei tungssteuerung ausgebildet sind und mit den globalen Haupt bitleitungen verbunden sind, um jeweils die Bezugsspannung zu empfangen und sie über eine relevante globale Bitleitung weiterzuleiten;
- einem Wortleitungstreiber (63), der auf einer Seite des Hauptzellenarrays ausgebildet ist, um ein Ansteuerungssignal zum Auswählen einer Zelle zu liefern; und
- einem Plattenleitungstreiber (65), der auf der anderen Seite des Hauptzellenarrays ausgebildet ist, um ein Ansteue rungssignal zum Auswählen einer Zelle, gemeinsam mit dem An steuerungssignal des Wortleitungstreibers, zu liefern.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass das Unterzellenarray (61) Folgendes aufweist:

- eine Anzahl von Wortleitungspaaren aus einer Wortleitung (W/L) und einer Plattenleitung (P/L), die über die globalen Bitleitungen hinweg ausgebildet sind;
- lokale Bitleitungen, die entsprechend den globalen Bitlei tungen ausgebildet sind; und
- eine Anzahl von Einheitszellen, von denen jede mit einer der lokalen Bitleitungen eines Paars aus einer lokalen Bit leitung und einer Wortleitung als Grundeinheit verbunden ist.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, dass die Einheitszelle einen Transistor (T1) mit einem mit der Wortleitung (W/L) verbundenen Gateanschluss, einem mit der lokalen Bitleitung (BLL_n) verbundenen Sourceanschluss und einem Drainanschluss aufweist, der mit der anderen Seite eines ferroelektrischen Kondensators (FC1) verbunden ist, dessen eine Seite mit der Plattenleitung (P/L) verbunden ist.

4. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Hauptbitleitungssteuerung (67) ferner eine Vorablade schaltung (68_1, 68_2, . . .) zum Vorabladen benachbarter glo baler Bitleitungen auf einen erforderlichen Pegel aufweist.

5. Speicher nach Anspruch 2, dadurch gekennzeichnet, dass eine der globalen Bitleitungen mit dem Datenwert nur einer Einheitszelle versorgt wird, die aus einer Anzahl von mit relevanten lokalen Bitleitungen verbundenen Einheitszellen ausgewählt wurde.

6. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass an eine globale Bezugsbitleitung (BLRG_1), die unter den globalen Bezugsbitleitungen (BLRG_1, BLRG_2) nicht mit dem Bezugsleseverstärker verbunden wurde, eine konstante Span nung angelegt wird.

7. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Bezugsbitleitungssteuerung (69) ferner eine Bitleitungs- Vorabladeschaltung aufweist, die zwischen der mit dem Be zugsleseverstärker (69_1) verbundenen globalen Bezugsbitlei tung und der letzten globalen Hauptbitleitung (BLG_n+n) un ter den globalen Hauptbitleitungen (BLG_n, BLG_n+1, . . .) ausgebildet ist.

8. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Bitleitungs-Vorabladeschaltung Folgendes aufweist:

- eine Anzahl globaler Bitleitungen (BLG_n, BLG_n+1, . . .);
- einen Ausgleichsschalter (71_1, 71_2, . . .), der zwischen benachbarten globalen Bitleitungen vorhanden ist; und
- eine Anzahl von Bitleitungs-Vorabladeschaltern (72_1, 72_2, . . .), von denen jeder zum Schalten eines Vorabladesig nals dient, das die Bitleitung auf die globale Bitleitung vorab lädt.

9. Speicher nach Anspruch 8, dadurch gekennzeichnet, dass jeder Bitleitungs-Ausgleichsschalter und jeder Bitleitungs- Vorabladeschalter einen NMOS-Transistor enthält.

10. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass der Pegel des Bitleitungs-Vorabladesignals der Schwellen spannung des NMOS-Transistors entspricht oder geringfügig höher ist.

11. Speicher nach Anspruch 8, dadurch gekennzeichnet, dass der Bitleitungs-Ausgleichsschalter (71_1, 71_2, . . .) auf ein Schaltersteuerungssignal zum Ausgleichen zweier benachbarter globaler Bitleitungen auf gleiche Pegel eingeschaltet wird.

12. Speicher nach Anspruch 8, dadurch gekennzeichnet, dass das Vorabladesignal durch eine Bitleitungsvorabla depegel-Liefereinrichtung geliefert wird, die folgendes aufweist:

- einen ersten PMOS-Transistor, dessen Source mit einer Spannungsquelle verbunden ist und der so ausgebildet ist, dass er durch ein Aktivierungssignal zur Verwendung beim Aktivieren der Bitleitungsvorabladepegel-Liefereinrich tung gesteuert wird;
- einen zweiten PMOS-Transistor und einen dritten PMOS- Transistor, deren Source jeweils mit dem Drain des ersten PMOS-Transistors verbunden ist und deren Gate miteinander verbunden sind;
- einen ersten NMOS-Transistor, der so ausgebildet ist, dass er durch die Drainspannung des dritten PMOS-Transis tors gesteuert wird, um selektiv eine Massespannung zu liefern;
- einen zweiten NMOS-Transistor, der zwischen den zwei ten PMOS-Transistor und den ersten NMOS-Transistor ge schaltet ist und so ausgebildet ist, dass er durch eine ex terne Bezugsspannung gesteuert wird;
- einen dritten NMOS-Transistor, der zwischen den drit ten PMOS-Transistor und den ersten NMOS-Transistor ge schaltet und so ausgebildet ist, dass er durch die Span nung an einem Ausgangsanschluss (Knoten 1) gesteuert wird;
- einen vierten PMOS-Transistor und einen fünften PMOS- Transistor, deren Drain jeweils mit dem Drain des ersten PMOS-Transistor verbunden ist und deren Gates miteinander verbunden sind;
- einen vierten NMOS-Transistor, der so ausgebildet ist, dass er durch die Gatespannungen des vierten und des fünften PMOS-Transistors gesteuert wird, um selektiv die Massespannung zu liefern;
- einen fünften NMOS-Transistor, dessen Source mit dem Drain des ersten PMOS-Transistors verbunden ist und der so ausgebildet ist, dass er durch die Drainspannung des fünf ten PMOS-Transistors gesteuert wird;
- einen sechsten NMOS-Transistor, der zwischen das Gate und den Drain des fünften NMOS-Transistors geschaltet und so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS-Transistors gesteuert wird;
- einen siebten NMOS-Transistor, der so ausgebildet ist, dass er durch die Drainspannung des dritten PMOS- Transistors gesteuert wird, und der zwischen den vierten PMOS-Transistor und den vierten NMOS-Transistor geschal tet ist;
- einen achten NMOS-Transistor, der so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS-Transis tors geschaltet wird, und der zwischen den fünften PMOS- Transistor und den vierten NMOS-Transistor geschaltet ist;
- einen neunten NMOS-Transistor, der so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS- Transistors gesteuert wird, und dessen Drain mit dem Aus gangsanschluss (Knoten 1) verbunden ist; und
- einen zehnten Transistor, der zwischen die Source des neunten NMOS-Transistors und den Masseanschluss geschal tet ist, und dessen Gate und Drain miteinander verbunden sind.

13. Speicher nach Anspruch 8, dadurch gekennzeichnet, dass das Vorabladesignal an eine Bitleitungsvorabladepegel-Lie fereinrichtung geliefert wird, die Folgendes aufweist:

- einen ersten PMOS-Transistor (MP1), dessen Source mit einer Spannungsquelle (Vcc) verbunden ist und der so ausge bildet ist, dass er durch ein Aktivierungssignal (BQLEN) zur Verwendung beim Aktivieren der Bitleitungsvorabladepegel- Liefereinrichtung gesteuert wird;
- einen zweiten PMOS-Transistor (MP2) und einen dritten PMOS-Transistor (MP3), deren Source jeweils mit dem Drain des ersten PMOS-Transistors verbunden ist und deren Gates miteinander verbunden sind;
- einen ersten NMOS-Transistor (MN1), der so ausgebildet ist, dass er durch die Drainspannung des dritten PMOS-Tran sistors gesteuert wird, um selektiv eine Massespannung zu liefern;
- einen zweiten NMOS-Transistor (MN2), der zwischen den zweiten PMOS-Transistor und den ersten NMOS-Transistor ge schaltet ist und so ausgebildet ist, dass er durch eine ex terne Bezugsspannung (REF_IN) gesteuert wird;
- einen dritten NMOS-Transistor (MN3), der zwischen den dritten PMOS-Transistor und den ersten NMOS-Transistor ge schaltet ist und so ausgebildet ist, dass er durch die Span nung an einem Ausgangsanschluss (Knoten 1) gesteuert wird;
- einen vierten PMOS-Transistor (MP4) und einen fünften PMOS-Transistor (MP5), deren Drain jeweils mit dem Drain des ersten PMOS-Transistors verbunden ist und deren Gates mit einander verbunden sind;
- einen vierten NMOS-Transistor (MN4), der so ausgebildet ist, dass er durch die Gatespannungen des vierten und des fünften PMOS-Transistors gesteuert wird, um selektiv die Massespannung liefern;
- einen fünften NMOS-Transistor (MN5), dessen Source mit dem Drain des ersten PMOS-Transistors verbunden ist und der so ausgebildet ist, dass er durch die Drainspannung des fünften PMOS-Transistors gesteuert wird;
- einen sechsten NMOS-Transistor (MN6), der zwischen das Gate und den Drain des fünften NMOS-Transistors geschaltet ist und so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS-Transistors gesteuert wird;
- einen siebten NMOS-Transistor (MN7), der so ausgebildet ist, dass er durch die Drainspannung des dritten PMOS-Tran sistors gesteuert wird, und der zwischen den vierten PMOS- Transistor und den vierten NMOS-Transistor geschaltet ist;
- einen achten NMOS-Transistor (MN8), der so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS-Tran sistors geschaltet wird, und der zwischen den fünften PMOS- Transistor und den vierten NMOS-Transistor geschaltet ist;
- einen neunten NMOS-Transistor (MN9), der so ausgebildet ist, dass er durch die Drainspannung des zweiten NMOS-Tran sistors gesteuert wird und dessen Drain mit dem Ausgangsan schluss (Knoten 1) verbunden ist;
- einen zehnten Transistor (MN10), der zwischen die Source des neunten NMOS-Transistors (MN9) und den Masseanschluss (Vss) geschaltet ist und dessen Gate und Drain miteinander verbunden sind;
- einen sechsten PMOS-Transistor (MP6), der zwischen die Spannungsquelle und den ersten PMOS-Transistor geschaltet ist und so ausgebildet ist, dass er durch ein Aktivierungs signal (BQLEN) zur Verwendung beim Aktivieren der Bitlei tungsvorabladepegel-Liefereinrichtung gesteuert wird; und
- einen siebten PMOS-Transistor (MP7) und einen elften NMOS- Transistor (MN11), die in Reihe zwischen den sechsten PMOS- Transistor und den Masseanschluss geschaltet sind.

14. Speicher nach Anspruch 13, dadurch gekennzeichnet, dass das Gate und der Drain des elften NMOS-Transistors gemeinsam mit dem Gate des zweiten NMOS-Transistors verbunden sind.

15. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der Bezugsleseverstärker Folgendes aufweist:

- eine Pegelschiebeeinrichtung (80) zum Empfangen eines Sig nals über eine globale Bezugsbitleitung und zum Verschieben des Pegels des Signals; und
- eine Pulldownsteuerung zum Herunterziehen des Pegels der Bezugsbitleitung;
- wobei die Pegelschiebeeinrichtung Folgendes aufweist:
- - einen ersten PMOS-Transistor (MP1), der so ausgebildet ist, dass er durch ein Aktivierungssignal (LSEN) zum Akti vieren der Pegelschiebeeinrichtung gesteuert wird, und des sen Source mit einer Spannungsquelle (Vcc) verbunden ist;
- - einen zweiten PMOS-Transistor (MP2) und einen dritten PMOS-Transistor (MP3), die mit dem Drain des ersten PMOS- Transistors verbunden sind;
- - einen ersten NMOS-Transistor (MN1), der mit dem zweiten PMOS-Transistor verbunden ist und so ausgebildet ist, dass er durch ein Signal (BLRG_2) auf der globalen Bezugsbitlei tung gesteuert wird;
- - einen zweiten NMOS-Transistor (MN2), der zwischen den ersten NMOS-Transistor und den dritten NMOS-Transistor ge schaltet ist und dessen Source mit dem Drain des ersten NMOS-Transistors verbunden ist;
- - einen dritten NMOS-Transistor (MN3), der zwischen die Sources des ersten und zweiten NMOS-Transistor und den Mas seanschluss (Vss) geschaltet ist und so ausgebildet ist, dass er durch die Drainspannung des zweiten PMOS-Transistors gesteuert wird;
- - einen vierten PMOS-Transistor (MP4) und einen fünften PMOS-Transistor (MP5), deren Source jeweils gemeinsam mit dem Drain des ersten PMOS-Transistors verbunden ist und de ren Gates miteinander verbunden sind;
- - einen vierten NMOS-Transistor (MN4), der so ausgebildet ist, dass er durch ein Signal (BLRG_2) auf der globalen Be zugsbitleitung gesteuert wird und dessen Drain mit dem Drain des vierten PMOS-Transistors verbunden ist;
- - einen fünften NMOS-Transistor (MN5), der so ausgebildet ist, dass er durch die Spannung am Ausgangsanschluss (Knoten 1) gesteuert wird und dessen Drain mit dem Drain des fünften PMOS-Transistors verbunden ist und dessen Source mit der Source des vierten NMOS-Transistors verbunden ist;
- - einen sechsten NMOS-Transistor (MN6), der so ausgebildet ist, dass er durch die Drainspannung des fünften NMOS-Tran sistors gesteuert wird und der zwischen die Sources des vierten und fünften NMOS-Transistor und den Masseanschluss geschaltet ist;
- - einen sechsten PMOS-Transistor (MP6), der so ausgebildet ist, dass er durch ein Steuerungssignal (REFCON) für die ex terne Bezugsspannung gesteuert wird und dessen Source mit dem Drain des ersten PMOS-Transistors verbunden ist;
- - einen siebten NMOS-Transistor (MN7), der so ausgebildet ist, dass er durch die Drainspannung des dritten PMOS-Tran sistors gesteuert wird und dessen Source mit dem Drain des sechsten PMOS-Transistors verbunden ist;
- - einen achten NMOS-Transistor (MN8), der so ausgebildet ist, dass er durch die Drainspannung des vierten NMOS-Tran sistors gesteuert wird und der zwischen den Drain des drit ten PMOS-Transistors und den Drain des siebten NMOS-Transis tors geschaltet ist;
- - einen neunten NMOS-Transistor (MN9) und einen zehnten NMOS-Transistor (MN10), die so ausgebildet sind, dass sie durch das Bezugsspannungs-Steuerungssignal gesteuert werden, und die in Reihe zwischen den siebten NMOS-Transistor und den Masseanschluss geschaltet sind; und
- - einen siebten PMOS-Transistor (MP7), der so ausgebildet ist, dass er durch die Drainspannung des vierten NMOS-Tran sistors gesteuert wird und dessen Source mit dem Drain des ersten PMOS-Transistors verbunden ist und dessen Drain mit dem Ausgangsanschluss (Knoten 1) verbunden ist.

16. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der Hauptleseverstärker (67_1, 67_2, . . .) Folgendes auf weist:

- einen ersten NMOS-Transistor (MN1), mit einer Source, die sowohl an einer globalen Bitleitung, die mit einer oberen Hauptzelle verbunden ist, als auch einer globalen Bitlei tung, die mit einer unteren Hauptzelle verbunden ist, ange schlossen ist;
- einen zweiten NMOS-Transistor (MN2) mit einer Source, die an die mit einer oberen Bezugszelle verbundene globale Be zugsbitleitung und die mit einer unteren Bezugszelle verbun dene globale Bezugsbitleitung angeschlossen ist und dessen Gate mit dem Gate des ersten NMOS-Transistors verbunden ist;
- einen dritten NMOS-Transistor (MN3) zum Verstärken der vom ersten NMOS-Transistor empfangenen Signalspannung;
- einen vierten NMOS-Transistor (MN4) zum Verstärken einer über den zweiten NMOS-Transistor empfangenen Bezugsspannung; und
- einen zweiten Verstärker (103) mit einer Latchstufe zur Sekundärverstärkung einer durch den dritten und vierten NMOS-Transistor verstärkten Spannung.

17. Speicher nach Anspruch 16, dadurch gekennzeichnet, dass die Latchstufe einen ersten Inverter (103a) und einen zwei ten Inverter (103b) aufweist, wobei das gemeinsame Gate des PMOS-Transistors und des NMOS-Transistors im ersten Inverter mit dem Drain eines PMOS-Transistors im zweiten Inverter verbunden ist und das gemeinsame Gate des PMOS-Transistors und des NMOS-Transistors im zweiten Inverter mit dem Drain des PMOS-Transistors im ersten Inverter verbunden ist.

18. Speicher nach Anspruch 17, dadurch gekennzeichnet, dass die Drains des NMOS-Transistors im ersten Inverter (103a) und des NMOS-Transistors im zweiten Inverter (103b) gemein sam an einen Eingangsanschluss für ein Leseverstärker-Akti vierungssignal (SEN) angeschlossen sind.

19. Speicher nach Anspruch 16, gekennzeichnet durch einen fünften NMOS-Transistor (MN5) zwischen der Source des ersten NMOS-Transistors (MN1) und einer mit der oberen Hauptzelle verbundenen globalen Bitleitung (BLGT), einen sechsten NMOS- Transistor (MN6) zwischen der Source des ersten NMOS-Tran sistors und einer globalen Bitleitung (BLGB), die mit der unteren Hauptzelle verbunden ist, einen siebten NMOS-Tran sistor (MN7) zwischen der Source des zweiten NMOS-Transis tors (MN2) und einer mit der oberen Bezugszelle verbundenen globalen Bezugsbitleitung (CREF), und einen achten NMOS- Transistor (MN8) zwischen der Source des zweiten NMOS-Tran sistors (MN2) und der mit der unteren Hauptzelle verbundenen globalen Bitleitung (CREFB).

20. Speicher nach Anspruch 16, gekennzeichnet durch einen neunten NMOS-Transistor (MN9) zum selektiven Umschalten zwi schen dem Ausgangsanschluss des Leseverstärkers und dem Da tenbus auf ein Spaltenauswählsignal hin, und einen zehnten NMOS-Transistor (MN10) zum selektiven Umschalten zwischen dem Datenbus.

21. Nichtflüchtiger ferroelektrischer Speicher mit:

- einem Hauptzellenarray (201) mit einer Anzahl von Unter zellenarrays (201_1, 201_2, . . .); einer Anzahl globaler Bit leitungen (BLG_n, BLG_n+1, . . .) über die Unterzellenarrays hinweg, und mit mindestens einem Paar aus globalen Bezugs bitleitungen (BLRG_1, BLRG_2), lokalen Hauptbitleitungen (BLL_n, BLL_n+1, . . .) und lokalen Bezugsbitleitungen (BLLR_1, BLLR_2), die entsprechend den globalen Hauptbitlei tungen und den globalen Bezugsbitleitungen ausgebildet sind, und Schaltern (SW21, SW22, . . .), die jeweils zwischen einer der lokalen Bitleitungen und einer relevanten globalen Bit leitung angeordnet sind;
- einer ersten Bezugsbitleitungssteuerung (209a) eines ersten Bezugsleseverstärkers, der über dem Hauptzellenarray ausgebildet ist, um ein Signal zu erfassen, das über eine Bitleitung eines Paars globaler Bezugsbitleitungen geliefert wurde, um eine erste Bezugsspannung zu liefern;
- einer zweiten Bezugsbitleitungssteuerung (209b) eines zweiten Bezugsleseverstärkers, der unter dem Hauptzellenar ray ausgebildet ist, um eine mit der ersten Bezugsspannung identische Spannung zu liefern;
- einer ersten Hauptbitleitungssteuerung (203a) für Hauptle severstärker, die auf einer Seite der ersten Bezugsbitlei tungssteuerung (209a) ausgebildet sind, die mit allen gerad zahligen globalen Hauptbitleitungen unter der Anzahl global er Hauptbitleitungen verbunden ist, um die erste Bezugsspan nung zu empfangen, um ein über eine relevante globale Bit leitung geliefertes Signal zu erfassen;
- einer zweiten Hauptbitleitungssteuerung (203b) für Haupt leseverstärker, die auf einer Seite der zweiten Bezugsbit leitungssteuerung (209b) ausgebildet sind, die mit allen ungeradzahligen globalen Hauptbitleitungen unter der Anzahl globaler Hauptbitleitungen verbunden ist, um die zweite Be zugsspannung zu empfangen, um ein über eine relevante globa le Bitleitung geliefertes Signal zu erfassen;
- einem Wortleitungstreiber (205), der auf einer Seite des Hauptzellenarrays ausgebildet ist, um ein Ansteuerungssignal zum Auswählen einer Zelle zu liefern; und
- einem Plattenleitungstreiber (207), der auf der anderen Seite des Hauptzellenarrays ausgebildet ist, um ein Ansteue rungssignal zum Auswählen einer Zelle, gemeinsam mit einem vom Wortleitungstreiber gelieferten Ansteuerungssignal, zu liefern.