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Die
Erfindung betrifft einen Leseverstärker in einem nichtflüchtigen
ferroelektrischen Speicher, der Zellendaten auf dreistufige Weise
verstärkt.
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Ein
nichtflüchtiger
ferroelektrischer Speicher, nämlich
ein ferroelektrischer Direktzugriffsspeicher (FRAM) verfügt im Allgemeinen über eine
Datenverarbeitungsgeschwindigkeit, die so hoch wie die eines dynamischen
Direktzugriffsspeichers (DRAM) ist, und er hält Daten selbst dann aufrecht,
wenn die Spannung abgeschaltet ist. Aus diesem Grund haben nichtflüchtige ferroelektrische
Speicher als Speicher der nächs ten
Generation viel Aufmerksamkeit auf sich gezogen.
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FRAMs
und DRAMs sind Speicher mit beinahe gleichen Strukturen, und sie
enthalten einen ferroelektrischen Kondensator mit der Eigenschaft
hoher Restpolarisation. Dies ermöglicht
es, dass Daten selbst dann nicht gelöscht werden, wenn ein elektrisches
Feld weggenommen wird.
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1 zeigt die Hystereseschleife
eines üblichen
Ferroelektrikums. Wie es in 1 dargestellt ist,
bleiben Daten, die durch die durch ein elektrisches Feld induzierte
Polarisation gespeichert wurden, selbst beim Wegnehmen des elektrischen
Felds in gewissem Ausmaß (Zustände d und
a) wegen des Vorliegens von Restpolarisation (oder spontaner Polarisation)
ohne Löschung
erhalten.
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Dieser
Effekt lässt
sich dadurch als Speicherzelle eines Speichers verwenden, dass die
Zustände
d und a den logischen Werten 1 bzw. 0 gleichgesetzt werden.
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Wenn
nachfolgend der Kürze
halber von einem Speicher die Rede ist, ist darunter ein nichtflüchtiger
ferroelektrischer Speicher zu verstehen.
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Nun
wird ein bekannter Speicher unter Bezugnahme auf die beigefügten 2 und 6 beschrieben. 2 zeigt eine Einheitszelle dieses Speichers.
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Wie
es in 2 dargestellt
ist, beinhaltet der bekannte Speicher eine in einer Richtung ausgebildete
Bitleitung B/L; eine die Bitleitung schneidende Wortleitung W/L;
eine in der Richtung der Wortleitung verlaufende und von dieser
beabstandete Plattenleitung P/L; einen Transistor T1, dessen Gate
mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung
verbunden ist; und einen ferroelektrischen Kondensator FC1, dessen
erster Anschluss mit dem Drain des Transistors T1 verbunden ist
und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden
ist.
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Nachfolgend
wird ein Daten-Eingabe/Ausgabe-Vorgang bei diesem bekannten Speicher
beschrieben.
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3a ist ein zeitbezogenes
Diagramm zum Veranschaulichen des Betriebs im Schreibmodus dieses
Speichers, und 3b ist
ein entsprechendes Diagramm für
den Lesemodus.
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Im
Schreibmodus wird ein von außen
angelegtes Chipfreigabesignal CSBpad vom hohen in den niedrigen
Zustand aktiviert. Dabei startet der Schreibmodus, wenn gleichzeitig
ein Schreibfreigabesignal WEBpad vom hohen in den niedrigen Zustand
angelegt wird.
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Anschließend wird,
wenn ein Adressendecodiervorgang im Schreibmodus startet, ein an
eine entsprechende Wortleitung angelegter Impuls vom niedrigen in
den hohen Zustand überführt, wodurch eine
Zelle ausgewählt
wird.
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An
eine entsprechende Plattenleitung werden in einer Periode, in der
die Wortleitung auf hohem Zustand gehalten wird, ein hohes Signal
in einer bestimmten Periode und ein niedriges Signal in einer bestimmten
Periode sequenziell angelegt.
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Um
den logischen Wert 1 oder 0 in die ausgewählte Zelle zu schreiben, wird
ein mit dem Schreibfreigabesignal WEBpad synchronisiertes hohes
oder niedriges Signal an eine entsprechende Bitleitung angelegt.
Anders gesagt, wird ein hohes Signal an die Bitleitung angelegt,
und in den ferroelektrischen Kondensator wird der logische Wert
1 eingeschrieben, wenn das an die Plattenleitung angelegte Signal
in einer Periode niedrig ist, in der das an die Wortleitung ange legte
Signal hoch ist.
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Wenn
ein niedriges Signal an die Bitleitung angelegt wird, wird der logische
Wert 0 in den ferroelektrischen Kondensator eingeschrieben, wenn
dabei das an die Plattenleitung angelegte Signal hoch ist.
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Nun
wird ein Lesevorgang für
den in eine durch den obigen Vorgang im Schreibmodus eingespeicherten
Datenwert beschrieben.
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Wenn
das von außen
zugeführte
Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert
wird, erhalten alle Bitleitungen durch ein Ausgleichssignal dieselbe
niedrige Spannung, bevor eine entsprechende Wortleitung ausgewählt wird.
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Dann
wird die jeweilige Bitleitung inaktiv und es erfolgt eine Adressendecodierung.
In einer entsprechenden Wortleitung wird mittels der decodierten Adresse
ein niedriges Signal in ein hohes Signal überführt, wodurch die entsprechende
Zelle ausgewählt
wird.
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An
die Plattenleitung der ausgewählten
Zelle wird ein hohes Signal angelegt, um den in der Zelle gespeicherten,
dem logischen Wert 1 entsprechenden Datenwert zu zerstören.
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Wenn
in der ferroelektrischen Zelle der logische Wert 0 gespeichert ist,
wird der entsprechende Datenwert nicht zerstört.
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Der
zerstörte
Datenwert und der nicht zerstörte
Datenwert werden wegen des oben genannten Prinzips auf Grundlage
der Hystereseschleife als verschiedene Werte ausgegeben, so dass
ein Leseverstärker
den logischen Wert 1 oder 0 erfasst.
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Anders
gesagt, wird, wenn der Datenwert zerstört ist, der Zustand d in den
Zustand f überführt, wie
es durch die Hystereseschleife in 1 dargestellt
ist. Wenn der Datenwert nicht zerstört ist, wird der Zustand a
in den Zustand f überführt. Demgemäß wird dann,
wenn der Datenwert zerstört
ist, der logische Wert 1 ausgegeben, wenn der Leseverstärker nach
dem Verstreichen einer bestimmten Zeit aktiviert wird, während im
Fall eines nicht zerstörten
Datenwerts der logische Wert 0 ausgegeben wird.
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Wie
oben genannt, wird, nachdem der Leserverstärker einen Datenwert ausgegeben
hat, die Plattenleitung vom hohen Zustand in den niedrigen Zustand
deaktiviert, während
ein hohes Signal an die entsprechende Wortleitung angelegt wird,
um den ursprünglichen
Datenwert wiederherzustellen.
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4 ist ein Blockdiagramm
des bekannten Speichers.
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Wie
es in 4 dargestellt
ist, beinhaltet der bekannte Speicher ein Hauptzellenarray 41;
ein Bezugszellenarray 42, das dem unteren Teil des Hauptzellenarrays 41 zugeordnet
ist; einen Wortleitungstreiber 43, der auf einer Seite
des Hauptzellenarrays ausgebildet ist, um ein Ansteuerungssignal
an das Hauptzellenarray 41 und das Bezugszellenarray 42 zu
legen; und einen Leseverstärker 44,
der im unteren Teil des Bezugszellenarrays 42 ausgebildet
ist.
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Der
Wortleitungstreiber 43 legt das Ansteuerungssignal an eine
Hauptwortleitung des Hauptzellenarrays 41 und eine Bezugswortleitung
des Bezugszellenarrays 42 an.
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Der
Leseverstärker 44 verfügt über eine
Anzahl einzelner Leseverstärker,
und er verstärkt
Signale einer Bitleitung und einer inversen Bitleitung.
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Nun
wird die Funktion dieses Speichers unter Bezugnahme auf 5 beschrieben, die eine
detaillierte Teilansicht zu 4 ist.
Wie es aus der Zeichnung erkennbar ist, verfügt das Hauptzellenarray auf
dieselbe Weise wie ein DRAM über
eine Struktur mit gefalteter Bitleitung.
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Auch
das Bezugszellenarray 42 verfügt über eine Struktur mit gefalteter
Bitleitung, und es enthält eine
Bezugszellen-Wortleitung
und eine Bezugszellen-Plattenleitung in Paaren. Die Bezugszellen-Wortleitung
und die Bezugszellen-Plattenleitung als RWL_1 und RPL_1 bzw. RWL_2
und RPL_2 bezeichnet.
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Wenn
die Hauptzellen-Wortleitung MWL_N – 1 und die Hauptzellen-Plattenleitung
MPL_N – 1
aktiviert werden, werden die Bezugszellen-Wortleitung RWL_1 und
die Bezugszellen-Plattenleitung RPL_1 aktiviert. Daher wird der
Datenwert in einer Hauptzelle auf die Bitleitung B/L geladen, und
ein Datenwert in einer Bezugszelle wird auf die inverse Bitleitung BB/L
geladen.
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Wenn
die Hauptzellen-Wortleitung MWL_N und die Hauptzellen-Plattenleitung MPL_N
aktiviert werden, werden die Bezugszellen-Wortleitung RWL_2 und
die Bezugszellen-Plattenleitung RPL_2 aktiviert. Daher wird der
Datenwert in einer Hauptzelle auf die inverse Bitleitung BB/L geladen,
und der Datenwert in einer Bezugszelle wird auf die Bitleitung B/L
geladen.
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Die
Bezugsspannung REF von der Bezugszelle liegt zwischen den Bitleitungspegeln
B_H(hoch) und B_L(niedrig) durch die Hauptzelle. Um die Bezugsspannung
REF zwischen den Bitleitungspegeln B_H und B_L zu erzeugen, ist
der logische Wert 1 oder 0 im Kondensator der Bezugszelle zu speichern. Wenn
der logische Wert 1 im Kondensator der Bezugszelle zu spei chern
ist, ist dessen Größe kleiner als
diejenige des Kondensators der Hauptzelle. Wenn der logische Wert
0 im Kondensator der Bezugszelle zu speichern ist, ist deren Größe größer als diejenige
des Kondensators der Hauptzelle.
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6 ist eine detaillierte
Ansicht zum Veranschaulichen des Leseverstärkers der 4.
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Wie
es in 6 dargestellt
ist, verfügt
der bekannte Leseverstärker über die
Struktur eines solchen vom Latchtyp.
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Anders
gesagt, beinhaltet der Leserverstärker zwei PMOS-Transistoren und
zwei NMOS-Transistoren, die jeweils über Inverterstruktur vom Latchtyp
verfügen.
Ein erster PMOS-Transistor
MP1 und ein zweiter PMOS-Transistor MP2 sind einander zugewandt.
Der Ausgangsanschluss des ersten PMOS-Transistors MP1 ist mit dem
Gate des zweiten PMOS-Transistors MP2 verbunden, und der Ausgangsanschluss
dieses zweiten PMOS-Transistors MP2 ist mit dem Gate des ersten
NMOS-Transistors MP1 verbunden. An die Eingangsanschlüsse des ersten
und zweiten PMOS-Transistors MP1 und MP2 wird ein Signal SAP gemeinsam
angelegt. Dieses Signal SAP ist ein aktives Signal, das den ersten
und zweiten PMOS-Transistor MP1 und MP2 aktiviert.
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Der
erste NMOS-Transistor MN1 ist mit dem Ausgangsanschluss des ersten
PMOS-Transistors MP1 in Reihe geschaltet, während de zweite NMOS-Transistor
MN2 mit dem Ausgangsanschluss des zweiten NMOS-Transistors MN2 in
Reihe geschaltet ist.
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Der
Ausgangsanschluss des zweiten NMOS-Transistors MN2 ist mit dem Gate
des ersten NMOS-Transistors MN1 verbunden, während der Ausgangsanschluss
dieses ersten NMOS-Transistors MN1 mit dem Gate des zweiten NMOS-Transistors
MN2 verbunden ist.
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An
die Eingangsanschlüsse
des ersten und zweiten NMOS-Transistors MN1 und MN2 wird ein Signal
SAN gemeinsam angelegt. Dieses Signal SAN ist ein aktives Signal,
das den ersten und zweiten NMOS-Transistor MN1 und MN2 aktiviert.
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Die
Ausgangsanschlüsse
des ersten PMOS-Transistors MP1 und des ersten NMOS-Transistors
MN1 sind gemeinsam mit der Bitleitung B_N verbunden, während die
Ausgangsanschlüsse
des zweiten PMOS-Transistors MP2 und des zweiten NMOS-Transistors
MN2 mit der nächsten
Bitleitung B_N + 1 verbunden sind.
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Das
Ausgangssignal des Leseverstärkers
ist mit den Bitleitungen B_N und B_N + 1 verbunden, um für Eingabe
und Ausgabe in Bezug auf die Hauptzelle und die Bezugszelle zu sorgen.
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Das
Signal SAP, das Signal SAN sowie die Signale B_N und B_N + 1 werden
alle für
eine Vorabladeperiode, in de der Leseverstärker inaktiv ist, auf 1/2 Vcc
gehalten. Andererseits wird das Signal SAP auf den hohen Pegel gezogen
und das Signal SAN wird auf den niedrigen Pegel gezogen.
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Jedoch
bestehen bei diesem bekannten Speicher mehrere Probleme. Da nämlich der
Lese- und der Schreibvorgang für
Daten unter Verwendung verschiedener Datenbusse ausgeführt werden,
sind mehrere Datenbusse erforderlich, was ein wirkungsvolles Layoutdesign
erschwert. Außerdem
ist es schwierig, Stabilität
bei der Verstärkung
im Lese- und Schreibbetrieb zu erwarten.
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Aus
der
US 5,835,436 ist
eine Leseverstärkeranordnung
für einen
DRAM bekannt, bei dem mit den Bitleitungen verbundene Leseverstärker als
erste Verstärkerstufe
vorgesehen sind, um sowohl im Lesemodus als auch im Schreibmodus
Datensignale von den Bitleitungen bzw. einzuschreibende Datensignale
zu verstärken.
Die Leseverstärker
sind mit einem globalen Eingabe-/Ausgabebus verbunden, der über eine
zweite Verstärkerstufe
mit einem internen Schreib-/Lesebus verbunden ist, der wiederum über eine
dritte Verstärkerstufe
zu einem Dateneingabe-/Ausgabeanschluss führt.
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Die
zweite und dritte Verstärkerstufe
weisen dabei jeweils einen Verstärker
oder Treiber für
den Lesemodus und einen Verstärker
oder Treiber für den
Schreibmodus auf.
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Die
DE 198 46 264 A1 betrifft
einen nichtflüchtigen
ferroelektrischen Speicher mit Einheitszellen vom Typ 2T/2C und
befasst sich mit der Ausbildung von Wortleitungstreibern. Die Struktur
der Datenbusse sowie der Leseverstärker ist in dieser Druckschrift
nicht gezeigt.
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Die
DE 199 63 417 A1 ,
die erst nach dem Anmeldetag der vorliegenden Anmeldung offengelegt wurde
und somit nur hinsichtlich Neuheit zu berücksichtigen ist, betrifft einen
nichtflüchtigen
ferroelektrischen Speicher und zeigt Leseverstärker. Eine mehrstufige hierarchische
Leseverstärkeranordnung
ist dieser Schrift nicht zu entnehmen.
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Der
Erfindung liegt die Aufgabe zugrunde, einen weiteren Leseverstärker der
eingangs genannten Art bereitzustellen, der insbesondere bei vereinfachtem
Layout-Design eine Verringerung der Belastung des Datenbusses ermöglicht.
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Diese
Aufgabe wird erfindungsgemäß durch den
Leseverstärker
nach Anspruch 1 gelöst.
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Erfindungsgemäß werden
bei einem dreistufigen hierarchischen Aufbau zusammen mit Datenbussen
aus (Haupt)datenbus und inversem Datenbus in den einzelnen Verstärkerstufen
Verstärker
eingesetzt, die in der Lage sind, im Lesemodus von den Bitleitungen
kommende Datensignale zu verstärken, während sie
im Schreibmodus so geschaltet werden können, dass sie die zu den Bitleitungen
zu liefernden, einzuschreibenden Datensignale ohne weitere Verstärkung einfach übertragen.
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Dieser
erfindungsgemäße Aufbau
ermöglicht es,
sowohl auf gesonderte Schreibdatenbusse als auch auf Verstärker- oder
Treiberstufen für
den -Schreibmodus zu verzichten, wodurch sich ein einfacheres Layout-Design
er gibt, ohne dass sich die Betriebseigenschaften des mit dem erfindungsgemäßen Leseverstärker ausgerüsteten Speichers
verschlechtern.
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Zusätzliche
Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung
dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber
andererseits auch beim Ausüben
der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden
durch die Maßnahmen
erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den
beigefügten
Zeichnungen dargelegt sind.
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Es
ist zu beachten, dass sowohl die. vorstehende allgemeine Beschreibung
als auch die folgende detaillierte Beschreibung beispielhaft und
erläuternd
für die
beanspruchte Erfindung sind.
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Die
Zeichnungen, die beigefügt
sind, um das Verständnis
der Erfindung zu fördern,
veranschaulichen Ausführungsbeispiele
der Erfindung und dienen zusammen mit der Beschreibung dazu, deren
Prinzipien zu erläutern.
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1 zeigt
die Hystereseschleife eines üblichen
Ferroelektrikums;
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2 ist
eine schematische Ansicht einer Einheitszelle eines bekannten Speichers;
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3a und 3b sind
zeitbezogene Diagramme zum Veranschaulichen des Betriebs des bekannten
Speichers im Schreib- bzw. Lesemodus;
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4 ist
ein Blockdiagramm des bekannten Speichers;
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5 ist
eine detaillierte Teilansicht zu 4;
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6 ist
eine schematische Ansicht eines Leseverstärkers in einem bekannten Speicher;
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7 ist
eine schematische Ansicht der Einheitszelle eines Speichers gemäß einem
Ausführungsbeispiel
der Erfindung;
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8 ist
ein Schaltbild des Speichers gemäß dem Ausführungsbeispiel;
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9 ist
ein zeitbezogenes Diagramm zum Betrieb des Speichers gemäß dem Ausführungsbeispiel;
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10 ist
ein Blockdiagramm zur hierarchischen Struktur eines Leseverstärkers beim
Ausführungsbeispiel
eines Speichers;
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11 bis 14 sind
schematische Ansichten von Leseverstärkern gemäß einem ersten, zweiten, dritten
bzw. vierten Ausführungsbeispiel
der Erfindung;
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15 ist
eine detaillierte Ansicht der ersten Verstärkungsstufe eines Leseverstärkers gemäß einem
Ausführungsbeispiel
der Erfindung;
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16 zeigt
einen Signalverlauf zum Veranschaulichen der Änderung des Ausgangssignals
der ersten Verstärkungsstufe
im Fall eines Lesemodus; und
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17 und 18 sind
detaillierte schematische Ansichten einer zweiten bzw. dritten Verstärkungsstufe
eines Leseverstärkers
gemäß dem Ausführungsbeispiel.
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Nun
wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung
Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen dargestellt
sind.
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Wie
es in 7 dargestellt ist, verfügt eine Einheitszelle eines
Speichers des Ausführungsbeispiels über eine
erste und eine zweite Teilwortleitung SWL1 und SWL2, die mit einem
bestimmten Intervall in Zeilenrichtung ausgebildet sind; eine erste
und eine zweite Bitleitung B/L1 und B/L2, die die erste und zweite
Teilwortleitung SWL1 und SWL2 schneidend ausgebildet sind; einen
ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung
SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung B/L1
verbunden ist; einen ersten ferroelektrischen Kondensator FC1, der
zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2
geschaltet ist; einen zweiten Transistor T2, dessen Gate mit der
zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit
der zweiten Bitleitung B2 verbunden ist; und einen zweiten ferroelektrischen
Kondensator FC2, der zwischen die Source des zweiten Transistors
T2 und die erste Teilwortleitung SWL1 geschaltet ist.
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Mehrere
Einheitszellen bilden ein Zellenarray.
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Angesichts
der Datenspeicherung beinhaltet die Einheitszelle ein Paar Teilwortleitungen,
eine Bitleitung, einen Transistor 1T und einen ferroelektrischen
Kondensator 1C. Hinsichtlich der Datenstruktur beinhaltet die Einheitszelle
ein Paar Teilwortleitungen, zwei Bitleitungen, zwei Transistoren
2T und zwei ferroelektrische Kondensatoren 2C.
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Bei
der Erfindung ist eine Einheitszelle mit 2T/2C-Struktur gebildet.
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Nun
wird die Funktion dieses Speichers im Einzelnen beschrieben.
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Wie
es im Schaltbild der 8 dargestellt ist, ist eine
Anzahl von Teilwortleitungspaaren mit ersten und zweiten Teilwortleitungen
SWL1 und SWL2 in Paaren in Zeilenrichtung ausgebildet. Über die
Teilwortleitungspaare hinweg ist eine Anzahl von Bitleitungen B/Ln
und B/Ln + 1 ausgebildet. Zwischen den jeweiligen Bitleitungen sind
Leseverstärker
SA ausgebildet, die über
die Bitleitungen übertragene
Daten erfassen und die erfassten Daten an eine Datenleitung DL oder
eine inverse Datenleitung/DL übertragen.
Dabei sind ferner ein Leseverstärker-Freigabeabschnitt
und ein Auswählschaltabschnitt
CS vorhanden. Der Leseverstärker/Freigabeabschnitt
gibt ein Leseverstärker-Freigabesignal
SEN zum Aktivieren der Leseverstärker
SA aus, und der Auswählschaltabschnitt
CS schaltet selektiv Bitleitungen und Datenleitungen.
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Nun
wird die Funktion dieses Speichers unter Bezugnahme auf das in 9 dargestellte
zeitbezogene Diagramm beschrieben.
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Eine
Periode T0 in 9 bezeichnet eine Periode vor
dem Aktivieren der ersten Teilwortleitung SWL1 und der zweiten Teilwortleitung
SWL2 auf hoch(H). In dieser Periode T0 werden alle Bitleitungen
auf den Schwellenspannungspegel eines NMOS-Transistors vorgeladen.
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Eine
Periode T1 bezeichnet die Periode, in der die ersten und zweiten
Teilwortleitungen SWL1 und SWL2 alle H werden. In dieser Periode
T1 wird der Datenwert des ferroelektrischen Kondensators in einer
Hauptzelle auf die Hauptbitleitung gegeben, wodurch sich der Pegel
der Bitleitung ändert.
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Dabei
wird im Fall eines ferroelektrischen Kondensators mit dem logischen
Wert hoch die Polarität
des Ferroelektrikums zerstört,
da elektrische Felder mit entgegengesetzten Pola ritäten an die
Bitleitung und die Teilwortleitung angelegt werden, so dass ein
großer
Strom fließt,
wodurch in der Bitleitung eine hohe Spannung induziert wird.
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Andererseits
wird im Fall eines ferroelektrischen Kondensators mit dem logischen
Wert niedrig die Polarität
des Ferroelektrikums nicht zerstört,
da elektrische Felder mit denselben Polaritäten an die Bitleitung und die
Teilwortleitung angelegt werden, so dass ein kleiner Strom fließt, wodurch
eine niedrige Spannung in der Bitleitung induziert wird.
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Wenn
der Zellendatenwert ausreichend auf die Bitleitung geladen ist,
wird das Leseverstärker-Freigabesignal
SEN auf hoch überführt, um
den Leseverstärker
zu aktivieren. Im Ergebnis wird der Bitleitungspegel verstärkt.
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Indessen
kann, da der logische Datenwert H in der zerstörten Zelle im Zustand nicht
wiederhergestellt werden kann, in dem die erste und zweite Teilwortleitung
SWL1 und SWL2 auf hoch sind, der Datenwert in Perioden T2 und T3
wiederhergestellt werden.
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Anschließend wird
die erste Teilwortleitung SWL1, in der Periode T2, auf niedrig überführt, die zweite
Teilwortleitung SWL2 wird auf hohem Pegel gehalten und der zweite
Transistor T2 wird eingeschaltet. Wenn dabei die entsprechende Bitleitung hoch
ist, wird ein hoher Datenwert an eine Elektrode des zweiten ferroelektrischen
Kondensators FC2 übertragen,
so dass der logische Wert 1 wiederhergestellt wird.
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In
der Periode T3 wird die erste Teilwortleitung SWL1 auf hoch überführt, die
zweite Teilwortleitung SWL2 wird auf niedrig überführt und der erste Transistor
T1 wird eingeschaltet. Dabei wird, wenn die entsprechende Bitleitung
hoch ist, ein hoher Datenwert an eine Elektrode des ersten ferro elektrischen
Kondensators FC1 übertragen,
so dass der logische Wert 1 wiederhergestellt wird.
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Unter
Bezugnahme auf das Blockdiagramm einer hierarchischen Struktur des
Leseverstärkers des
Speichers wird dieser Verstärker
beschrieben.
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Wie
es in 10 dargestellt ist, verfügt dieser
Leseverstärker über eine
erste Verstärkungsstufe zum
Erfassen und Verstärken
von Signalen einer Anzahl von Bitleitungen eines Zellenarrays 100 und
zum Ausgeben der Signale über
einen ersten Datenbus 112; eine zweite Verstärkungsstufe 115 zum
Verstärken
der Ausgangssignale der ersten Verstärkungsstufe 111 und
zum Ausgeben der verstärkten
Signale über
einen zweiten Datenbus 114; und eine dritte Verstärkungsstufe 117 zum
Erfassen und Verstärken von
Signalen der zweiten Verstärkungsstufe 115.
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Der
erste Datenbus 112 und der zweite Datenbus 114 werden
für Lese-
und Schreibvorgänge betreffend
Daten gemeinsam genutzt.
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Die
von der dritten Verstärkungsstufe 117 verstärkten Signale
werden über
einen Eingangs/Ausgangs-Puffer 200 an einen Eingangs/Ausgangs-Kontaktfleck
gegeben.
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Im
Fall des Lese- und Schreibmodus werden die Datenbusse für Lese-
und Schreibvorgänge
betreffend Daten dadurch gemeinsam genutzt, dass in den jeweiligen
Verstärkungsschritten
verschiedene Steuersignale verwendet werden.
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Die
Verstärkungsschritte
werden für
den Fall des Lese- und den des Schreibmodus nachfolgend beschrieben.
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Im
Fall des Lesemodus wird ein Datenwert aus dem Zellenarray 100 durch
die erste Verstärkungsstufe 111 zum
ersten Mal verstärkt.
Die erste Verstärkungsstufe 111 beinhaltet
Arrays von Leseverstärkern,
die pro Hauptbitleitung des Zellenarrays 100 angeschlossen
sind.
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Die
Ausgangssignale der ersten Verstärkungsstufe 111 (Ausgangssignale
der Leseverstärker)
werden über
den ersten Datenbus 112, der ein gemeinsamer Ausgangsbus
ist, an die zweite Verstärkungsstufe 115 übertragen.
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Die
zweite Verstärkungsstufe 115 führt eine zweite
Verstärkung
an den über
den ersten Datenbus 112 übertragenen Signalen aus. Ausgangssignale der
zweiten Verstärkungsstufe 115 werden
an den zweiten Datenbus 114 übertragen, der ein Ausgangsbus
ist.
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Die
dritte Verstärkungsstufe 117 führt eine dritte
Verstärkung
von über
den zweiten Datenbus 114 übertragenen Signalen aus, die über den
Eingangs/Ausgangs-Puffer 200 an den Eingangs/Ausgangs-Kontaktfleck
gegeben werden.
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Indessen
erfasst die mit dem Zellenarray 100 verbundene erste Verstärkungsstufe 111 im
Fall des Schreibmodus als Erstes Zellendaten unabhängig von
einem Lese- oder Schreibvorgang. Anders gesagt, verstärkt die
erste Verstärkungsstufe 111 einen Datenwert
aus dem Zellenarray 100 wie im Fall des Lesemodus das erste
Mal.
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Anschließend werden
zu schreibende Daten in die zweite und dritte Verstärkungsstufe 115 bzw. 117 eingegeben
und durch dieser verstärkt.
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Der
Ausgangsknoten der ersten Verstärkungsstufe 111 ist
durch ein Schaltbauteil mit dem Datenbus verbunden. Wenn das Schaltbauteil
eingeschaltet wird, werden durch die erste Verstärkungsstufe 111 verstärkte Daten
auf durch die zweite Verstärkungsstufe 115 verstärkte Daten
gewechselt.
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Anders
gesagt, werden in die zweite Verstärkungsstufe 115 einzuschreibende
Daten mit Zellendaten der ersten Verstärkungsstufe 111 ausgetauscht.
Neue Daten der ersten Verstärkungsstufe 111 werden
an die Bitleitung übertragen,
so dass die neuen Daten in die Hauptzelle eingeschrieben werden
können.
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Beim
oben genannten Vorgang wird für
einen Lese- und einen Schreibvorgang ein Datenbus gemeinsam genutzt,
ohne gesonderte Datenbusse jeweils für Lese- bzw. Schreibvorgänge zu verwenden.
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Nun
wird unter Bezugnahme auf 11 ein Leseverstärker eines
Speichers gemäß dem ersten Ausführungsbeispiel
der Erfindung beschrieben.
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Wie
es in 11 dargestellt ist, verfügt dieser
Leseverstärker über eine
Anzahl von Zellenarrays 100, die mit Matrixanordnung ausgebildet
sind; erste Verstärkungsstufen 111,
die über
bzw. unter den jeweiligen Zellenarrays 100 ausgebildet
sind; erste Datenbusse 112, die für die in Zeilenrichtung angeordneten
ersten Verstärkungsstufen 111 gemeinsam
genutzt werden, um eine Schnittstelle für Ausgangssignale der ersten
Verstärkungsstufen 111 zu
bilden; Schaltabschnitte 113, die mit Ausgangsanschlüssen der
ersten Datenbusse 111 verbunden sind; einen zweiten Datenbus 114 für Schnittstellenbildung
betreffend Ausgangssignale, die über
ein Paar Schaltabschnitte innerhalb der Schaltabschnitte übertragen
werden; eine zweite Verstärkungsstufe 115 zum
Erfassen und Verstärken
von über
den zweiten Datenbus 114 übertragenen Signalen; einen
dritten Datenbus 116 für
Schnittstellenbildung betreffend die Ausgangssignale der zweiten
Verstärkungsstufe 115;
und eine dritte Verstärkungsstufe 117 zum
Erfassen und Verstärken
von über
den dritten Datenbus 116 übertragenen Signalen.
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Die
bisher nicht genannte Bezugszahl 118 bezeichnet einen Teilwortleitungstreiber
zum Ausgeben von Ansteuerungssignalen an die Zellenarrays 100.
Die Datenbusse zwischen den jeweiligen Verstärkungsstufen werden sowohl
für Lese-
als auch Schreibvorgänge
betreffend Daten verwendet.
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Es
sei darauf hingewiesen, dass Lese- und Schreibvorgänge betreffend
Daten über
denselben Datenbus ausgeführt
werden.
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Die
erste Verstärkungsstufe 111 beinhaltet Leseverstärker, die
pro Hauptbitleitung des jeweiligen Zellenarrays 100 angeschlossen
sind. Die Leseverstärker
nutzen den ersten Datenbus 112 gemeinsam.
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Die
Schaltabschnitte 113 werden selektiv ein-/ausgeschaltet,
wenn die auf die ersten Datenbus 112 geladenen Signale
an den zweiten Datenbus 115 übertragen werden.
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Die
dritte Verstärkungsstufe 117 beinhaltet so
viele Leseverstärker
wie Eingangs/Ausgangs-Kontaktflecke, und die Ausgangssignale der jeweiligen
Leseverstärker
werden an die jeweiligen Eingangs/Ausgangs-Kontaktflecke gegeben.
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Nun
wird die Funktion des ersten Ausführungsbeispiels der Erfindung
beschrieben.
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Im
oberen und unteren Teil des jeweiligen Zellenarrays 100 ist
jeweils eine erste Verstärkungsstufe 111 vorhanden,
die eine Anzahl von Leseverstärkern
enthält,
die der Anzahl der Bitleitungen des Zellenarrays entspricht.
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Die
Leseverstärker
können
nur im oberen oder unteren Teil vorhanden sein. Jedoch ist bei diesem
Ausführungsbeispiel
die eine Hälfte
der Leseverstärker
im oberen Teil und die andere Hälfte
im unteren Teil ausgebildet. Anders gesagt, werden, wenn die Anzahl
der Bitleitungen n ist, Signale von der Anzahl n/2 von Bitleitungen
durch die erste Verstärkungsstufe 111 im
oberen Teil verstärkt,
während
Signale der anderen Anzahl n/2 von Bitleitungen durch die erste
Verstärkungsstufe 111 im
unteren Teil verstärkt
werden.
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Die
ersten Verstärkungsstufen 111 sind
im unteren und oberen Teil jeweils um das jeweilige Zellenarray
herum ausgebildet. Dann ist der erste Datenbus 112 im oberen
Teil ausgebildet, so dass er durch die ersten Verstärkungsstufen 111 im
oberen Teil gemeinsam verwendbar ist, und der erste Datenbus 112 ist
auch im unteren Teil ausgebildet, um von den ersten Verstärkungsstufen
im unteren Teil gemeinsam genutzt zu werden.
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Die
im unteren und oberen Teil des jeweiligen Zellenarrays 100 ausgebildeten
ersten Datenbusse 112 sind jeweils mit den Schaltabschnitten 113 verbunden.
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Da
die Schaltabschnitte 113 auch mit den ersten Datenbussen 112 verbunden
sind, die im unteren und oberen Teil um das jeweilige Zellenarray 100 herum
ausgebildet sind, enthält
ein Zellenarray zwei Schaltabschnitte.
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Daher
enthält
ein jeweiliges Zellenarray 100, wenn es mit der Anzahl
n in Spaltenrichtung ausgebildet ist, insgesamt die Anzahl 2n von
Schaltabschnitten 113.
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Nur
solche Signale, die ein Paar eingeschalteter Schaltabschnitte der
Anzahl 2n von Schaltabschnitten 113 durchlaufen haben,
werden an den zweiten Datenbus 114 übertragen.
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Der
zweite Datenbus 114 überträgt Signale, die
durch den Schaltabschnitt 113 gelaufen sind, an die zweite
Verstärkungsstufe 115,
die diese Signale erfasst und verstärkt und dann an den dritten
Datenbus 116 ausgibt.
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Die über den
dritten Datenbus 116 übertragenen
Signale werden durch die dritte Verstärkungsstufe 117 erfasst
und verstärkt.
Diese dritte Verstärkungsstufe 117 enthält so viele
Leseverstärker
wie Eingangs/Ausgangs-Kontaktflecke.
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Beim
in 12 dargestellten zweiten Ausführungsbeispiel ist eine Anzahl
zweiter Datenbusse vorhanden. Beim ersten Ausführungsbeispiel der Erfindung
ist ein einzelner zweiter Datenbus vorhanden, während beim zweiten Ausführungsbeispiel zwei
Datenbusse vorhanden sind.
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Anders
gesagt, sind, wenn eine Anzahl von Zellenarrays 100 in
Spaltenrichtung ausgebildet ist, die Zellenarrays 100 in
mehrere Gruppen unterteilt, und jede Gruppe verfügt über einen zweiten Datenbus.
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Daher
ist eine Anzahl zweiter, mit den zweiten Datenbussen verbundener
Verstärkungsstufen vorhanden,
die der Anzahl der zweiten Datenbusse entspricht. An jeder Ausgangsseite
der zweiten Verstärkungsstufen
ist ein zweiter Schaltabschnitt vorhanden. Daher sind so viele zweite
Verstärkungsabschnitte
vorhanden, wie zweite Verstärkungsstufen vorhanden
sind. Signale, die die eingeschalteten Schaltabschnitte der zweiten
Schaltabschnitte durchlaufen haben, bilden durch den dritten Datenbus
eine Schnittstelle zur dritten Verstärkungsstufe.
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Wie
es in 12 dargestellt ist, verfügt der Leseverstärker über eine
Anzahl von mit Matrixanordnung ausgebildeten Zellenarrays 100;
erste Verstärkungsstufen 111,
die über
und unter den jeweiligen Zellenarrays 100 ausgebildet sind;
erste Datenbusse 112, die zum Lesen und Schreiben von Daten und
für die
ersten Verstärkungsstufen 111 gemeinsam
verwendet werden, die in derselben Ebene in der Zeilenrichtung vorhanden
sind; erste Schaltabschnitte 113, die mit den jeweiligen
ersten Datenbussen 111 verbunden sind, zweite Datenbusse 114_1, 114_2,
..., 114_N, die zum Lesen und Schreiben von Daten gemeinsam
verwendet werden, um eine Schnittstelle für beliebige Signale von einer
Anzahl von Ausgangsgruppen, unterbrochen durch die ersten Schaltabschnitte,
zu bilden; zweite Verstärkungsstufen 115_1, 115_2,
..., 115_N zum Verstärken
von über
die jeweiligen zweiten Datenbusse übertragenen Signalen; zweite
Schaltabschnitte 119_1, ..., 119_N zum Schalten
von von den jeweiligen zweiten Verstärkungsstufen ausgegebenen Signalen;
einen dritten Datenbus 116, der gemeinsam zum Lesen und
Schreiben von Daten verwendet wird, um eine Schnittstelle für von einem
der zweiten Schaltabschnitte ausgegebene Signale zu bilden; und
eine dritte Verstärkungsstufe 117 zum
Erfassen und Verstärken
von über
dem dritten Datenbus übertragenen Signalen.
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Die
Ausgangssignale der dritten Verstärkungsstufe 117 werden
auf die Eingangs/Ausgangs-Kontaktflecken gegeben, wobei die dritte
Verstärkungsstufe 117 so
viele Leseverstärker
enthält, wie
Eingangs/Ausgangs-Kontaktflecke vorhanden sind.
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Nun
wird die Funktion des zweiten Ausführungsbeispiels der Erfindung
beschrieben.
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Als
Erstes werden Signale auf den Bitleitungen durch die ersten Verstärkungsstufen 111 verstärkt und
an die ersten Datenbusse 112 übertragen. Danach ist der Betrieb
des Übertragens
der Signale an die zweiten Datenbusse 114 über die
ersten Schaltabschnitte 113 derselbe wie beim ersten Ausführungsbeispiel
der Erfindung.
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Daher
wird für
das zweite Ausführungsbeispiel
nur der Betrieb des Übertragens
der Signale von den zweiten Verstärkungsstufen 115_1, 115_2, ..., 115_N an
den dritten Datenbus 116 und die dritte Verstärkungsstufe 117 beschrieben.
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Wie
es in den Zeichnungen dargestellt ist, sind die mehreren zweiten
Datenbusse 114_1, 114_2, ..., 114_N mit
den zweiten Verstärkungsstufen 115_1, 115_2,
..., 115_N ausgebildet und jeweils verbunden.
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Die
jeweiligen zweiten Verstärkungsstufen 115_1, 115_2,
..., 115_N erfassen und verstärken Signale, die über die
mit ihnen verbundenen zweiten Datenbusse 114_1, 114_2,
..., 114_N übertragen wurden.
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Durch
die zweiten Schaltabschnitte 119_1, 119_2, ..., 119_N wird
ermittelt, ob die durch die jeweiligen zweiten Verstärkungsstufen 115_1, 115_2, ..., 115_N verstärkten Signale
an den dritten Datenbus 116 übertragen werden oder nicht.
Da die zweiten Schaltabschnitte 119_1, ..., 199_N jeweils
mit den zweiten Verstärkungsstufen 115_1, 115_N verbunden
sind, wird abhängig
davon, welcher der zweiten Schaltabschnitte 119_1, ..., 119_N eingeschaltet
ist, bestimmt, von welchen der Zellenarrays 100 Daten an
den dritten Datenbus 116 übertragen werden.
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Daher
werden die Signale, die die eingeschalteten Schaltabschnitte der
zweiten Schaltabschnitte 119_1, ..., 119_N durchlaufen
haben, an den dritten Datenbus übertragen.
Dann überträgt der dritte
Datenbus 116 die Signale an die dritte Verstärkungsstufe 117.
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Anschließend erfasst
die dritte Verstärkungsstufe 117 die über den
dritten Datenbus 116 übertragenen
Signale und ver stärkt
diese, und sie gibt den sich ergebenden Wert an die Eingangs/Ausgangs-Kontaktflecke
aus.
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Wenn
dabei einer der ersten Datenbusse mit n/2 Bits arbeitet, arbeitet
einer der zweiten Datenbusse mit n Bits.
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Beim
in 13 dargestellten dritten Ausführungsbeispiel der Erfindung
ist eine Anzahl von Zellenarrays nur in Zeilenrichtung ausgebildet.
Anders gesagt, können
bei einem Speicher, der keine hohe Packungsdichte benötigt, die
Zellenarrays in Zeilenrichtung statt mit Matrixanordnung ausgebildet
sein. Dabei können
Lese- und Schreibvorgänge
für Daten über denselben
Datenbus ausgeführt
werden.
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Beim
ersten und zweiten Ausführungsbeispiel
der Erfindung sind die Schaltabschnitte mit den jeweiligen ersten
Datenbussen verbunden. Dagegen ist beim dritten Ausführungsbeispiel
der Erfindung der erste Datenbus 112 unmittelbar mit der
zweiten Verstärkungsstufe 120 verbunden.
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Wenn
die Zellenarrays wiederholt in Spaltenrichtung ausgebildet sind,
muss ein Schaltabschnitt eines der Zellenarrays auswählen. Wenn
jedoch die Zellenarrays auf dieselbe Weise wie beim dritten Ausführungsbeispiel
ausgebildet sind, ist kein Schaltabschnitt erforderlich.
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Das
heißt,
dass der erste Datenbus 112 unmittelbar mit der zweiten
Verstärkungsstufe 120 verbunden
ist, so dass die über
den ersten Datenbus 112 im oberen Teil und den ersten Datenbus 112 im unteren
Teil übertragenen
Signale durch die zweite Verstärkungsstufe 120 verstärkt und
dann an den zweiten Datenbus 114 übertragen werden. Dann überträgt der zweite
Datenbus 114 die Signale an die dritte Verstärkungsstufe 117.
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Beim
in 14 dargestellten vierten Ausführungsbeispiel der Erfindung
sind die Zellenarrays mit Matrixanordnung ausgebildet, jedoch sind
zwischen dem ersten Datenbus und der zweiten Verstärkungsstufe
keine Schaltabschnitte ausgebildet. Bei diesem vierten Ausführungsbeispiele
sind die Schaltabschnitte in Ausgangsanschlüssen der zweiten Verstärkungsstufen 120_1, 120_2,
..., 120_N ausgebildet.
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Bei
diesem vierten Ausführungsbeispiel
sind diese zweiten Verstärkungsstufen 120_1, 120_2,
..., 120_N entsprechend der Zahl der in Spaltenrichtung ausgebildeten
Zellenarrays vorhanden. Die Schaltabschnitte 121_1, 121_2,
..., 121_N sind zwischen den zweiten Verstärkungsstufen 120_1, 120_2,
..., 120_N und dem zweiten Datenbus 114 ausgebildet.
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Anders
gesagt, sind die zweiten Verstärkungsstufen 120_1, 120_2,
..., 120_N ausgebildet, und die Schaltabschnitte 121_1, 121_2,
..., 121_N sind mit den jeweiligen zweiten Verstärkungsstufen verbunden.
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Die
Ausgänge
der Schaltabschnitte 121_1, 121_2, ..., 121_N sind
mit dem zweiten Datenbus 114 verbunden, und dabei werden
Signale, die einen der ein-/ausgeschalteten Schaltabschnitte 121_1, 121_2,
..., 121_N durchlaufen haben, nur an den zweiten Datenbus 114 übertragen.
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Die
dritte Verstärkungsstufe 117 verstärkt die über den
zweiten Datenbus 114 übertragenen
Signale und liefert sie an die Eingangs/Ausgangs-Kontaktflecke.
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Beim
Leseverstärker
gemäß diesem
Ausführungsbeispiel
wird beim Erfassen von Daten einer Speicherzelle und beim abschließenden Liefern
derselben an die Eingangs/Ausgangs-Kontaktflecke eine dreistufige
Verstärkung
ausgeführt,
und Lese- und Schreibvorgänge
für Daten
werden über
denselben Da tenbus durch Kontrollieren von an die jeweiligen Verstärkungsstufen
gelieferten Steuersignalen ausgeführt.
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Wie
es in 15 dargestellt ist, beinhaltet die
erste Verstärkungsstufe
des Leseverstärkers
einen ersten Transistor T1 zum Schalten eines Signals auf der Hauptbitleitung,
das an seine Source geliefert wird; einen zweiten Transistor T2
zum Schalten eines Bezugssignals, das an seine Source geliefert
wird; einen dritten Transistor T3, dessen Gate mit der Source des
zweiten Transistors T2 verbunden ist und dessen Drain mit dem Drain
des ersten Transistors T1 verbunden ist; einen vierten Transistor
T4, dessen Gate mit dem Eingangsanschluss des ersten Transistors
T1 verbunden ist und dessen Drain mit dem Drain des zweiten Transistors
T2 verbunden ist; einen fünften
Transistor T5, dessen Source mit einem Masseanschluss verbunden
ist und dessen Drain gemeinsame mit dem dritten und vierten Transistor
verbunden ist; einen sechsten Transistor T6, dessen Gate mit dem
Drain des zweiten Transistors T2 verbunden ist, dessen Source mit
einem Versorgungsspannungsanschluss Vcc verbunden ist und dessen Drain
mit dem Drain des ersten Transistors T1 verbunden ist; einem siebten
Transistor T7, dessen Gate mit dem Drain des ersten Transistors
T1 verbunden ist, dessen Source mit dem Versorgungsspannungsanschluss
verbunden ist und dessen Drain mit dem Drain des zweiten Transistors
T2 verbunden ist; einen achten Transistor T8 zum Anfassen des Drains
des sechsten Transistors T6 an den Drain des siebten Transistors
T7; einen neunten Transistor T9, dessen Source mit dem Drain des
dritten Transistors T3 verbunden ist, um das verstärkte Signal
auf der Hauptbitleitung auf einen Datenbus DB1 zu schalten; und
einen zehnten Transistor, dessen Source mit dem Drain des vierten
Transistors T4 verbunden ist, um das Signal mit umgekehrter Phase
betreffend das verstärkte
Signal auf der Hauptbitleitung auf einen inversen Datenbus DBB1
zu schalten.
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Die
erste Verstärkungsstufe
des Verstärkers beinhaltet
ferner einen elften Transistor T11 zum Schalten des Signals auf
der Hauptbitleitung auf die Source des ersten Transistors T1 sowie
einen zwölften
Transistor T12 zum Schalten des Bezugssignals auf die Source des
zweiten Transistors T2.
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Der
elfte Transistor T11 wird durch ein Hauptbitleitungs-Steuersignal BLC
gesteuert, während
der zwölfte
Transistor T12 durch ein Bezugsbitleitungs-Steuersignal RLC gesteuert
wird.
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Indessen
wirkt der erste Transistor T1 so, dass er es ermöglicht, das verstärkte Signal
an das Gate des vierten Transistors T4 rückzukoppeln, und der zweite
Transistor T2 wirkt ferner so, dass er es ermöglicht, das verstärkte Signal
an das Gate des dritten Transistors T3 rückzukoppeln.
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Auch
werden der erste und zweite Transistor T1 und T2 im Fall eines Datenschreibvorgangs
eingeschaltet, jedoch im Fall eines Datenlesevorgangs ausgeschaltet.
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Der
neunte und der zehnte Transistor T9 und T10 werden durch ein Spaltenauswählsignal
CS gesteuert.
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In
dieser ersten Verstärkungsstufe
bestehen der sechste, siebte und achte Transistor T6, T7 und T8
jeweils aus einem PMOS-Transistor, und die anderen Transistoren
bestehen jeweils aus einem NMOS-Transistor.
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Der
fünfte
Transistor T5 wird durch das Leseverstärker-Freigabesignal SEN betrieben,
und der achte Transistor T8 wird durch das Leseverstärker-Ausgleichsignal
SEQ betrieben. Außerdem
wird an die Gates des ersten und zweiten Transistors T1 und T2 ein
Latchfreigabe-Steuersignal LEC angelegt.
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Nachfolgend
wird der Betrieb dieser ersten Verstärkungsstufe beschrieben.
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Während eines
Vorabladevorgangs werden das Hauptbitleitungs-Steuersignal BLC, das Bezugsbitleitungs-Steuersignal
REC und das Latchfreigabe-Steuersignal LEC hoch, während das
Spaltenauswählsignal
CS, das Leseverstärker-Freigabesignal SEN
und das Leseverstärker-Ausgleichssignal
SEQ niedrig werden.
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Im
Lesemodus werden das Leseverstärker-Ausgleichssignal
SEQ und das Leseverstärker-Freigabesignal
SEN hoch, während
das Hauptbitleitungs-Steuersignal BLC, das Bezugsbitleitungs-Steuersignal RLC
und das Latchfreigabe-Steuersignal LEC niedrig werden.
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Demgemäß wird das
Hauptbitleitungssignal verstärkt
und dann über
den Datenbus DB1 und den inversen Datenbus DBB1 an die zweite Verstärkungsstufe
ausgegeben.
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Dabei
wird das Latchfreigabe-Steuersignal LEC nach niedrig überführt, so
dass die Hauptbitleitung vom Datenbus DB1 und vom inversen Datenbus DBB1
getrennt wird.
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Anschließend werden,
im Fall des Schreibmodus, das Leseverstärker-Ausgleichssignal SEQ, das
Spaltenauswählsignal
CS und das Latchfreigabe-Steuersignal LEC auf den hohen Pegel gebracht, bevor
das Leseverstärker-Freigabesignal
SEN auf den hohen Pegel umgeschaltet wird. Demgemäß wird der
in eine Zelle einzuschreibende Datenwert über den Datenbus DB1 und den
inversen Datenbus DBB1 eingegeben, um an die Hauptbitleitung übertragen
zu werden.
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Wenn
ein Datenwert an die Hauptbitleitung übertragen ist, wird das Leseverstärker-Freigabesignal
SEN im Zustand, in dem die anderen Signale unverändert beibehalten werden, auf
den hohen Pegel überführt. Demgemäß wird die
erste Verstärkungsstufe
aktiv, um den Datenwert zum Einschreiben in eine entsprechende Zelle über die
Hauptbitleitung zu übertragen.
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Wie
oben beschrieben, ist es durch geeignetes Kontrollieren der der
ersten Verstärkungsstufe zugeführten Steuersignale
möglich,
sowohl einen Lesevorgang zum Lesen des Datenwerts in einer Zelle, der über den
Datenbus und den inversen Datenbus auszugeben ist, als auch einen
Schreibvorgang zum Einspeichern eines Datenwerts in einer entsprechenden
Zelle über
die Hauptbitleitung auszuführen.
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16 zeigt
Ausgangssignalverläufe
an Knoten SN1 und SN2 für
den Fall des Lesemodus. Dabei ist A eine Vorabladeperiode, B eine
Verstärkungsperiode,
C eine Pseudolatchperiode, D eine tatsächliche Latchperiode und E
eine Ausgabeperiode.
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Wie
es in der detallierten schematischen Ansicht der zweiten Verstärkungsstufe
eines Leseverstärkers
zum Erfassen eines über
den Datenbus DB1 und den inversehen Datenbus DBB1 übertragenen Signals
und zum Zuführen
des erfassten Signals zu einem anderen Datenbus DB2 und einem inversen Datenbus
DBB2 dargestellt ist, verfügt
die zweite Verstärkungsstufe
des Leseverstärkers über einen ersten
Transistor T1 zum Schalten des Signals auf dem Datenbus DB1, das
seiner Source zugeführt wird;
einen zweiten Transistor T2 zum Schalten des Signals auf dem inversen
Datenbus DBB1, das seiner Source zugeführt wird; einen dritten Transistor T3,
dessen Gate mit der Source des zweiten Transistors T2 verbunden
ist und dessen Drain mit dem Drain des ersten Transistors T1 verbunden
ist; einen vierten Transistor T4, dessen Gate mit dem Eingangsanschluss
des ersten Transistors T1 verbunden ist und dessen Drain mit dem
Drain des zweiten Transistors T2 verbunden ist; einen fünften Transistors
T5, dessen Source mit einem Masseanschluss verbunden ist und dessen
Drain gemeinsam an die Sources des dritten und vierten Transistors
angeschlossen ist; einen sechsten Transistors T6, dessen Gate mit
dem Drain des zweiten Transistors T2 verbunden ist, dessen Source
mit einem Versorgungsspannungsanschluss verbunden ist und dessen Drain
mit dem Drain des ersten Transistors T1 verbunden ist; einen siebten
Transistor T7, dessen Gate mit dem Drain des ersten Transistors
T1 verbunden ist, dessen Source mit dem Versorgungsspannungsanschluss
verbunden ist und dessen Drain mit dem Drain des zweiten Transistors
T2 verbunden ist; einen achten Transistor T8 zum Ausgleichen des Drains
des sechsten Transistors T6 mit dem Drain des siebten Transistors
T7; und einen neunten Transistor T9 zum Ausgleichen des Datenbusses
DB1 mit dem inversenen Datenbus DBB1.
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Der
erste Transistor T1 wirkt ferner so, dass er es ermöglicht,
das verstärkte
Signal an das Gate des vierten Transistors T4 rückzuführen, und der zweite Transistor
T2 wirkt ferner so, dass er es ermöglicht, das verstärkte Signal
an das Gate des dritten Transistors T3 rückzuführen.
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Der
sechste, siebte und achte Transistor T6, T7 und T8 bestehen jeweils
aus einem PMOS-Transistor, während
die anderen Transistoren jeweils aus einem NMOS-Transistor bestehen.
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Der
neunte Transistor T9 wird durch ein Datenbus-Ausgleichssignal DLEQ
zum Ausgleichen des Datenbusses DB1 und des inversen Datenbusses
DBB1 betrieben, während
der fünfte
Transistor T5 durch ein Leseverstärker-Freigabesignal DSEN betrieben
wird.
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Der
achte Transistor T8 wird durch ein Leseverstärker-Ausgleichssignal DSEQ
betrieben.
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An
die Gates des ersten und zweiten Transistors T1 und T2 wird ein
Latchfreigabe-Steuersignal DLEC gelegt.
-
Nun
wird die Funktion dieser zweiten Verstärkungsstufe beschrieben.
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Während des
Vorabladens sind das Datenbus-Ausgleichssignal DLEQ zum Ausgleichen
des Datenbusses DB1 mit dem inversen Datenbus DBB1 sowie das Latchfreigabe-Steuersignal
DLEC hoch, während
das Leseverstärker-Ausgleichssignal DSEQ
und das Leseverstärker-Freigabesignal
DSEN niedrig sind.
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Daher
werden der Datenbus DB1 und der inverse Datenbus DBB1 zur Schnittstellenbildung
mit dem Ausgang der ersten Verstärkungsstufe
auf den hohen Pegel vorab aufgeladen.
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Im
Fall des Lesemodus werden das Leseverstärker-Ausgleichssignal DSEQ
und das Leseverstärker-Freigabesignal
DSEN auf den hohen Pegel gesetzt, während das Datenbus-Ausgleichssignal DLEQ
und das Latchfreigabe-Steuersignal DLEC auf den niedrigen Pegel
gesetzt werden. In diesem Fall werden die Signale des Datenbusses
DB1 und des inversen Datenbusses DBB1 verstärkt.
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Dabei
wird das Latchfreigabe-Steuersignal DLEC niedrig, so dass der Datenbus
DB1 und der inverse Datenbus DBB1 vom Datenbus DB2 und vom inversen
Datenbus DBB2 zur Schnittstellenbildung mit dem Ausgang der zweiten
Verstärkungsstufe
getrennt werden.
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Im
Fall des Schreibmodus werden, bevor das Leseverstärker-Freigabesignal DSEN
auf den hohen Pegel überführt wird,
das Leseverstärker-Ausgleichssignal
DSEQ und das Latchfreigabe-Steuersignal DLEC
auf den hohen Pegel gesetzt, und das Datenbus-Ausgleichssignal DLEQ
wird auf den niedrigen Pegel gesetzt.
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Demgemäß werden
die in die Zelle einzuschreibenden Ausgangsdaten über den
Datenbus DB2 und den inversen Datenbus DBB2 an den Datenbus DB1
und den inversen Datenbus DBB1 übertragen.
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Wenn
ein einzuschreibender Datenwert an den Datenbus DB1 und den inversen
Datenbus DBB1 übertragen
wird, wird das Leseverstärker-Freigabesignal
DSEN im Zustand, in dem die anderen Signale unverändert beibehalten
werden, auf den hohen Pegel überführt.
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Im
Ergebnis wird die zweite Verstärkungsstufe
aktiv, so dass der verstärkte
Datenwert (der in die Zelle einzuschreibende Datenwert) an die erste
Verstärkungsstufe übertragen
wird, um den Datenwert über
die Hauptbitleitung einzuschreiben.
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Wie
es in der detaillierten schematischen Ansicht der 18 zur
dritten Verstärkungsstufe
eines erfindungsgemäßen Speichers
dargestellt ist, verstärkt
diese das über
den Datenbus DB2 und den inversen Datenbus DBB2 übertragene Signal und überträgt dieses
an den Eingangs/Ausgangs-Kontaktfleck.
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Die
dritte Verstärkungsstufe
verfügt über einen
ersten Transistor T1 zum Schalten des über den Datenbus DB2 übertragenen
Signals; einen zweiten Transistor T2 zum Schalten des über den
inversen Datenbus DBB2 übertragenen
Signals; einen dritten Transistor T3 zum Ausgleichen der Source
des ersten Transistors T1 mit der Source des zweiten Transistors
T2; einen vierten Transistor T4 zum Ausgleichen des Drains des ersten
Transistors T1 mit dem Drain des zweiten Transistors T2; einen fünften Transistor
T5 zum Schalten des Signals auf dem Datenbus DB2, das seiner Source
zugeführt
wird; einen sechsten Transistor T6 zum Schalten des Signals auf dem
in versen Datenbus DBB2, das seiner Source zugeführt wird; einen siebten Transistor
T7, dessen Gate mit der Source des sechsten Transistors T6 verbunden
ist und dessen Drain mit dem Drain des fünften Transistors T5 verbunden
ist; einen achten Transistor T8, dessen Gate mit dem Eingangsanschluss des
fünften
Transistors T5 verbunden ist und dessen Drain mit dem Drain des
sechsten Transistors T6 verbunden ist; einen neunten Transistor
T9, dessen Source mit einem Masseanschluss verbunden ist und dessen
Drain gemeinsam mit den Sources des siebten und achten Transistors
T7 und T8 verbunden ist; einen zehnten Transistor T10, dessen Gate
mit dem Drain des sechsten Transistors T6 verbunden ist, dessen
Source mit dem Versorgungsspannungsanschluss verbunden ist und dessen
Drain mit dem Drain des fünften
Transistors T5 verbunden ist; einen elften Transistor T11, dessen
Gate mit dem Drain des fünften
Transistors T5 verbunden ist, dessen Source mit dem Versorgungsspannungsanschluss
ist und dessen Drain mit dem Drain des sechsten Transistors T6 verbunden
ist; einen zwölften
Transistor T12 zum Ausgleichen des Drains des zehnten Transistors T10
mit dem Drain des elften Transistors T11; und einen dreizehnten
Transistor T13 zum Schalten des verstärkten Signals an den Eingangs/Ausgangs-Kontaktfleck.
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Der
dritte Transistor T3 und der vierte Transistor T4 werden durch ein
Datenbus-Ausgleichssignal DLOEQ zum Ausgleichen des Datenbusses
DB2 und des inversen Datenbusses DBB2 gesteuert.
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Der
fünfte
Transistor T5 wirkt ferner so, dass er es ermöglicht, das verstärkte Signal
an das Gate des sechsten Transistors T6 rückzuführen, und der sechste Transistor
T6 wirkt ferner so, dass er es ermöglicht, das verstärkte Signal
an das Gate des fünften
Transistors T5 rückzuführen.
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Der
neunte Transistor T9 wird durch ein Leseverstärker-Freigabesignal DOSEN betrieben,
während
der zwölfte
Transistor T12 durch ein Leseverstärker-Ausgleichssignal DOSEQ
betrieben wird.
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An
die Gates des fünften
und sechsten Transistors T5 und T6 wird ein Latchfreigabe-Steuersignal
DOLEC gelegt.
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Der
erste, zweite, dritte und vierte Transistor T1, T2, T3 und T4 schalten
die Daten auf dem Datenbus und dem inversen Datenbus und führen gleichzeitig
zu einem Ausgleich dieser Busse.
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Jeder
der bei den Ausführungsbeispielen
beschriebenen Schaltabschnitte verfügt über einen ersten Transistor
T1 zum Schalten des Signals auf dem Datenbus, einen zweiten Transistor
T2 zum Schalten des Signals auf dem inversen Datenbus, einen dritten Transistor
T3 zum Ausgleichen der Eingangsanschlüsse des ersten und zweiten
Transistors T1 und T2 sowie einen vierten Transistor T4 zum Ausgleichen
der Ausgangsanschlüsse
des ersten und zweiten Transistors T1 und T2.
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Nachfolgend
wird der Betrieb dieser dritten Verstärkungsstufe beschrieben.
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Während des
Vorabladevorgangs werden der Datenbus DB2 und der inverse Datenbus
DBB2 auf den hohen Pegel vorab aufgeladen. Dabei sind das an die
Gates des ersten und zweiten Transistors T1 und T2 angelegte Steuersignal
DOC2 sowie das an den dritten und vierten Transistor T3 und T4 angelegte
Steuersignal DLOEQ hoch, während
das Leseverstärker-Freigabesignal
DOSEN, das Leseverstärker-Ausgleichssignal
DOSEQ und das Latchfreigabe-Steuersignal DOLEC niedrig sind.
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Im
Fall des Lesemodus wird nur das an die Gates des dritten und vierten
Transistors T3 und T4 gelegte Steuersignal DLOEQ niedrig, während die anderen
Signale DOC1, DLOEQ, DOSEN, DOSEQ und das an das Gate des dreizehnten
Transistors T13 gelegte Steuersignal DOCS auf den hohen Pegel gesetzt
werden, so dass die Signale auf dem Datenbus DB2 und dem inversen
Datenbus DBB2 verstärkt
werden und dann über
den Eingangs/Ausgangs-Puffer an den Eingangs/Ausgangs-Kontaktfleck
gegeben werden.
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Im
Fall des Schreibmodus werden, bevor das Leseverstärker-Freigabesignal DOSEN
auf den hohen Pegel geändert
wird, die Steuersignale so kontrolliert, dass die Signale vom Eingangs/Ausgangs-Puffer
(zu schreibende Daten) an den Datenbus DB2 und den inversen Datenbus
DBB2 der dritten Verstärkungsstufe übertragen
werden.
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Wenn
die zu schreibenden Daten an den Datenbus DB2 und den inversen Datenbus
DBB2 übertragen
werden, wird das Leseverstärker-Aktivierungssignal
DOSEN im Zustand, in dem die anderen Signale unverändert beibehalten
werden, auf den hohen Pegel überführt.
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Im
Ergebnis wird die dritte Verstärkungsstufe aktiv,
so dass die verstärkten
Signale über
den Datenbus DB2 und den inversen Datenbus DBB2 an die zweite Verstärkungsstufe übertragen
werden. Die zweite Verstärkungsstufe
verstärkt
die über
den Datenbus DB2 und den inversen Datenbus DBB2 übertragenen Signale unter Steuerung
durch die Steuersignale, und sie überträgt die verstärkten Signale über den
Datenbus DB1 und den inversen Datenbus DBB1 an die erste Verstärkungsstufe.
Danach erfasst die erste Verstärkungsstufe
die eingegebenen Signale, und sie überträgt die erfassten Signale über die
Hauptbitleitung an die Zelle. Schließlich ist der Schreibvorgang
abgeschlossen.
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Wie
oben angegeben, verfügt
der erfindungsgemäße Leseverstärker eines
nichtflüchtigen ferroelektrischen
Speichers über
die Vorteile, dass sowohl Lese- als auch Schreibvorgänge unter
Verwendung eines einzelnen Datenbusses, also ohne gesonderten Lesedatenbus
und gesonderten Schreibdatenbus, dadurch ausgeführt werden können, dass
die den jeweiligen Verstärkungsstufen
zugeführten
Steuersignale kontrolliert werden. Dadurch ist das Layoutdesign
erleichtert und die Belastung des Datenbusses ist verringert.