JP3984331B2 - 差動伝送方法及び差動伝送回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の内部における差動データ伝送の高速化に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高速動作を実現するため、差動データ伝送の高速化がますます要求されている。
【０００３】
ＭＯＳ型半導体メモリ装置の１つであるシンクロナスＤＲＡＭでは、外部から供給されたクロック信号に同期してデータを連続的に読み出す動作や、該クロック信号に同期してデータを連続的に書き込む動作が要求される。特開平７−２２０４７４号公報には、シンクロナスＤＲＡＭのための高速かつ低消費電流動作を特徴とした差動伝送回路が開示されている。これは、メモリセルから１対の相補信号線（ＤＱ線）上に読み出されたデータを差動増幅したうえ他の１対の相補信号線（ＤＢ線）へ供給するためのデータ読み出しアンプをＮ＆ＰＭＯＳクロスカップルアンプで構成し、かつ差動データ伝送の１サイクルが第１〜第４の期間からなるパイプライン動作を採用し、第１の期間ではＤＱ線の電圧とＤＢ線の電圧とを個別かつ同時にイコライズし、第２の期間ではＤＢ線の電圧イコライズを継続しながらＤＱ線上にデータを受信し、第３の期間ではＤＱ線とＤＢ線とを連絡させてＤＱ線上のデータをＤＢ線へ伝送し、第４の期間ではＤＢ線上のデータを保持しながらＤＱ線とＤＢ線との連絡を絶ってＤＱ線の電圧をイコライズするというものである。
【０００４】
【発明が解決しようとする課題】
上記従来の差動伝送回路によれば、ＤＱ線の電圧の振れが小さいうちに第２の期間から第３の期間へ移行してＤＢ線へのセンス動作が開始すると、Ｎ＆ＰＭＯＳクロスカップルアンプの誤動作によりＤＢ線上に誤データが生じてしまう。このような事態を避けるためには、ＤＱ線の間にある程度以上の電位差（正常動作のために必要な所望の電位差）が生じた後にＤＢ線へのセンス動作が開始するように、シンクロナスＤＲＡＭの外部から供給されたクロック信号から上記パイプライン動作を制御するための制御クロック信号を生成しなければならない。ところが、ＤＱ線の電位差がちょうど所望の電位差に達した時点でＤＢ線へのセンス動作が開始するように制御クロック信号の発生タイミングを調整するのは非常に難しい。常に正常動作が行われるようにしようとすれば、制御クロック信号の発生にタイミングマージンを持たせて、ぎりぎりのタイミングより若干遅らせるように設定しなければならない。したがって、ある限度を越える高速データ伝送を実現できないという課題があった。
【０００５】
本発明の目的は、半導体メモリ装置等の半導体集積回路の内部における差動データ伝送を更に高速化することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明では、ＤＱ線の所定量以上の電圧の振れ（振幅）を検知するための手段を設け、該電圧の振れ検知に応答してＤＱ線上のデータをＤＢ線へ伝送することとした。したがって、従来のようなタイミングマージンの設定は不要である。
【０００７】
具体的に説明すると、本発明に係る差動データ伝送は、ＤＱ線の電圧をイコライズするステップと、ＤＱ線の電圧イコライズを停止しかつＤＢ線の電圧イコライズを開始するステップと、ＤＢ線の電圧イコライズを継続しながらＤＱ線上にデータを受信するステップと、ＤＱ線の所定量以上の電圧の振れを検知するステップと、該電圧の振れ検知に応答してＤＢ線の電圧イコライズを停止しかつＤＱ線とＤＢ線とを連絡させるステップとを備えることとしたものである。
【０００８】
また、自己完結的な差動データ伝送を実現するためには、ＤＱ線の電圧の振れ検知に応答して該ＤＱ線の電圧イコライズを再開するようにする。
【０００９】
なお、ＤＢ線の電圧が十分にイコライズされないうちにＤＱ線からＤＢ線へのデータ伝送が開始すると、ＤＢ線上に誤データが生じることがある。これを防止するためには、ＤＢ線の電圧イコライズの完了を検知するための手段を更に設け、ＤＱ線の電圧の振れが検知されかつＤＢ線の電圧イコライズの完了が検知されるまで待って、ＤＱ線上のデータをＤＢ線へ伝送することとする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
図１は、本発明に係る半導体メモリ装置であるシンクロナスＤＲＡＭの構成例を示すブロック図である。図１のシンクロナスＤＲＡＭは、メモリセルアレイ及びセンスアンプ列１００と、データ読み出しアンプ１１０と、出力回路１２０と、クロック発生回路１３０とを備えている。ただし、データの書き込みのための回路構成は図示が省略されている。
【００１２】
メモリセルアレイ及びセンスアンプ列１００は、センスアンプ１０１と、コラムスイッチ１０２とを備えている。センスアンプ１０１は不図示のメモリセルアレイに接続されたラッチ回路を内蔵しており、このラッチ回路の２つの内部ノードから１対のビット線が引き出されている。このビット線は、コラムスイッチ１０２を介して１対の相補信号線ＤＱ／ＸＤＱ（ＤＱ線）に接続されている。つまり、メモリセルアレイ及びセンスアンプ列１００は、ビット線及びＤＱ線を通じてセンスアンプ１０１のラッチ回路からデータを読み出すことにより所望のメモリセルからの読み出しデータが得られるようになっている。
【００１３】
メモリセルアレイ及びセンスアンプ列１００から引き出されたＤＱ線は、データ読み出しアンプ１１０に接続されている。データ読み出しアンプ１１０の出力は、１対の相補信号線ＤＢ／ＸＤＢ（ＤＢ線）を通じて出力回路１２０へ伝送され、該出力回路１２０から外部へ出力される。
【００１４】
クロック発生回路１３０は、シンクロナス動作のために与えられた外部クロック信号ＥＣＬＫから内部クロック信号ＩＣＬＫを生成し、該生成した内部クロック信号ＩＣＬＫをメモリ内部の各回路ブロックへ供給する。以下の説明では、クロック発生回路１３０からデータ読み出しアンプ１１０へ供給される内部クロック信号をリードイネーブル信号（ＲＥＮ信号）という。
【００１５】
図２は、図１中のデータ読み出しアンプ１１０を構成する差動伝送回路を示している。図２の差動伝送回路は、ＤＱ線とＤＢ線との間に介在した１対の相補信号線ＤＢＩ／ＸＤＢＩ（ＤＢＩ線）と、ＤＱ線の電圧をハイレベルにイコライズするための第１のイコライズ回路２と、ＤＢＩ線の電圧をローレベルにイコライズするための第２のイコライズ回路３と、ＤＢ線の電圧をハイレベルにイコライズするための第３のイコライズ回路４と、ＤＱ線上のデータをＤＢＩ線へ伝送するように該ＤＱ線とＤＢ線との間に介在したＮＭＯＳクロスカップルアンプ５と、ＤＢＩ線上のデータを保持するように該ＤＢＩ線の間に配置されたＰＭＯＳラッチ回路６と、ＤＢＩ線上のデータをＤＢ線へ伝送するように該ＤＢＩ線とＤＢ線との間に介在したＰＭＯＳクロスカップルアンプ７と、ＤＱ線の所定量以上の電圧の振れ（振幅）を検知するための第１の検知回路８と、ＤＢＩ線の電圧イコライズの完了を検知するための第２の検知回路９と、ＤＢ線の電圧イコライズの完了を検知するための第３の検知回路１０と、ＲＥＮ信号からイコライズ・センス・コントロール信号（ＥＳＣ信号）を生成するためのＲＳフリップフロップ１１とを備えている。０は接地端子、１は電源端子である。
【００１６】
第１のイコライズ回路２は、ＤＱ線の電圧をハイレベルにイコライズするための２個のＰＭＯＳトランジスタ１２，１３で構成される。両ＰＭＯＳトランジスタ１２，１３は、各々のゲートにＥＳＣ信号が印加され、各々のソースが電源端子１に共通接続され、各々のドレインがＤＱ線に接続されている。
【００１７】
第２のイコライズ回路３は、ＤＢＩ線の電圧をローレベルにイコライズするための２個のＮＭＯＳトランジスタ１４，１５で構成される。両ＮＭＯＳトランジスタ１４，１５は、各々のゲートにＥＳＣ信号が印加され、各々のソースが接地端子０に共通接続され、各々のドレインがＤＢＩ線に接続されている。
【００１８】
第３のイコライズ回路４は、ＤＢ線の電圧をハイレベルにイコライズするための２個のＰＭＯＳトランジスタ１６，１７で構成される。両ＰＭＯＳトランジスタ１６，１７は、各々のゲートにＥＳＣ信号の反転信号が印加され、各々のソースが電源端子１に共通接続され、各々のドレインがＤＢ線に接続されている。ＥＳＣ信号の反転信号は、インバータ３８により生成される。
【００１９】
ＮＭＯＳクロスカップルアンプ５は、３個のＰＭＯＳトランジスタ１８，１９，２０と、２個のＮＭＯＳトランジスタ２１，２２とで構成される。ＰＭＯＳトランジスタ１８は、ゲートにＥＳＣ信号が印加され、ソースが電源端子１に接続されている。ＰＭＯＳトランジスタ１９，２０は、各々のゲートがＤＱ線に接続され、各々のソースがＰＭＯＳトランジスタ１８のドレインに共通接続され、各々のドレインがＤＢＩ線に接続されている。ＮＭＯＳトランジスタ２１，２２は、ＤＢＩ線のうちの一方の電圧をローレベルに引き下げて保持するためのラッチ回路を構成するように、各々のゲートがＤＢＩ線に接続され、各々のソースが接地端子０に共通接続され、各々のドレインがゲートとは異なる側のＤＢＩ線に接続されている。
【００２０】
ＰＭＯＳラッチ回路６は、３個のＰＭＯＳトランジスタ２３，２４，２５で構成される。ＰＭＯＳトランジスタ２３は、ゲートにＥＳＣ信号と同相の遅延信号が印加され、ソースが電源端子１に接続されている。ＰＭＯＳトランジスタ２４，２５は、ＤＢＩ線のうちの一方の電圧をハイレベルに引き上げて保持するためのラッチ回路を構成するように、各々のゲートがＤＢＩ線に接続され、各々のソースがＰＭＯＳトランジスタ２３のドレインに共通接続され、各々のドレインがゲートとは異なる側のＤＢＩ線に接続されている。ＥＳＣ信号と同相の遅延信号は、２個のインバータ３４，３５により生成される。
【００２１】
ＰＭＯＳクロスカップルアンプ７は、２個のＰＭＯＳトランジスタ２６，２７と、２個のＮＭＯＳトランジスタ２８，２９とで構成される。ＰＭＯＳトランジスタ２６，２７は、ＤＢ線のうちの一方の電圧をハイレベルに引き上げて保持するためのラッチ回路を構成するように、各々のゲートがＤＢ線に接続され、各々のソースが電源端子１に共通接続され、各々のドレインがゲートとは異なる側のＤＢ線に接続されている。ＮＭＯＳトランジスタ２８，２９は、ＤＢ線のうちの一方の電圧をローレベルに引き下げて保持するためのラッチ回路を構成するように、各々のゲートがＤＢＩ線に接続され、各々のソースが接地端子０に共通接続され、各々のドレインがＤＢ線に接続されている。
【００２２】
第１の検知回路８は、ＤＱ線の各々の電圧を入力として受け取るＮＡＮＤ回路３０で構成される。第２の検知回路９は、ＤＢＩ線の各々の電圧を入力として受け取るＮＯＲ回路３１で構成される。第３の検知回路１０は、ＤＢ線の各々の電圧を入力として受け取るＮＡＮＤ回路３２と、該ＮＡＮＤ回路３２の出力を反転するためのインバータ３３とで構成されたＡＮＤ回路である。ＲＳフリップフロップ１１は、ＲＥＮ信号をセット入力として受け取り、第１、第２及び第３の検知回路８，９，１０の各々の出力の論理積をリセット入力として受け取り、かつ前記ＥＳＣ信号を出力するものである。第１、第２及び第３の検知回路８，９，１０の各々の出力の論理積、すなわちセンスイネーブル信号（ＳＥＮ信号）は、ＮＡＮＤ回路３６とインバータ３７とにより生成される。
【００２３】
次に、以上のように構成されたシンクロナスＤＲＡＭのデータ読み出し動作について説明する。図３は、図１のシンクロナスＤＲＡＭにおけるデータ読み出しアンプ１１０すなわち図２の差動伝送回路の動作を示す信号波形図である。
【００２４】
まず、スタンバイ状態では、ＲＥＮ信号及びＳＥＮ信号がともにローレベルである。ＲＳフリップフロップ１１は、ローレベルのＥＳＣ信号を出力する。したがって、第１のイコライズ回路２が活性化され、該第１のイコライズ回路２によりＤＱ線の電圧がハイレベルにイコライズされる。第２及び第３のイコライズ回路３，４は、それぞれ非活性化されている。
【００２５】
ＲＥＮ信号がハイレベルに立ち上がると、該ＲＥＮ信号に応答して、ＲＳフリップフロップ１１はＥＳＣ信号をハイレベルに遷移させる。したがって、第１のイコライズ回路２は非活性化され、第２及び第３のイコライズ回路３，４はそれぞれ活性化される。その結果、第１のイコライズ回路２によるＤＱ線の電圧イコライズが停止され、該ＤＱ線へのセンス動作が開始する。一方、第２のイコライズ回路３はＤＢＩ線の電圧イコライズを開始し、第３のイコライズ回路４はＤＢ線の電圧イコライズを開始する。ＤＢＩ線の電圧はローレベルに、ＤＢ線の電圧はハイレベルにそれぞれ移行する。ＤＢＩ線の電圧イコライズの完了は第２の検知回路９を構成するＮＯＲ回路３１により、ＤＢ線の電圧イコライズの完了は第３の検知回路１０を構成するＮＡＮＤ回路３２及びインバータ３３によりそれぞれ検知されるようになっている。なお、ハイレベルのＲＥＮ信号に応答してＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳトランジスタ１８がオフするので、ＤＱ線とＤＢＩ線との連絡は絶たれている。
【００２６】
上記のようにしてＤＱ線の電圧イコライズが完了した状態で、メモリセルアレイ及びセンスアンプ列１００から「０」又は「１」の論理値を有するデータが読み出される。データ読み出しアンプ１１０は、ＤＱ線を通じて該データを受信する。この際、ＤＱ線を構成する２本の信号線のうち受信データの論理値に対応した一方の信号線の電圧がローレベルへ移行する結果、ＤＱ線の間に電位差が発生する。第１の検知回路８を構成するＮＡＮＤ回路３０は、該ＤＱ線の電圧の振れを検知する。すなわち、ＮＡＮＤ回路３０は、ＤＱ線を構成する２本の信号線のうちの一方の信号線に論理ハイレベルから論理ローレベルへの電圧の振れが発生したことを検知して、ハイレベルの出力をＮＡＮＤ回路３６へ供給する。この時点で既にＤＢＩ線及びＤＢ線の電圧イコライズが完了しており、第２及び第３の検知回路９，１０の各々の出力が既にハイレベルになっていると、ＮＡＮＤ回路３０の出力がハイレベルに遷移した時点で直ちにＳＥＮ信号がハイレベルに遷移する。ＳＥＮ信号がハイレベルに遷移すると、ＲＳフリップフロップ１１はＥＳＣ信号をローレベルに戻す。
【００２７】
上記のようにしてＥＳＣ信号がローレベルに戻されると、第２及び第３のイコライズ回路３，４によるＤＢＩ線及びＤＢ線の各々の電圧イコライズが停止され、該ＤＢＩ線及びＤＢ線へのセンス動作が開始する。すなわち、ＰＭＯＳトランジスタ１８がオンすることによりＮＭＯＳクロスカップルアンプ５が活性化され、若干遅れてＰＭＯＳトランジスタ２３がオンすることによりＰＭＯＳラッチ回路６が活性化される。この際、ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳトランジスタ１９，２０は、ＤＱ線上のデータがＤＢＩ線へ伝送されるように、ＤＱ線の電位差に対応した電位差をＤＢＩ線に生じさせる。ＤＢＩ線に生じた電位差は、ＮＭＯＳクロスカップルアンプ５の中のＮＭＯＳトランジスタ２１，２２及びＰＭＯＳラッチ回路６の中のＰＭＯＳトランジスタ２４，２５により検知増幅され、かつ保持される。この結果、ＤＢＩ線上のデータが確定する。また、ＤＢＩ線のうちの一方の電圧がＰＭＯＳクロスカップルアンプ７の中のＮＭＯＳトランジスタ２８，２９の各々のしきい値電圧を越える程度に高くなった時点で、該ＮＭＯＳトランジスタ２８，２９のうちのゲート電圧が上昇した方のＮＭＯＳトランジスタがオンする結果、ＰＭＯＳクロスカップルアンプ７が活性化され、ＤＢＩ線の電位差に対応した電位差がＤＢ線に生じる。このようにしてＤＢＩ線上のデータがＤＢ線へ伝送される。ＤＢ線に生じた電位差は、ＰＭＯＳトランジスタ２６，２７及びＮＭＯＳトランジスタ２８，２９により検知増幅され、かつ保持される。この結果、ＤＢ線上のデータが確定する。このようにしてＤＢ線上に伝送されたデータは、図１に示すように、出力回路１２０を介して外部へ出力される。
【００２８】
一方、ＥＳＣ信号がローレベルに戻されると、第１のイコライズ回路２は直ちにＤＱ線の電圧イコライズを再開する。ＤＢ線の電位差が開き始めると、もはやＤＱ線へのセンス動作を継続する必要はないからである。第１の検知回路８を構成するＮＡＮＤ回路３０は、ＤＱ線の電圧イコライズの完了を検知するためにも用いられる。すなわち、ＮＡＮＤ回路３０は、ＤＱ線の電圧がハイレベルにイコライズされたことを検知すると、ローレベルの出力をＮＡＮＤ回路３６へ供給する。したがって、ＳＥＮ信号が元のローレベルに戻される。また、ＤＱ線の電圧がハイレベルにイコライズされると、ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳトランジスタ１９，２０がいずれもオフする結果、ＰＭＯＳトランジスタ１８がオン状態を保持しているにもかかわらず、ＮＭＯＳクロスカップルアンプ５においてＤＱ線とＤＢＩ線との連絡が絶たれる。この際、ＮＭＯＳクロスカップルアンプ５の中のＮＭＯＳトランジスタ２１，２２と、ＰＭＯＳラッチ回路６の中のＰＭＯＳトランジスタ２４，２５と、ＰＭＯＳクロスカップルアンプ７の中のＰＭＯＳトランジスタ２６，２７及びＮＭＯＳトランジスタ２８，２９とは各々保持動作を継続するので、ＤＢＩ線及びＤＢ線上のデータはいずれも保持される。
【００２９】
上記一連の動作により、ＲＥＮ信号、ＳＥＮ信号及びＥＳＣ信号がともにローレベルであるスタンバイ状態に戻る。再度ＲＥＮ信号をハイレベルに立ち上げると、次のデータの読み出し動作が開始する。
【００３０】
さて、ＤＢＩ線の電圧が十分にイコライズされないうちにＤＱ線からＤＢＩ線へのデータ伝送が開始すると、ＤＢＩ線上に誤データが生じることがある。同様に、ＤＢ線の電圧が十分にイコライズされないうちにＤＢＩ線からＤＢ線へのデータ伝送が開始すると、ＤＢ線上に誤データが生じることがある。これらの問題を解消するために、図２の例では、ＤＱ線の所定量以上の電圧の振れが第１の検知回路８により検知され、ＤＢＩ線のローレベルイコライズの完了が第２の検知回路９により検知され、かつＤＢ線のハイレベルイコライズの完了が第３の検知回路１０により検知されたときに、ＮＡＮＤ回路３６及びインバータ３７がＳＥＮ信号をハイレベルにするようにしている。
【００３１】
以上のとおり、図２のデータ読み出しアンプ１１０によれば、ＤＢＩ線及びＤＢ線の電圧イコライズ開始のきっかけをＲＥＮ信号で与えるだけで、ＥＳＣ信号がハイレベル（イコライズモード）に変化してＤＢＩ線及びＤＢ線の電圧イコライズが自動的に開始し、その後はＤＱ線へのデータの到来タイミングとＤＢＩ線及びＤＢ線の電圧イコライズの完了タイミングとに合わせてＥＳＣ信号がローレベル（センスモード）に戻ってＤＢＩ線及びＤＢ線へのセンス動作が自動的に開始する。つまり、データ読み出しアンプ１１０の外部から該アンプ内のセンス動作を制御する必要がなく、従来のようなタイミングマージンの設定は不要である。したがって、差動データ伝送の１サイクルの時間を短縮できる。換言すると、図２のデータ読み出しアンプ１１０によれば、複数のデータ読み出しを連続的にかつ従来より高速に実行することができる。
【００３２】
以上、シンクロナスＤＲＡＭへの本発明の適用例を説明したが、図２の構成を備えた差動伝送回路は他の半導体集積回路にも適用可能である。
【００３３】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＤＱ線の所定量以上の電圧の振れを検知するための手段を設け、該電圧の振れ検知に応答してＤＱ線上のデータをＤＢ線へ伝送することとしたので、従来のようなタイミングマージンの設定は不要である。したがって、半導体集積回路の内部における差動データ伝送を高速化することができる。
【００３４】
また、ＤＢ線の電圧イコライズの完了を検知するための手段を更に設け、ＤＱ線の電圧の振れが検知されかつＤＢ線の電圧イコライズの完了が検知されるまで待ってＤＱ線上のデータをＤＢ線へ伝送することで、誤データの伝送を防止できる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置の構成例を示すブロック図である。
【図２】図１中のデータ読み出しアンプの内部構成を示す回路図である。
【図３】図２のデータ読み出しアンプの動作を示す信号波形図である。
【符号の説明】
０ 接地端子
１ 電源端子
２ 第１のイコライズ回路
３ 第２のイコライズ回路
４ 第３のイコライズ回路
５ ＮＭＯＳクロスカップルアンプ（第１の伝送回路）
６ ＰＭＯＳラッチ回路（第１の伝送回路）
７ ＰＭＯＳクロスカップルアンプ（第２の伝送回路）
８ 第１の検知回路
９ 第２の検知回路
１０ 第３の検知回路
１１ ＲＳフリップフロップ（制御回路）
１２，１３，１６〜２０，２３〜２７ ＰＭＯＳトランジスタ
１４，１５，２１，２２，２８，２９ ＮＭＯＳトランジスタ
３０，３２，３６ ＮＡＮＤ回路
３１ ＮＯＲ回路
３３〜３５，３７，３８ インバータ
１００ メモリセルアレイ及びセンスアンプ列
１０１ センスアンプ
１０２ コラムスイッチ
１１０ データ読み出しアンプ
１２０ 出力回路
１３０ クロック発生回路
ＤＢ，ＸＤＢ 相補出力信号線（ＤＢ線、第３の相補信号線）
ＤＢＩ，ＸＤＢＩ 相補中間信号線（ＤＢＩ線、第２の相補信号線）
ＤＱ，ＸＤＱ 相補入力信号線（ＤＱ線、第１の相補信号線）
ＥＣＬＫ 外部クロック信号
ＥＳＣ イコライズ・センス・コントロール信号
ＩＣＬＫ 内部クロック信号
ＲＥＮ リードイネーブル信号
ＳＥＮ センスイネーブル信号

Claims (12)

1. 半導体集積回路内における差動データ伝送のための方法であって、
   １対の相補入力信号線の電圧をイコライズするステップと、
   前記相補入力信号線の電圧イコライズを停止し、かつ１対の相補出力信号線の電圧イコライズを開始するステップと、
   前記相補出力信号線の電圧イコライズを継続しながら前記相補入力信号線上にデータを受信するステップと、
   前記相補入力信号線の所定量以上の電圧の振れを検知するステップと、
   前記相補出力信号線の電圧イコライズの完了を検知するステップと、
   前記電圧の振れが検知され、かつ前記相補出力信号線の電圧イコライズの完了が検知されたときに、前記相補出力信号線の電圧イコライズを停止し、かつ前記相補入力信号線と前記相補出力信号線とを連絡させて前記相補入力信号線上のデータを前記相補出力信号線へ伝送するステップとを備えたことを特徴とする差動伝送方法。
2. 請求項１記載の差動伝送方法において、
   前記電圧の振れ検知に応答して前記相補入力信号線の電圧イコライズを再開するステップを更に備えたことを特徴とする差動伝送方法。
3. 半導体集積回路内における差動データ伝送のための回路であって、
   １対の第１の相補信号線と、
   前記第１の相補信号線の電圧を第１の電圧レベルにイコライズするための第１のイコライズ回路と、
   １対の第２の相補信号線と、
   前記第２の相補信号線の電圧を第２の電圧レベルにイコライズするための第２のイコライズ回路と、
   前記第１の相補信号線上にデータを受信するための手段と、
   前記第１の相補信号線の所定量以上の電圧の振れを検知するための第１の検知回路と、
   前記第１の相補信号線上のデータを前記第２の相補信号線へ伝送するための第１の伝送回路と、
   前記第１及び第２のイコライズ回路と、前記第１の伝送回路とを制御するための制御回路とを備え、
   前記制御回路は、
   スタンバイ状態において、前記第１のイコライズ回路に前記第１の相補信号線の電圧をイコライズさせ、
   イネーブル信号の入力に応答して、前記第１のイコライズ回路による前記第１の相補信号線の電圧イコライズを停止させ、前記第１の伝送回路に前記第１の相補信号線と前記第２の相補信号線との連絡を絶たせ、かつ前記第２のイコライズ回路に前記第２の相補信号線の電圧イコライズを開始させ、かつ、
   前記第１の検知回路による前記電圧の振れ検知に応答して、前記第２のイコライズ回路による前記第２の相補信号線の電圧イコライズを停止させ、かつ前記第１の伝送回路に前記第１の相補信号線と前記第２の相補信号線とを連絡させる機能を備えたことを特徴とする差動伝送回路。
4. 請求項３記載の差動伝送回路において、
   前記第１の伝送回路は、
   前記第１の相補信号線と前記第２の相補信号線との間に介在した第１導電型クロスカップルアンプと、
   前記第２の相補信号線の間に配置された第２導電型ラッチ回路とを備えたことを特徴とする差動伝送回路。
5. 請求項３記載の差動伝送回路において、
   前記制御回路は、前記第１の検知回路による前記電圧の振れ検知に応答して前記第１のイコライズ回路に前記第１の相補信号線の電圧イコライズを再開させる機能を更に備えたことを特徴とする差動伝送回路。
6. 請求項３記載の差動伝送回路において、
   前記第２の相補信号線の電圧イコライズの完了を検知するための第２の検知回路を更に備え、
   前記制御回路は、前記第１の検知回路が前記電圧の振れを検知し、かつ前記第２の検知回路が前記第２の相補信号線の電圧イコライズの完了を検知したときに、前記第１の伝送回路に前記第１の相補信号線上のデータを前記第２の相補信号線へ伝送させる機能を備えたことを特徴とする差動伝送回路。
7. 請求項３記載の差動伝送回路において、
   １対の第３の相補信号線と、
   前記第３の相補信号線の電圧を前記第１の電圧レベルにイコライズするための第３のイコライズ回路と、
   前記第２の相補信号線上のデータを前記第３の相補信号線へ伝送するための第２の伝送回路とを更に備え、
   前記制御回路は、
   前記イネーブル信号の入力に応答して前記第３のイコライズ回路に前記第３の相補信号線の電圧イコライズを開始させ、かつ、
   前記第１の検知回路による前記電圧の振れ検知に応答して前記第３のイコライズ回路による前記第３の相補信号線の電圧イコライズを停止させる機能を備えたことを特徴とする差動伝送回路。
8. 請求項７記載の差動伝送回路において、
   前記第２の伝送回路は、前記第２の相補信号線と前記第３の相補信号線との間に介在した第２導電型クロスカップルアンプを備えたことを特徴とする差動伝送回路。
9. 請求項７記載の差動伝送回路において、
   前記第３の相補信号線の電圧イコライズの完了を検知するための第３の検知回路を更に備え、
   前記制御回路は、前記第１の検知回路が前記電圧の振れを検知し、前記第２の検知回路が前記第２の相補信号線の電圧イコライズの完了を検知し、かつ前記第３の検知回路が前記第３の相補信号線の電圧イコライズの完了を検知したときに、前記第１の伝送回路に前記第１の相補信号線上のデータを前記第２の相補信号線へ伝送させ、かつ前記第２の伝送回路に前記第２の相補信号線上のデータを前記第３の相補信号線へ伝送させる機能を備えたことを特徴とする差動伝送回路。
10. 差動データ伝送のためのデータ読み出しアンプを有する半導体メモリ装置であって、
    前記データ読み出しアンプは、
    １対の相補入力信号線と、
    前記相補入力信号線の電圧をハイレベルにイコライズするための第１のイコライズ回路と、
    １対の相補中間信号線と、
    前記相補中間信号線の電圧をローレベルにイコライズするための第２のイコライズ回路と、
    １対の相補出力信号線と、
    前記相補出力信号線の電圧をハイレベルにイコライズするための第３のイコライズ回路と、
    前記相補入力信号線上にデータを受信するための手段と、
    前記相補入力信号線の所定量以上の電圧の振れを検知するための第１の検知回路と、
    前記相補中間信号線の電圧イコライズの完了を検知するための第２の検知回路と、
    前記相補出力信号線の電圧イコライズの完了を検知するための第３の検知回路と、
    前記相補入力信号線上のデータを前記相補中間信号線へ伝送するように前記相補入力信号線と前記相補中間信号線との間に介在したＮＭＯＳクロスカップルアンプと、
    前記相補中間信号線上のデータを保持するように前記相補中間信号線の間に配置されたＰＭＯＳラッチ回路と、
    前記相補中間信号線上のデータを前記相補出力信号線へ伝送するように前記相補中間信号線と前記相補出力信号線との間に介在したＰＭＯＳクロスカップルアンプと、
    前記第１、第２及び第３のイコライズ回路と、前記ＮＭＯＳクロスカップルアンプと、前記ＰＭＯＳラッチ回路とを制御するための制御回路とを備え、
    前記制御回路は、
    スタンバイ状態において、前記第１のイコライズ回路に前記相補入力信号線の電圧をイコライズさせ、
    リードイネーブル信号の入力に応答して、前記第１のイコライズ回路による前記相補入力信号線の電圧イコライズを停止させ、前記ＮＭＯＳクロスカップルアンプに前記相補入力信号線と前記相補中間信号線との連絡を絶たせ、かつ前記第２及び第３のイコライズ回路に前記相補中間信号線及び前記相補出力信号線の各々の電圧イコライズを開始させ、かつ、
    前記第１の検知回路が前記電圧の振れを検知し、かつ前記第２及び第３の検知回路が前記相補中間信号線及び前記相補出力信号線の各々の電圧イコライズの完了を検知したときに、前記第２及び第３のイコライズ回路による前記相補中間信号線及び前記相補出力信号線の各々の電圧イコライズを停止させ、前記ＮＭＯＳクロスカップルアンプに前記相補入力信号線上のデータを前記相補中間信号線へ伝送させ、前記ＰＭＯＳラッチ回路に該相補中間信号線上のデータを保持させ、前記ＰＭＯＳクロスカップルアンプに該相補中間信号線上のデータを前記相補出力信号線へ伝送させ、かつ前記第１のイコライズ回路に前記相補入力信号線の電圧イコライズを再開させる機能を備えたことを特徴とする半導体メモリ装置。
11. 請求項１０記載の半導体メモリ装置において、
    前記第１の検知回路は前記相補入力信号線の各々の電圧を入力として受け取るＮＡＮＤ回路を、前記第２の検知回路は前記相補中間信号線の各々の電圧を入力として受け取るＮＯＲ回路を、前記第３の検知回路は前記相補出力信号線の各々の電圧を入力として受け取るＡＮＤ回路をそれぞれ備えたことを特徴とする半導体メモリ装置。
12. 請求項１１記載の半導体メモリ装置において、
    前記制御回路は、前記リードイネーブル信号を第１の入力として受け取り、かつ前記第１、第２及び第３の検知回路の各々の出力の論理積を第２の入力として受け取るＲＳフリップフロップを備えたことを特徴とする半導体メモリ装置。

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