JPH1153885A - 差動伝送方法及び差動伝送回路 - Google Patents
差動伝送方法及び差動伝送回路Info
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- JPH1153885A JPH1153885A JP9207695A JP20769597A JPH1153885A JP H1153885 A JPH1153885 A JP H1153885A JP 9207695 A JP9207695 A JP 9207695A JP 20769597 A JP20769597 A JP 20769597A JP H1153885 A JPH1153885 A JP H1153885A
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Abstract
(57)【要約】
【課題】 半導体メモリ装置の内部における差動データ
伝送を高速化する。 【解決手段】 １対のＤＱ線から１対のＤＢＩ線を介し
て１対のＤＢ線へデータを差動伝送するためのアンプ
に、予めハイレベルにイコライズされたＤＱ線の所定量
以上の電圧の振れを検知するための回路８と、ＤＢＩ線
のローレベルイコライズの完了検知のための回路９と、
ＤＢ線のハイレベルイコライズの完了検知のための回路
１０とを設ける。リードイネーブル（ＲＥＮ）信号を与
えるだけで、イコライズ・センス・コントロール（ＥＳ
Ｃ）信号がハイレベルに変化してＤＢＩ線及びＤＢ線の
電圧イコライズが自動的に開始し、その後はＤＱ線への
データの到来タイミングとＤＢＩ線及びＤＢ線の電圧イ
コライズの完了タイミングとに合わせてＥＳＣ信号がロ
ーレベルに戻ってＤＢＩ線及びＤＢ線へのセンス動作が
自動的に開始するように、制御用のＲＳフリップフロッ
プ１１を設ける。
伝送を高速化する。 【解決手段】 １対のＤＱ線から１対のＤＢＩ線を介し
て１対のＤＢ線へデータを差動伝送するためのアンプ
に、予めハイレベルにイコライズされたＤＱ線の所定量
以上の電圧の振れを検知するための回路８と、ＤＢＩ線
のローレベルイコライズの完了検知のための回路９と、
ＤＢ線のハイレベルイコライズの完了検知のための回路
１０とを設ける。リードイネーブル（ＲＥＮ）信号を与
えるだけで、イコライズ・センス・コントロール（ＥＳ
Ｃ）信号がハイレベルに変化してＤＢＩ線及びＤＢ線の
電圧イコライズが自動的に開始し、その後はＤＱ線への
データの到来タイミングとＤＢＩ線及びＤＢ線の電圧イ
コライズの完了タイミングとに合わせてＥＳＣ信号がロ
ーレベルに戻ってＤＢＩ線及びＤＢ線へのセンス動作が
自動的に開始するように、制御用のＲＳフリップフロッ
プ１１を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
内部における差動データ伝送の高速化に関するものであ
る。
内部における差動データ伝送の高速化に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路の高速動作を実現
するため、差動データ伝送の高速化がますます要求され
ている。
するため、差動データ伝送の高速化がますます要求され
ている。
【０００３】ＭＯＳ型半導体メモリ装置の１つであるシ
ンクロナスＤＲＡＭでは、外部から供給されたクロック
信号に同期してデータを連続的に読み出す動作や、該ク
ロック信号に同期してデータを連続的に書き込む動作が
要求される。特開平７−２２０４７４号公報には、シン
クロナスＤＲＡＭのための高速かつ低消費電流動作を特
徴とした差動伝送回路が開示されている。これは、メモ
リセルから１対の相補信号線（ＤＱ線）上に読み出され
たデータを差動増幅したうえ他の１対の相補信号線（Ｄ
Ｂ線）へ供給するためのデータ読み出しアンプをＮ＆Ｐ
ＭＯＳクロスカップルアンプで構成し、かつ差動データ
伝送の１サイクルが第１〜第４の期間からなるパイプラ
イン動作を採用し、第１の期間ではＤＱ線の電圧とＤＢ
線の電圧とを個別かつ同時にイコライズし、第２の期間
ではＤＢ線の電圧イコライズを継続しながらＤＱ線上に
データを受信し、第３の期間ではＤＱ線とＤＢ線とを連
絡させてＤＱ線上のデータをＤＢ線へ伝送し、第４の期
間ではＤＢ線上のデータを保持しながらＤＱ線とＤＢ線
との連絡を絶ってＤＱ線の電圧をイコライズするという
ものである。
ンクロナスＤＲＡＭでは、外部から供給されたクロック
信号に同期してデータを連続的に読み出す動作や、該ク
ロック信号に同期してデータを連続的に書き込む動作が
要求される。特開平７−２２０４７４号公報には、シン
クロナスＤＲＡＭのための高速かつ低消費電流動作を特
徴とした差動伝送回路が開示されている。これは、メモ
リセルから１対の相補信号線（ＤＱ線）上に読み出され
たデータを差動増幅したうえ他の１対の相補信号線（Ｄ
Ｂ線）へ供給するためのデータ読み出しアンプをＮ＆Ｐ
ＭＯＳクロスカップルアンプで構成し、かつ差動データ
伝送の１サイクルが第１〜第４の期間からなるパイプラ
イン動作を採用し、第１の期間ではＤＱ線の電圧とＤＢ
線の電圧とを個別かつ同時にイコライズし、第２の期間
ではＤＢ線の電圧イコライズを継続しながらＤＱ線上に
データを受信し、第３の期間ではＤＱ線とＤＢ線とを連
絡させてＤＱ線上のデータをＤＢ線へ伝送し、第４の期
間ではＤＢ線上のデータを保持しながらＤＱ線とＤＢ線
との連絡を絶ってＤＱ線の電圧をイコライズするという
ものである。
【０００４】
【発明が解決しようとする課題】上記従来の差動伝送回
路によれば、ＤＱ線の電圧の振れが小さいうちに第２の
期間から第３の期間へ移行してＤＢ線へのセンス動作が
開始すると、Ｎ＆ＰＭＯＳクロスカップルアンプの誤動
作によりＤＢ線上に誤データが生じてしまう。このよう
な事態を避けるためには、ＤＱ線の間にある程度以上の
電位差（正常動作のために必要な所望の電位差）が生じ
た後にＤＢ線へのセンス動作が開始するように、シンク
ロナスＤＲＡＭの外部から供給されたクロック信号から
上記パイプライン動作を制御するための制御クロック信
号を生成しなければならない。ところが、ＤＱ線の電位
差がちょうど所望の電位差に達した時点でＤＢ線へのセ
ンス動作が開始するように制御クロック信号の発生タイ
ミングを調整するのは非常に難しい。常に正常動作が行
われるようにしようとすれば、制御クロック信号の発生
にタイミングマージンを持たせて、ぎりぎりのタイミン
グより若干遅らせるように設定しなければならない。し
たがって、ある限度を越える高速データ伝送を実現でき
ないという課題があった。
路によれば、ＤＱ線の電圧の振れが小さいうちに第２の
期間から第３の期間へ移行してＤＢ線へのセンス動作が
開始すると、Ｎ＆ＰＭＯＳクロスカップルアンプの誤動
作によりＤＢ線上に誤データが生じてしまう。このよう
な事態を避けるためには、ＤＱ線の間にある程度以上の
電位差（正常動作のために必要な所望の電位差）が生じ
た後にＤＢ線へのセンス動作が開始するように、シンク
ロナスＤＲＡＭの外部から供給されたクロック信号から
上記パイプライン動作を制御するための制御クロック信
号を生成しなければならない。ところが、ＤＱ線の電位
差がちょうど所望の電位差に達した時点でＤＢ線へのセ
ンス動作が開始するように制御クロック信号の発生タイ
ミングを調整するのは非常に難しい。常に正常動作が行
われるようにしようとすれば、制御クロック信号の発生
にタイミングマージンを持たせて、ぎりぎりのタイミン
グより若干遅らせるように設定しなければならない。し
たがって、ある限度を越える高速データ伝送を実現でき
ないという課題があった。
【０００５】本発明の目的は、半導体メモリ装置等の半
導体集積回路の内部における差動データ伝送を更に高速
化することにある。
導体集積回路の内部における差動データ伝送を更に高速
化することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、ＤＱ線の所定量以上の電圧の振れ（振
幅）を検知するための手段を設け、該電圧の振れ検知に
応答してＤＱ線上のデータをＤＢ線へ伝送することとし
た。したがって、従来のようなタイミングマージンの設
定は不要である。
め、本発明では、ＤＱ線の所定量以上の電圧の振れ（振
幅）を検知するための手段を設け、該電圧の振れ検知に
応答してＤＱ線上のデータをＤＢ線へ伝送することとし
た。したがって、従来のようなタイミングマージンの設
定は不要である。
【０００７】具体的に説明すると、本発明に係る差動デ
ータ伝送は、ＤＱ線の電圧をイコライズするステップ
と、ＤＱ線の電圧イコライズを停止しかつＤＢ線の電圧
イコライズを開始するステップと、ＤＢ線の電圧イコラ
イズを継続しながらＤＱ線上にデータを受信するステッ
プと、ＤＱ線の所定量以上の電圧の振れを検知するステ
ップと、該電圧の振れ検知に応答してＤＢ線の電圧イコ
ライズを停止しかつＤＱ線とＤＢ線とを連絡させるステ
ップとを備えることとしたものである。
ータ伝送は、ＤＱ線の電圧をイコライズするステップ
と、ＤＱ線の電圧イコライズを停止しかつＤＢ線の電圧
イコライズを開始するステップと、ＤＢ線の電圧イコラ
イズを継続しながらＤＱ線上にデータを受信するステッ
プと、ＤＱ線の所定量以上の電圧の振れを検知するステ
ップと、該電圧の振れ検知に応答してＤＢ線の電圧イコ
ライズを停止しかつＤＱ線とＤＢ線とを連絡させるステ
ップとを備えることとしたものである。
【０００８】また、自己完結的な差動データ伝送を実現
するためには、ＤＱ線の電圧の振れ検知に応答して該Ｄ
Ｑ線の電圧イコライズを再開するようにする。
するためには、ＤＱ線の電圧の振れ検知に応答して該Ｄ
Ｑ線の電圧イコライズを再開するようにする。
【０００９】なお、ＤＢ線の電圧が十分にイコライズさ
れないうちにＤＱ線からＤＢ線へのデータ伝送が開始す
ると、ＤＢ線上に誤データが生じることがある。これを
防止するためには、ＤＢ線の電圧イコライズの完了を検
知するための手段を更に設け、ＤＱ線の電圧の振れが検
知されかつＤＢ線の電圧イコライズの完了が検知される
まで待って、ＤＱ線上のデータをＤＢ線へ伝送すること
とする。
れないうちにＤＱ線からＤＢ線へのデータ伝送が開始す
ると、ＤＢ線上に誤データが生じることがある。これを
防止するためには、ＤＢ線の電圧イコライズの完了を検
知するための手段を更に設け、ＤＱ線の電圧の振れが検
知されかつＤＢ線の電圧イコライズの完了が検知される
まで待って、ＤＱ線上のデータをＤＢ線へ伝送すること
とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１１】図１は、本発明に係る半導体メモリ装置で
あるシンクロナスＤＲＡＭの構成例を示すブロック図で
ある。図１のシンクロナスＤＲＡＭは、メモリセルアレ
イ及びセンスアンプ列１００と、データ読み出しアンプ
１１０と、出力回路１２０と、クロック発生回路１３０
とを備えている。ただし、データの書き込みのための回
路構成は図示が省略されている。
あるシンクロナスＤＲＡＭの構成例を示すブロック図で
ある。図１のシンクロナスＤＲＡＭは、メモリセルアレ
イ及びセンスアンプ列１００と、データ読み出しアンプ
１１０と、出力回路１２０と、クロック発生回路１３０
とを備えている。ただし、データの書き込みのための回
路構成は図示が省略されている。
【００１２】メモリセルアレイ及びセンスアンプ列１０
０は、センスアンプ１０１と、コラムスイッチ１０２と
を備えている。センスアンプ１０１は不図示のメモリセ
ルアレイに接続されたラッチ回路を内蔵しており、この
ラッチ回路の２つの内部ノードから１対のビット線が引
き出されている。このビット線は、コラムスイッチ１０
２を介して１対の相補信号線ＤＱ／ＸＤＱ（ＤＱ線）に
接続されている。つまり、メモリセルアレイ及びセンス
アンプ列１００は、ビット線及びＤＱ線を通じてセンス
アンプ１０１のラッチ回路からデータを読み出すことに
より所望のメモリセルからの読み出しデータが得られる
ようになっている。
０は、センスアンプ１０１と、コラムスイッチ１０２と
を備えている。センスアンプ１０１は不図示のメモリセ
ルアレイに接続されたラッチ回路を内蔵しており、この
ラッチ回路の２つの内部ノードから１対のビット線が引
き出されている。このビット線は、コラムスイッチ１０
２を介して１対の相補信号線ＤＱ／ＸＤＱ（ＤＱ線）に
接続されている。つまり、メモリセルアレイ及びセンス
アンプ列１００は、ビット線及びＤＱ線を通じてセンス
アンプ１０１のラッチ回路からデータを読み出すことに
より所望のメモリセルからの読み出しデータが得られる
ようになっている。
【００１３】メモリセルアレイ及びセンスアンプ列１０
０から引き出されたＤＱ線は、データ読み出しアンプ１
１０に接続されている。データ読み出しアンプ１１０の
出力は、１対の相補信号線ＤＢ／ＸＤＢ（ＤＢ線）を通
じて出力回路１２０へ伝送され、該出力回路１２０から
外部へ出力される。
０から引き出されたＤＱ線は、データ読み出しアンプ１
１０に接続されている。データ読み出しアンプ１１０の
出力は、１対の相補信号線ＤＢ／ＸＤＢ（ＤＢ線）を通
じて出力回路１２０へ伝送され、該出力回路１２０から
外部へ出力される。
【００１４】クロック発生回路１３０は、シンクロナス
動作のために与えられた外部クロック信号ＥＣＬＫから
内部クロック信号ＩＣＬＫを生成し、該生成した内部ク
ロック信号ＩＣＬＫをメモリ内部の各回路ブロックへ供
給する。以下の説明では、クロック発生回路１３０から
データ読み出しアンプ１１０へ供給される内部クロック
信号をリードイネーブル信号（ＲＥＮ信号）という。
動作のために与えられた外部クロック信号ＥＣＬＫから
内部クロック信号ＩＣＬＫを生成し、該生成した内部ク
ロック信号ＩＣＬＫをメモリ内部の各回路ブロックへ供
給する。以下の説明では、クロック発生回路１３０から
データ読み出しアンプ１１０へ供給される内部クロック
信号をリードイネーブル信号（ＲＥＮ信号）という。
【００１５】図２は、図１中のデータ読み出しアンプ１
１０を構成する差動伝送回路を示している。図２の差動
伝送回路は、ＤＱ線とＤＢ線との間に介在した１対の相
補信号線ＤＢＩ／ＸＤＢＩ（ＤＢＩ線）と、ＤＱ線の電
圧をハイレベルにイコライズするための第１のイコライ
ズ回路２と、ＤＢＩ線の電圧をローレベルにイコライズ
するための第２のイコライズ回路３と、ＤＢ線の電圧を
ハイレベルにイコライズするための第３のイコライズ回
路４と、ＤＱ線上のデータをＤＢＩ線へ伝送するように
該ＤＱ線とＤＢ線との間に介在したＮＭＯＳクロスカッ
プルアンプ５と、ＤＢＩ線上のデータを保持するように
該ＤＢＩ線の間に配置されたＰＭＯＳラッチ回路６と、
ＤＢＩ線上のデータをＤＢ線へ伝送するように該ＤＢＩ
線とＤＢ線との間に介在したＰＭＯＳクロスカップルア
ンプ７と、ＤＱ線の所定量以上の電圧の振れ（振幅）を
検知するための第１の検知回路８と、ＤＢＩ線の電圧イ
コライズの完了を検知するための第２の検知回路９と、
ＤＢ線の電圧イコライズの完了を検知するための第３の
検知回路１０と、ＲＥＮ信号からイコライズ・センス・
コントロール信号（ＥＳＣ信号）を生成するためのＲＳ
フリップフロップ１１とを備えている。０は接地端子、
１は電源端子である。
１０を構成する差動伝送回路を示している。図２の差動
伝送回路は、ＤＱ線とＤＢ線との間に介在した１対の相
補信号線ＤＢＩ／ＸＤＢＩ（ＤＢＩ線）と、ＤＱ線の電
圧をハイレベルにイコライズするための第１のイコライ
ズ回路２と、ＤＢＩ線の電圧をローレベルにイコライズ
するための第２のイコライズ回路３と、ＤＢ線の電圧を
ハイレベルにイコライズするための第３のイコライズ回
路４と、ＤＱ線上のデータをＤＢＩ線へ伝送するように
該ＤＱ線とＤＢ線との間に介在したＮＭＯＳクロスカッ
プルアンプ５と、ＤＢＩ線上のデータを保持するように
該ＤＢＩ線の間に配置されたＰＭＯＳラッチ回路６と、
ＤＢＩ線上のデータをＤＢ線へ伝送するように該ＤＢＩ
線とＤＢ線との間に介在したＰＭＯＳクロスカップルア
ンプ７と、ＤＱ線の所定量以上の電圧の振れ（振幅）を
検知するための第１の検知回路８と、ＤＢＩ線の電圧イ
コライズの完了を検知するための第２の検知回路９と、
ＤＢ線の電圧イコライズの完了を検知するための第３の
検知回路１０と、ＲＥＮ信号からイコライズ・センス・
コントロール信号（ＥＳＣ信号）を生成するためのＲＳ
フリップフロップ１１とを備えている。０は接地端子、
１は電源端子である。
【００１６】第１のイコライズ回路２は、ＤＱ線の電圧
をハイレベルにイコライズするための２個のＰＭＯＳト
ランジスタ１２，１３で構成される。両ＰＭＯＳトラン
ジスタ１２，１３は、各々のゲートにＥＳＣ信号が印加
され、各々のソースが電源端子１に共通接続され、各々
のドレインがＤＱ線に接続されている。
をハイレベルにイコライズするための２個のＰＭＯＳト
ランジスタ１２，１３で構成される。両ＰＭＯＳトラン
ジスタ１２，１３は、各々のゲートにＥＳＣ信号が印加
され、各々のソースが電源端子１に共通接続され、各々
のドレインがＤＱ線に接続されている。
【００１７】第２のイコライズ回路３は、ＤＢＩ線の電
圧をローレベルにイコライズするための２個のＮＭＯＳ
トランジスタ１４，１５で構成される。両ＮＭＯＳトラ
ンジスタ１４，１５は、各々のゲートにＥＳＣ信号が印
加され、各々のソースが接地端子０に共通接続され、各
々のドレインがＤＢＩ線に接続されている。
圧をローレベルにイコライズするための２個のＮＭＯＳ
トランジスタ１４，１５で構成される。両ＮＭＯＳトラ
ンジスタ１４，１５は、各々のゲートにＥＳＣ信号が印
加され、各々のソースが接地端子０に共通接続され、各
々のドレインがＤＢＩ線に接続されている。
【００１８】第３のイコライズ回路４は、ＤＢ線の電圧
をハイレベルにイコライズするための２個のＰＭＯＳト
ランジスタ１６，１７で構成される。両ＰＭＯＳトラン
ジスタ１６，１７は、各々のゲートにＥＳＣ信号の反転
信号が印加され、各々のソースが電源端子１に共通接続
され、各々のドレインがＤＢ線に接続されている。ＥＳ
Ｃ信号の反転信号は、インバータ３８により生成され
る。
をハイレベルにイコライズするための２個のＰＭＯＳト
ランジスタ１６，１７で構成される。両ＰＭＯＳトラン
ジスタ１６，１７は、各々のゲートにＥＳＣ信号の反転
信号が印加され、各々のソースが電源端子１に共通接続
され、各々のドレインがＤＢ線に接続されている。ＥＳ
Ｃ信号の反転信号は、インバータ３８により生成され
る。
【００１９】ＮＭＯＳクロスカップルアンプ５は、３個
のＰＭＯＳトランジスタ１８，１９，２０と、２個のＮ
ＭＯＳトランジスタ２１，２２とで構成される。ＰＭＯ
Ｓトランジスタ１８は、ゲートにＥＳＣ信号が印加さ
れ、ソースが電源端子１に接続されている。ＰＭＯＳト
ランジスタ１９，２０は、各々のゲートがＤＱ線に接続
され、各々のソースがＰＭＯＳトランジスタ１８のドレ
インに共通接続され、各々のドレインがＤＢＩ線に接続
されている。ＮＭＯＳトランジスタ２１，２２は、ＤＢ
Ｉ線のうちの一方の電圧をローレベルに引き下げて保持
するためのラッチ回路を構成するように、各々のゲート
がＤＢＩ線に接続され、各々のソースが接地端子０に共
通接続され、各々のドレインがゲートとは異なる側のＤ
ＢＩ線に接続されている。
のＰＭＯＳトランジスタ１８，１９，２０と、２個のＮ
ＭＯＳトランジスタ２１，２２とで構成される。ＰＭＯ
Ｓトランジスタ１８は、ゲートにＥＳＣ信号が印加さ
れ、ソースが電源端子１に接続されている。ＰＭＯＳト
ランジスタ１９，２０は、各々のゲートがＤＱ線に接続
され、各々のソースがＰＭＯＳトランジスタ１８のドレ
インに共通接続され、各々のドレインがＤＢＩ線に接続
されている。ＮＭＯＳトランジスタ２１，２２は、ＤＢ
Ｉ線のうちの一方の電圧をローレベルに引き下げて保持
するためのラッチ回路を構成するように、各々のゲート
がＤＢＩ線に接続され、各々のソースが接地端子０に共
通接続され、各々のドレインがゲートとは異なる側のＤ
ＢＩ線に接続されている。
【００２０】ＰＭＯＳラッチ回路６は、３個のＰＭＯＳ
トランジスタ２３，２４，２５で構成される。ＰＭＯＳ
トランジスタ２３は、ゲートにＥＳＣ信号と同相の遅延
信号が印加され、ソースが電源端子１に接続されてい
る。ＰＭＯＳトランジスタ２４，２５は、ＤＢＩ線のう
ちの一方の電圧をハイレベルに引き上げて保持するため
のラッチ回路を構成するように、各々のゲートがＤＢＩ
線に接続され、各々のソースがＰＭＯＳトランジスタ２
３のドレインに共通接続され、各々のドレインがゲート
とは異なる側のＤＢＩ線に接続されている。ＥＳＣ信号
と同相の遅延信号は、２個のインバータ３４，３５によ
り生成される。
トランジスタ２３，２４，２５で構成される。ＰＭＯＳ
トランジスタ２３は、ゲートにＥＳＣ信号と同相の遅延
信号が印加され、ソースが電源端子１に接続されてい
る。ＰＭＯＳトランジスタ２４，２５は、ＤＢＩ線のう
ちの一方の電圧をハイレベルに引き上げて保持するため
のラッチ回路を構成するように、各々のゲートがＤＢＩ
線に接続され、各々のソースがＰＭＯＳトランジスタ２
３のドレインに共通接続され、各々のドレインがゲート
とは異なる側のＤＢＩ線に接続されている。ＥＳＣ信号
と同相の遅延信号は、２個のインバータ３４，３５によ
り生成される。
【００２１】ＰＭＯＳクロスカップルアンプ７は、２個
のＰＭＯＳトランジスタ２６，２７と、２個のＮＭＯＳ
トランジスタ２８，２９とで構成される。ＰＭＯＳトラ
ンジスタ２６，２７は、ＤＢ線のうちの一方の電圧をハ
イレベルに引き上げて保持するためのラッチ回路を構成
するように、各々のゲートがＤＢ線に接続され、各々の
ソースが電源端子１に共通接続され、各々のドレインが
ゲートとは異なる側のＤＢ線に接続されている。ＮＭＯ
Ｓトランジスタ２８，２９は、ＤＢ線のうちの一方の電
圧をローレベルに引き下げて保持するためのラッチ回路
を構成するように、各々のゲートがＤＢＩ線に接続さ
れ、各々のソースが接地端子０に共通接続され、各々の
ドレインがＤＢ線に接続されている。
のＰＭＯＳトランジスタ２６，２７と、２個のＮＭＯＳ
トランジスタ２８，２９とで構成される。ＰＭＯＳトラ
ンジスタ２６，２７は、ＤＢ線のうちの一方の電圧をハ
イレベルに引き上げて保持するためのラッチ回路を構成
するように、各々のゲートがＤＢ線に接続され、各々の
ソースが電源端子１に共通接続され、各々のドレインが
ゲートとは異なる側のＤＢ線に接続されている。ＮＭＯ
Ｓトランジスタ２８，２９は、ＤＢ線のうちの一方の電
圧をローレベルに引き下げて保持するためのラッチ回路
を構成するように、各々のゲートがＤＢＩ線に接続さ
れ、各々のソースが接地端子０に共通接続され、各々の
ドレインがＤＢ線に接続されている。
【００２２】第１の検知回路８は、ＤＱ線の各々の電圧
を入力として受け取るＮＡＮＤ回路３０で構成される。
第２の検知回路９は、ＤＢＩ線の各々の電圧を入力とし
て受け取るＮＯＲ回路３１で構成される。第３の検知回
路１０は、ＤＢ線の各々の電圧を入力として受け取るＮ
ＡＮＤ回路３２と、該ＮＡＮＤ回路３２の出力を反転す
るためのインバータ３３とで構成されたＡＮＤ回路であ
る。ＲＳフリップフロップ１１は、ＲＥＮ信号をセット
入力として受け取り、第１、第２及び第３の検知回路
８，９，１０の各々の出力の論理積をリセット入力とし
て受け取り、かつ前記ＥＳＣ信号を出力するものであ
る。第１、第２及び第３の検知回路８，９，１０の各々
の出力の論理積、すなわちセンスイネーブル信号（ＳＥ
Ｎ信号）は、ＮＡＮＤ回路３６とインバータ３７とによ
り生成される。
を入力として受け取るＮＡＮＤ回路３０で構成される。
第２の検知回路９は、ＤＢＩ線の各々の電圧を入力とし
て受け取るＮＯＲ回路３１で構成される。第３の検知回
路１０は、ＤＢ線の各々の電圧を入力として受け取るＮ
ＡＮＤ回路３２と、該ＮＡＮＤ回路３２の出力を反転す
るためのインバータ３３とで構成されたＡＮＤ回路であ
る。ＲＳフリップフロップ１１は、ＲＥＮ信号をセット
入力として受け取り、第１、第２及び第３の検知回路
８，９，１０の各々の出力の論理積をリセット入力とし
て受け取り、かつ前記ＥＳＣ信号を出力するものであ
る。第１、第２及び第３の検知回路８，９，１０の各々
の出力の論理積、すなわちセンスイネーブル信号（ＳＥ
Ｎ信号）は、ＮＡＮＤ回路３６とインバータ３７とによ
り生成される。
【００２３】次に、以上のように構成されたシンクロナ
スＤＲＡＭのデータ読み出し動作について説明する。図
３は、図１のシンクロナスＤＲＡＭにおけるデータ読み
出しアンプ１１０すなわち図２の差動伝送回路の動作を
示す信号波形図である。
スＤＲＡＭのデータ読み出し動作について説明する。図
３は、図１のシンクロナスＤＲＡＭにおけるデータ読み
出しアンプ１１０すなわち図２の差動伝送回路の動作を
示す信号波形図である。
【００２４】まず、スタンバイ状態では、ＲＥＮ信号及
びＳＥＮ信号がともにローレベルである。ＲＳフリップ
フロップ１１は、ローレベルのＥＳＣ信号を出力する。
したがって、第１のイコライズ回路２が活性化され、該
第１のイコライズ回路２によりＤＱ線の電圧がハイレベ
ルにイコライズされる。第２及び第３のイコライズ回路
３，４は、それぞれ非活性化されている。
びＳＥＮ信号がともにローレベルである。ＲＳフリップ
フロップ１１は、ローレベルのＥＳＣ信号を出力する。
したがって、第１のイコライズ回路２が活性化され、該
第１のイコライズ回路２によりＤＱ線の電圧がハイレベ
ルにイコライズされる。第２及び第３のイコライズ回路
３，４は、それぞれ非活性化されている。
【００２５】ＲＥＮ信号がハイレベルに立ち上がると、
該ＲＥＮ信号に応答して、ＲＳフリップフロップ１１は
ＥＳＣ信号をハイレベルに遷移させる。したがって、第
１のイコライズ回路２は非活性化され、第２及び第３の
イコライズ回路３，４はそれぞれ活性化される。その結
果、第１のイコライズ回路２によるＤＱ線の電圧イコラ
イズが停止され、該ＤＱ線へのセンス動作が開始する。
一方、第２のイコライズ回路３はＤＢＩ線の電圧イコラ
イズを開始し、第３のイコライズ回路４はＤＢ線の電圧
イコライズを開始する。ＤＢＩ線の電圧はローレベル
に、ＤＢ線の電圧はハイレベルにそれぞれ移行する。Ｄ
ＢＩ線の電圧イコライズの完了は第２の検知回路９を構
成するＮＯＲ回路３１により、ＤＢ線の電圧イコライズ
の完了は第３の検知回路１０を構成するＮＡＮＤ回路３
２及びインバータ３３によりそれぞれ検知されるように
なっている。なお、ハイレベルのＲＥＮ信号に応答して
ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳトラン
ジスタ１８がオフするので、ＤＱ線とＤＢＩ線との連絡
は絶たれている。
該ＲＥＮ信号に応答して、ＲＳフリップフロップ１１は
ＥＳＣ信号をハイレベルに遷移させる。したがって、第
１のイコライズ回路２は非活性化され、第２及び第３の
イコライズ回路３，４はそれぞれ活性化される。その結
果、第１のイコライズ回路２によるＤＱ線の電圧イコラ
イズが停止され、該ＤＱ線へのセンス動作が開始する。
一方、第２のイコライズ回路３はＤＢＩ線の電圧イコラ
イズを開始し、第３のイコライズ回路４はＤＢ線の電圧
イコライズを開始する。ＤＢＩ線の電圧はローレベル
に、ＤＢ線の電圧はハイレベルにそれぞれ移行する。Ｄ
ＢＩ線の電圧イコライズの完了は第２の検知回路９を構
成するＮＯＲ回路３１により、ＤＢ線の電圧イコライズ
の完了は第３の検知回路１０を構成するＮＡＮＤ回路３
２及びインバータ３３によりそれぞれ検知されるように
なっている。なお、ハイレベルのＲＥＮ信号に応答して
ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳトラン
ジスタ１８がオフするので、ＤＱ線とＤＢＩ線との連絡
は絶たれている。
【００２６】上記のようにしてＤＱ線の電圧イコライズ
が完了した状態で、メモリセルアレイ及びセンスアンプ
列１００から「０」又は「１」の論理値を有するデータ
が読み出される。データ読み出しアンプ１１０は、ＤＱ
線を通じて該データを受信する。この際、ＤＱ線を構成
する２本の信号線のうち受信データの論理値に対応した
一方の信号線の電圧がローレベルへ移行する結果、ＤＱ
線の間に電位差が発生する。第１の検知回路８を構成す
るＮＡＮＤ回路３０は、該ＤＱ線の電圧の振れを検知す
る。すなわち、ＮＡＮＤ回路３０は、ＤＱ線を構成する
２本の信号線のうちの一方の信号線に論理ハイレベルか
ら論理ローレベルへの電圧の振れが発生したことを検知
して、ハイレベルの出力をＮＡＮＤ回路３６へ供給す
る。この時点で既にＤＢＩ線及びＤＢ線の電圧イコライ
ズが完了しており、第２及び第３の検知回路９，１０の
各々の出力が既にハイレベルになっていると、ＮＡＮＤ
回路３０の出力がハイレベルに遷移した時点で直ちにＳ
ＥＮ信号がハイレベルに遷移する。ＳＥＮ信号がハイレ
ベルに遷移すると、ＲＳフリップフロップ１１はＥＳＣ
信号をローレベルに戻す。
が完了した状態で、メモリセルアレイ及びセンスアンプ
列１００から「０」又は「１」の論理値を有するデータ
が読み出される。データ読み出しアンプ１１０は、ＤＱ
線を通じて該データを受信する。この際、ＤＱ線を構成
する２本の信号線のうち受信データの論理値に対応した
一方の信号線の電圧がローレベルへ移行する結果、ＤＱ
線の間に電位差が発生する。第１の検知回路８を構成す
るＮＡＮＤ回路３０は、該ＤＱ線の電圧の振れを検知す
る。すなわち、ＮＡＮＤ回路３０は、ＤＱ線を構成する
２本の信号線のうちの一方の信号線に論理ハイレベルか
ら論理ローレベルへの電圧の振れが発生したことを検知
して、ハイレベルの出力をＮＡＮＤ回路３６へ供給す
る。この時点で既にＤＢＩ線及びＤＢ線の電圧イコライ
ズが完了しており、第２及び第３の検知回路９，１０の
各々の出力が既にハイレベルになっていると、ＮＡＮＤ
回路３０の出力がハイレベルに遷移した時点で直ちにＳ
ＥＮ信号がハイレベルに遷移する。ＳＥＮ信号がハイレ
ベルに遷移すると、ＲＳフリップフロップ１１はＥＳＣ
信号をローレベルに戻す。
【００２７】上記のようにしてＥＳＣ信号がローレベル
に戻されると、第２及び第３のイコライズ回路３，４に
よるＤＢＩ線及びＤＢ線の各々の電圧イコライズが停止
され、該ＤＢＩ線及びＤＢ線へのセンス動作が開始す
る。すなわち、ＰＭＯＳトランジスタ１８がオンするこ
とによりＮＭＯＳクロスカップルアンプ５が活性化さ
れ、若干遅れてＰＭＯＳトランジスタ２３がオンするこ
とによりＰＭＯＳラッチ回路６が活性化される。この
際、ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳト
ランジスタ１９，２０は、ＤＱ線上のデータがＤＢＩ線
へ伝送されるように、ＤＱ線の電位差に対応した電位差
をＤＢＩ線に生じさせる。ＤＢＩ線に生じた電位差は、
ＮＭＯＳクロスカップルアンプ５の中のＮＭＯＳトラン
ジスタ２１，２２及びＰＭＯＳラッチ回路６の中のＰＭ
ＯＳトランジスタ２４，２５により検知増幅され、かつ
保持される。この結果、ＤＢＩ線上のデータが確定す
る。また、ＤＢＩ線のうちの一方の電圧がＰＭＯＳクロ
スカップルアンプ７の中のＮＭＯＳトランジスタ２８，
２９の各々のしきい値電圧を越える程度に高くなった時
点で、該ＮＭＯＳトランジスタ２８，２９のうちのゲー
ト電圧が上昇した方のＮＭＯＳトランジスタがオンする
結果、ＰＭＯＳクロスカップルアンプ７が活性化され、
ＤＢＩ線の電位差に対応した電位差がＤＢ線に生じる。
このようにしてＤＢＩ線上のデータがＤＢ線へ伝送され
る。ＤＢ線に生じた電位差は、ＰＭＯＳトランジスタ２
６，２７及びＮＭＯＳトランジスタ２８，２９により検
知増幅され、かつ保持される。この結果、ＤＢ線上のデ
ータが確定する。このようにしてＤＢ線上に伝送された
データは、図１に示すように、出力回路１２０を介して
外部へ出力される。
に戻されると、第２及び第３のイコライズ回路３，４に
よるＤＢＩ線及びＤＢ線の各々の電圧イコライズが停止
され、該ＤＢＩ線及びＤＢ線へのセンス動作が開始す
る。すなわち、ＰＭＯＳトランジスタ１８がオンするこ
とによりＮＭＯＳクロスカップルアンプ５が活性化さ
れ、若干遅れてＰＭＯＳトランジスタ２３がオンするこ
とによりＰＭＯＳラッチ回路６が活性化される。この
際、ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳト
ランジスタ１９，２０は、ＤＱ線上のデータがＤＢＩ線
へ伝送されるように、ＤＱ線の電位差に対応した電位差
をＤＢＩ線に生じさせる。ＤＢＩ線に生じた電位差は、
ＮＭＯＳクロスカップルアンプ５の中のＮＭＯＳトラン
ジスタ２１，２２及びＰＭＯＳラッチ回路６の中のＰＭ
ＯＳトランジスタ２４，２５により検知増幅され、かつ
保持される。この結果、ＤＢＩ線上のデータが確定す
る。また、ＤＢＩ線のうちの一方の電圧がＰＭＯＳクロ
スカップルアンプ７の中のＮＭＯＳトランジスタ２８，
２９の各々のしきい値電圧を越える程度に高くなった時
点で、該ＮＭＯＳトランジスタ２８，２９のうちのゲー
ト電圧が上昇した方のＮＭＯＳトランジスタがオンする
結果、ＰＭＯＳクロスカップルアンプ７が活性化され、
ＤＢＩ線の電位差に対応した電位差がＤＢ線に生じる。
このようにしてＤＢＩ線上のデータがＤＢ線へ伝送され
る。ＤＢ線に生じた電位差は、ＰＭＯＳトランジスタ２
６，２７及びＮＭＯＳトランジスタ２８，２９により検
知増幅され、かつ保持される。この結果、ＤＢ線上のデ
ータが確定する。このようにしてＤＢ線上に伝送された
データは、図１に示すように、出力回路１２０を介して
外部へ出力される。
【００２８】一方、ＥＳＣ信号がローレベルに戻される
と、第１のイコライズ回路２は直ちにＤＱ線の電圧イコ
ライズを再開する。ＤＢ線の電位差が開き始めると、も
はやＤＱ線へのセンス動作を継続する必要はないからで
ある。第１の検知回路８を構成するＮＡＮＤ回路３０
は、ＤＱ線の電圧イコライズの完了を検知するためにも
用いられる。すなわち、ＮＡＮＤ回路３０は、ＤＱ線の
電圧がハイレベルにイコライズされたことを検知する
と、ローレベルの出力をＮＡＮＤ回路３６へ供給する。
したがって、ＳＥＮ信号が元のローレベルに戻される。
また、ＤＱ線の電圧がハイレベルにイコライズされる
と、ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳト
ランジスタ１９，２０がいずれもオフする結果、ＰＭＯ
Ｓトランジスタ１８がオン状態を保持しているにもかか
わらず、ＮＭＯＳクロスカップルアンプ５においてＤＱ
線とＤＢＩ線との連絡が絶たれる。この際、ＮＭＯＳク
ロスカップルアンプ５の中のＮＭＯＳトランジスタ２
１，２２と、ＰＭＯＳラッチ回路６の中のＰＭＯＳトラ
ンジスタ２４，２５と、ＰＭＯＳクロスカップルアンプ
７の中のＰＭＯＳトランジスタ２６，２７及びＮＭＯＳ
トランジスタ２８，２９とは各々保持動作を継続するの
で、ＤＢＩ線及びＤＢ線上のデータはいずれも保持され
る。
と、第１のイコライズ回路２は直ちにＤＱ線の電圧イコ
ライズを再開する。ＤＢ線の電位差が開き始めると、も
はやＤＱ線へのセンス動作を継続する必要はないからで
ある。第１の検知回路８を構成するＮＡＮＤ回路３０
は、ＤＱ線の電圧イコライズの完了を検知するためにも
用いられる。すなわち、ＮＡＮＤ回路３０は、ＤＱ線の
電圧がハイレベルにイコライズされたことを検知する
と、ローレベルの出力をＮＡＮＤ回路３６へ供給する。
したがって、ＳＥＮ信号が元のローレベルに戻される。
また、ＤＱ線の電圧がハイレベルにイコライズされる
と、ＮＭＯＳクロスカップルアンプ５の中のＰＭＯＳト
ランジスタ１９，２０がいずれもオフする結果、ＰＭＯ
Ｓトランジスタ１８がオン状態を保持しているにもかか
わらず、ＮＭＯＳクロスカップルアンプ５においてＤＱ
線とＤＢＩ線との連絡が絶たれる。この際、ＮＭＯＳク
ロスカップルアンプ５の中のＮＭＯＳトランジスタ２
１，２２と、ＰＭＯＳラッチ回路６の中のＰＭＯＳトラ
ンジスタ２４，２５と、ＰＭＯＳクロスカップルアンプ
７の中のＰＭＯＳトランジスタ２６，２７及びＮＭＯＳ
トランジスタ２８，２９とは各々保持動作を継続するの
で、ＤＢＩ線及びＤＢ線上のデータはいずれも保持され
る。
【００２９】上記一連の動作により、ＲＥＮ信号、ＳＥ
Ｎ信号及びＥＳＣ信号がともにローレベルであるスタン
バイ状態に戻る。再度ＲＥＮ信号をハイレベルに立ち上
げると、次のデータの読み出し動作が開始する。
Ｎ信号及びＥＳＣ信号がともにローレベルであるスタン
バイ状態に戻る。再度ＲＥＮ信号をハイレベルに立ち上
げると、次のデータの読み出し動作が開始する。
【００３０】さて、ＤＢＩ線の電圧が十分にイコライズ
されないうちにＤＱ線からＤＢＩ線へのデータ伝送が開
始すると、ＤＢＩ線上に誤データが生じることがある。
同様に、ＤＢ線の電圧が十分にイコライズされないうち
にＤＢＩ線からＤＢ線へのデータ伝送が開始すると、Ｄ
Ｂ線上に誤データが生じることがある。これらの問題を
解消するために、図２の例では、ＤＱ線の所定量以上の
電圧の振れが第１の検知回路８により検知され、ＤＢＩ
線のローレベルイコライズの完了が第２の検知回路９に
より検知され、かつＤＢ線のハイレベルイコライズの完
了が第３の検知回路１０により検知されたときに、ＮＡ
ＮＤ回路３６及びインバータ３７がＳＥＮ信号をハイレ
ベルにするようにしている。
されないうちにＤＱ線からＤＢＩ線へのデータ伝送が開
始すると、ＤＢＩ線上に誤データが生じることがある。
同様に、ＤＢ線の電圧が十分にイコライズされないうち
にＤＢＩ線からＤＢ線へのデータ伝送が開始すると、Ｄ
Ｂ線上に誤データが生じることがある。これらの問題を
解消するために、図２の例では、ＤＱ線の所定量以上の
電圧の振れが第１の検知回路８により検知され、ＤＢＩ
線のローレベルイコライズの完了が第２の検知回路９に
より検知され、かつＤＢ線のハイレベルイコライズの完
了が第３の検知回路１０により検知されたときに、ＮＡ
ＮＤ回路３６及びインバータ３７がＳＥＮ信号をハイレ
ベルにするようにしている。
【００３１】以上のとおり、図２のデータ読み出しアン
プ１１０によれば、ＤＢＩ線及びＤＢ線の電圧イコライ
ズ開始のきっかけをＲＥＮ信号で与えるだけで、ＥＳＣ
信号がハイレベル（イコライズモード）に変化してＤＢ
Ｉ線及びＤＢ線の電圧イコライズが自動的に開始し、そ
の後はＤＱ線へのデータの到来タイミングとＤＢＩ線及
びＤＢ線の電圧イコライズの完了タイミングとに合わせ
てＥＳＣ信号がローレベル（センスモード）に戻ってＤ
ＢＩ線及びＤＢ線へのセンス動作が自動的に開始する。
つまり、データ読み出しアンプ１１０の外部から該アン
プ内のセンス動作を制御する必要がなく、従来のような
タイミングマージンの設定は不要である。したがって、
差動データ伝送の１サイクルの時間を短縮できる。換言
すると、図２のデータ読み出しアンプ１１０によれば、
複数のデータ読み出しを連続的にかつ従来より高速に実
行することができる。
プ１１０によれば、ＤＢＩ線及びＤＢ線の電圧イコライ
ズ開始のきっかけをＲＥＮ信号で与えるだけで、ＥＳＣ
信号がハイレベル（イコライズモード）に変化してＤＢ
Ｉ線及びＤＢ線の電圧イコライズが自動的に開始し、そ
の後はＤＱ線へのデータの到来タイミングとＤＢＩ線及
びＤＢ線の電圧イコライズの完了タイミングとに合わせ
てＥＳＣ信号がローレベル（センスモード）に戻ってＤ
ＢＩ線及びＤＢ線へのセンス動作が自動的に開始する。
つまり、データ読み出しアンプ１１０の外部から該アン
プ内のセンス動作を制御する必要がなく、従来のような
タイミングマージンの設定は不要である。したがって、
差動データ伝送の１サイクルの時間を短縮できる。換言
すると、図２のデータ読み出しアンプ１１０によれば、
複数のデータ読み出しを連続的にかつ従来より高速に実
行することができる。
【００３２】以上、シンクロナスＤＲＡＭへの本発明の
適用例を説明したが、図２の構成を備えた差動伝送回路
は他の半導体集積回路にも適用可能である。
適用例を説明したが、図２の構成を備えた差動伝送回路
は他の半導体集積回路にも適用可能である。
【００３３】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、ＤＱ線の所定量以上の電圧の振れを検知するための
手段を設け、該電圧の振れ検知に応答してＤＱ線上のデ
ータをＤＢ線へ伝送することとしたので、従来のような
タイミングマージンの設定は不要である。したがって、
半導体集積回路の内部における差動データ伝送を高速化
することができる。
ば、ＤＱ線の所定量以上の電圧の振れを検知するための
手段を設け、該電圧の振れ検知に応答してＤＱ線上のデ
ータをＤＢ線へ伝送することとしたので、従来のような
タイミングマージンの設定は不要である。したがって、
半導体集積回路の内部における差動データ伝送を高速化
することができる。
【００３４】また、ＤＢ線の電圧イコライズの完了を検
知するための手段を更に設け、ＤＱ線の電圧の振れが検
知されかつＤＢ線の電圧イコライズの完了が検知される
まで待ってＤＱ線上のデータをＤＢ線へ伝送すること
で、誤データの伝送を防止できる。
知するための手段を更に設け、ＤＱ線の電圧の振れが検
知されかつＤＢ線の電圧イコライズの完了が検知される
まで待ってＤＱ線上のデータをＤＢ線へ伝送すること
で、誤データの伝送を防止できる。
【図１】本発明に係る半導体メモリ装置の構成例を示す
ブロック図である。
ブロック図である。
【図２】図１中のデータ読み出しアンプの内部構成を示
す回路図である。
す回路図である。
【図３】図２のデータ読み出しアンプの動作を示す信号
波形図である。
波形図である。
０ 接地端子 １ 電源端子 ２ 第１のイコライズ回路 ３ 第２のイコライズ回路 ４ 第３のイコライズ回路 ５ ＮＭＯＳクロスカップルアンプ（第１の伝送回路） ６ ＰＭＯＳラッチ回路（第１の伝送回路） ７ ＰＭＯＳクロスカップルアンプ（第２の伝送回路） ８ 第１の検知回路 ９ 第２の検知回路 １０ 第３の検知回路 １１ ＲＳフリップフロップ（制御回路） １２，１３，１６〜２０，２３〜２７ ＰＭＯＳトラン
ジスタ １４，１５，２１，２２，２８，２９ ＮＭＯＳトラン
ジスタ ３０，３２，３６ ＮＡＮＤ回路 ３１ ＮＯＲ回路 ３３〜３５，３７，３８ インバータ １００ メモリセルアレイ及びセンスアンプ列 １０１ センスアンプ １０２ コラムスイッチ １１０ データ読み出しアンプ １２０ 出力回路 １３０ クロック発生回路 ＤＢ，ＸＤＢ 相補出力信号線（ＤＢ線、第３の相補信
号線） ＤＢＩ，ＸＤＢＩ 相補中間信号線（ＤＢＩ線、第２の
相補信号線） ＤＱ，ＸＤＱ 相補入力信号線（ＤＱ線、第１の相補信
号線） ＥＣＬＫ 外部クロック信号 ＥＳＣ イコライズ・センス・コントロール信号 ＩＣＬＫ 内部クロック信号 ＲＥＮ リードイネーブル信号 ＳＥＮ センスイネーブル信号
ジスタ １４，１５，２１，２２，２８，２９ ＮＭＯＳトラン
ジスタ ３０，３２，３６ ＮＡＮＤ回路 ３１ ＮＯＲ回路 ３３〜３５，３７，３８ インバータ １００ メモリセルアレイ及びセンスアンプ列 １０１ センスアンプ １０２ コラムスイッチ １１０ データ読み出しアンプ １２０ 出力回路 １３０ クロック発生回路 ＤＢ，ＸＤＢ 相補出力信号線（ＤＢ線、第３の相補信
号線） ＤＢＩ，ＸＤＢＩ 相補中間信号線（ＤＢＩ線、第２の
相補信号線） ＤＱ，ＸＤＱ 相補入力信号線（ＤＱ線、第１の相補信
号線） ＥＣＬＫ 外部クロック信号 ＥＳＣ イコライズ・センス・コントロール信号 ＩＣＬＫ 内部クロック信号 ＲＥＮ リードイネーブル信号 ＳＥＮ センスイネーブル信号
Claims (14)
- 【請求項１】 半導体集積回路内における差動データ伝
送のための方法であって、 電圧がイコライズされた１対の相補入力信号線上にデー
タを受信するステップと、 前記相補入力信号線の所定量以上の電圧の振れを検知す
るステップと、 前記電圧の振れ検知に応答して前記相補入力信号線上の
データを１対の相補出力信号線へ伝送するステップとを
備えたことを特徴とする差動伝送方法。 - 【請求項２】 半導体集積回路内における差動データ伝
送のための方法であって、 １対の相補入力信号線の電圧をイコライズするステップ
と、 前記相補入力信号線の電圧イコライズを停止し、かつ１
対の相補出力信号線の電圧イコライズを開始するステッ
プと、 前記相補出力信号線の電圧イコライズを継続しながら前
記相補入力信号線上にデータを受信するステップと、 前記相補入力信号線の所定量以上の電圧の振れを検知す
るステップと、 前記電圧の振れ検知に応答して、前記相補出力信号線の
電圧イコライズを停止し、かつ前記相補入力信号線と前
記相補出力信号線とを連絡させるステップとを備えたこ
とを特徴とする差動伝送方法。 - 【請求項３】 請求項２記載の差動伝送方法において、 前記電圧の振れ検知に応答して前記相補入力信号線の電
圧イコライズを再開するステップを更に備えたことを特
徴とする差動伝送方法。 - 【請求項４】 請求項２記載の差動伝送方法において、 前記相補出力信号線の電圧イコライズの完了を検知する
ステップと、 前記電圧の振れが検知され、かつ前記相補出力信号線の
電圧イコライズの完了が検知されたときに、前記相補入
力信号線上のデータを前記相補出力信号線へ伝送するス
テップとを備えたことを特徴とする差動伝送方法。 - 【請求項５】 半導体集積回路内における差動データ伝
送のための回路であって、 １対の第１の相補信号線と、 前記第１の相補信号線の電圧を第１の電圧レベルにイコ
ライズするための第１のイコライズ回路と、 １対の第２の相補信号線と、 前記第２の相補信号線の電圧を第２の電圧レベルにイコ
ライズするための第２のイコライズ回路と、 前記第１の相補信号線上にデータを受信するための手段
と、 前記第１の相補信号線の所定量以上の電圧の振れを検知
するための第１の検知回路と、 前記第１の相補信号線上のデータを前記第２の相補信号
線へ伝送するための第１の伝送回路と、 前記第１及び第２のイコライズ回路と、前記第１の伝送
回路とを制御するための制御回路とを備え、 前記制御回路は、 スタンバイ状態において、前記第１のイコライズ回路に
前記第１の相補信号線の電圧をイコライズさせ、 イネーブル信号の入力に応答して、前記第１のイコライ
ズ回路による前記第１の相補信号線の電圧イコライズを
停止させ、前記第１の伝送回路に前記第１の相補信号線
と前記第２の相補信号線との連絡を絶たせ、かつ前記第
２のイコライズ回路に前記第２の相補信号線の電圧イコ
ライズを開始させ、かつ、 前記第１の検知回路による前記電圧の振れ検知に応答し
て、前記第２のイコライズ回路による前記第２の相補信
号線の電圧イコライズを停止させ、かつ前記第１の伝送
回路に前記第１の相補信号線と前記第２の相補信号線と
を連絡させる機能を備えたことを特徴とする差動伝送回
路。 - 【請求項６】 請求項５記載の差動伝送回路において、 前記第１の伝送回路は、 前記第１の相補信号線と前記第２の相補信号線との間に
介在した第１導電型クロスカップルアンプと、 前記第２の相補信号線の間に配置された第２導電型ラッ
チ回路とを備えたことを特徴とする差動伝送回路。 - 【請求項７】 請求項５記載の差動伝送回路において、 前記制御回路は、前記第１の検知回路による前記電圧の
振れ検知に応答して前記第１のイコライズ回路に前記第
１の相補信号線の電圧イコライズを再開させる機能を更
に備えたことを特徴とする差動伝送回路。 - 【請求項８】 請求項５記載の差動伝送回路において、 前記第２の相補信号線の電圧イコライズの完了を検知す
るための第２の検知回路を更に備え、 前記制御回路は、前記第１の検知回路が前記電圧の振れ
を検知し、かつ前記第２の検知回路が前記第２の相補信
号線の電圧イコライズの完了を検知したときに、前記第
１の伝送回路に前記第１の相補信号線上のデータを前記
第２の相補信号線へ伝送させる機能を備えたことを特徴
とする差動伝送回路。 - 【請求項９】 請求項５記載の差動伝送回路において、 １対の第３の相補信号線と、 前記第３の相補信号線の電圧を前記第１の電圧レベルに
イコライズするための第３のイコライズ回路と、 前記第２の相補信号線上のデータを前記第３の相補信号
線へ伝送するための第２の伝送回路とを更に備え、 前記制御回路は、 前記イネーブル信号の入力に応答して前記第３のイコラ
イズ回路に前記第３の相補信号線の電圧イコライズを開
始させ、かつ、 前記第１の検知回路による前記電圧の振れ検知に応答し
て前記第３のイコライズ回路による前記第３の相補信号
線の電圧イコライズを停止させる機能を備えたことを特
徴とする差動伝送回路。 - 【請求項１０】 請求項９記載の差動伝送回路におい
て、 前記第２の伝送回路は、前記第２の相補信号線と前記第
３の相補信号線との間に介在した第２導電型クロスカッ
プルアンプを備えたことを特徴とする差動伝送回路。 - 【請求項１１】 請求項９記載の差動伝送回路におい
て、 前記第３の相補信号線の電圧イコライズの完了を検知す
るための第３の検知回路を更に備え、 前記制御回路は、前記第１の検知回路が前記電圧の振れ
を検知し、前記第２の検知回路が前記第２の相補信号線
の電圧イコライズの完了を検知し、かつ前記第３の検知
回路が前記第３の相補信号線の電圧イコライズの完了を
検知したときに、前記第１の伝送回路に前記第１の相補
信号線上のデータを前記第２の相補信号線へ伝送させ、
かつ前記第２の伝送回路に前記第２の相補信号線上のデ
ータを前記第３の相補信号線へ伝送させる機能を備えた
ことを特徴とする差動伝送回路。 - 【請求項１２】 差動データ伝送のためのデータ読み出
しアンプを有する半導体メモリ装置であって、 前記データ読み出しアンプは、 １対の相補入力信号線と、 前記相補入力信号線の電圧をハイレベルにイコライズす
るための第１のイコライズ回路と、 １対の相補中間信号線と、 前記相補中間信号線の電圧をローレベルにイコライズす
るための第２のイコライズ回路と、 １対の相補出力信号線と、 前記相補出力信号線の電圧をハイレベルにイコライズす
るための第３のイコライズ回路と、 前記相補入力信号線上にデータを受信するための手段
と、 前記相補入力信号線の所定量以上の電圧の振れを検知す
るための第１の検知回路と、 前記相補中間信号線の電圧イコライズの完了を検知する
ための第２の検知回路と、 前記相補出力信号線の電圧イコライズの完了を検知する
ための第３の検知回路と、 前記相補入力信号線上のデータを前記相補中間信号線へ
伝送するように前記相補入力信号線と前記相補中間信号
線との間に介在したＮＭＯＳクロスカップルアンプと、 前記相補中間信号線上のデータを保持するように前記相
補中間信号線の間に配置されたＰＭＯＳラッチ回路と、 前記相補中間信号線上のデータを前記相補出力信号線へ
伝送するように前記相補中間信号線と前記相補出力信号
線との間に介在したＰＭＯＳクロスカップルアンプと、 前記第１、第２及び第３のイコライズ回路と、前記ＮＭ
ＯＳクロスカップルアンプと、前記ＰＭＯＳラッチ回路
とを制御するための制御回路とを備え、 前記制御回路は、 スタンバイ状態において、前記第１のイコライズ回路に
前記相補入力信号線の電圧をイコライズさせ、 リードイネーブル信号の入力に応答して、前記第１のイ
コライズ回路による前記相補入力信号線の電圧イコライ
ズを停止させ、前記ＮＭＯＳクロスカップルアンプに前
記相補入力信号線と前記相補中間信号線との連絡を絶た
せ、かつ前記第２及び第３のイコライズ回路に前記相補
中間信号線及び前記相補出力信号線の各々の電圧イコラ
イズを開始させ、かつ、 前記第１の検知回路が前記電圧の振れを検知し、かつ前
記第２及び第３の検知回路が前記相補中間信号線及び前
記相補出力信号線の各々の電圧イコライズの完了を検知
したときに、前記第２及び第３のイコライズ回路による
前記相補中間信号線及び前記相補出力信号線の各々の電
圧イコライズを停止させ、前記ＮＭＯＳクロスカップル
アンプに前記相補入力信号線上のデータを前記相補中間
信号線へ伝送させ、前記ＰＭＯＳラッチ回路に該相補中
間信号線上のデータを保持させ、前記ＰＭＯＳクロスカ
ップルアンプに該相補中間信号線上のデータを前記相補
出力信号線へ伝送させ、かつ前記第１のイコライズ回路
に前記相補入力信号線の電圧イコライズを再開させる機
能を備えたことを特徴とする半導体メモリ装置。 - 【請求項１３】 請求項１２記載の半導体メモリ装置に
おいて、 前記第１の検知回路は前記相補入力信号線の各々の電圧
を入力として受け取るＮＡＮＤ回路を、前記第２の検知
回路は前記相補中間信号線の各々の電圧を入力として受
け取るＮＯＲ回路を、前記第３の検知回路は前記相補出
力信号線の各々の電圧を入力として受け取るＡＮＤ回路
をそれぞれ備えたことを特徴とする半導体メモリ装置。 - 【請求項１４】 請求項１３記載の半導体メモリ装置に
おいて、 前記制御回路は、前記リードイネーブル信号を第１の入
力として受け取り、かつ前記第１、第２及び第３の検知
回路の各々の出力の論理積を第２の入力として受け取る
ＲＳフリップフロップを備えたことを特徴とする半導体
メモリ装置。
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| US5636174A (en) * | 1996-01-11 | 1997-06-03 | Cirrus Logic, Inc. | Fast cycle time-low latency dynamic random access memories and systems and methods using the same |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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