KR100225712B1

KR100225712B1 - 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치

Info

Publication number: KR100225712B1
Application number: KR1019960012598A
Authority: KR
Inventors: 세쭈 콘도; 시게키 오바야시
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시 덴키 가부시키가이샤
Priority date: 1996-04-24
Filing date: 1996-04-24
Publication date: 1999-10-15
Also published as: KR970071828A

Abstract

고속 동작이 가능한 이중 전류 미러형 차동 증폭기(double current mirror type differential amplifier)를 소정의 시간 동안만 사용하여, 메모리셀로부터 판독된 데이터에 따른 전위차를 고속으로 증폭한다. 이중 전류 미러형 차동 증폭기에 의해 증폭된 전위차가 래치형 증폭기(latch type amplifer)의 오프세트 전압 이상으로 되면, 소비 전력이 작은 래치형 증폭기에 의해서만 이 전위차를 더욱 증폭한다. 이와 같이, 소비 전력이 크지만 고속 동작이 가능한 이중 전류 미러형 차동 증폭기와, 고속 동작은 할 수 없지만 소비 전력이 작은 래치형 증폭기의 이점으로 보상하고, 래치형 증폭기의 결점을 이중 전류 미러형 차동 증폭기의 이점으로 보상한다. 따라서, 이중 전류 미러형 차동 증폭기 및 래치형 증폭기를 포함하는 SSRAM(Synchronous Static Random Access Memory)에서는 고속화 및 저소비 전략화를 실현할 수 있다.

Description

복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치

제1도는 본 발명의 실시예에 의한 SSRAM을 개략적으로 도시하는 블록도.

제2도는 본 발명의 실시예에 의한 SSRAM의 특징 부분을 개략적으로 도시하는 블록도.

제3도는 제2도의 레벨 시프트 회로를 상세하게 도시하는 회로도.

제4도는 제2도의 이중 전류 미러형 차동 증폭기를 상세하게 도시하는 회로도.

제5도는 제2도의 래치형 증폭기를 상세하게 도시하는 회로도.

제6도는 제2도의 판독 데이터 버퍼를 상세하게 도시하는 회로도.

제7도는 제2도의 제어 신호 발생 회로를 상세하게 도시하는 회로도.

제8도는 본 발명의 실시예에 의한 SSRAM의 특징 부분의 동작을 설명하기 위한 타이밍도.

제9도는 본 발명의 실시예에 의한 SSRAM의 동작 시뮬레이션의 결과를 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 센스 증폭기 3 : 판독 데이터 버퍼

5 : 제어 신호 발생 회로 7 : 레벨 시프트 회로

9 : 이중 전류 미러형 차동 증폭기 15 : 래치형 증폭기

200 : SSRAM 코어 210 : 메모리셀 어레이

220 : 디코더 230 : 기록 드라이버

300 : 버스트 제어 신호 레지스터 400 : ADD 레지스터

500 : 제어 신호 레지스터 600 : 입력 레지스터

700 : 출력 버퍼 800 : 카운터

900 : OE 버퍼 1000 : 출력 레지스터

본 발명은 동기형 스태틱 랜덤 액세스 메모리(synchronous static random access memory)(이하, SSRAM이라 한다)에 관한 것으로서, 보다 구체적으로는 고속이고 저소비 전력에서 동작가능한 센스 증폭기(sense amplifier)를 포함하는 SSRAM에 관한 것이다.

최근에 SRAM(Static Random Access Memory)(스태틱 랜덤 액세스 메모리)은 고속화, 저보시 전력화가 진행되고 있다.

이하, 제1의 종래의 SRAM에 대해서 설명한다.

제1의 종래의 SRAM에서는 메모리셀(memory cell)에서 판독된 데이터에 따라서 데이터 입/출력선쌍(IO선, / IO선)사이의 전위차를, 전류 미러형 차동 증폭기(current mirror type differential amplifier)에서 증폭한다. 이때, 고속화를 도모하는 경우에는 2개의 전류 미러형 차동 증폭기로 이루어지는 이중 전류 미러형 차동 증폭기(double current mirror type defferential amplifier)를 사용하여 데이터 입/출력선쌍 사이의 전위차를 증폭한다.

이하, 제2의 종래의 SRAM에 대해서 설명한다.

제2의 종래의 SRAM에서는 메모리셀로부터의 데이터에 따라서 데이터 입/출력선쌍 사이의 전위차를 래치형 증폭기(latch type amplifier)에서 증폭한다. 이 래치형 증폭기에 있어서는 초기 상태를 제외하고서는, 그 동작시에 전원 전위 Vcc를 갖는 노드와 접지 전위 GND를 갖는 노드 사이에 전류 경로가 없다. 이 때문에 래치형 증폭기를 사용하는 것에 의해 SRAM의 저소비 전력화를 도모하고 있다.

제1의 종래의 SRAM에서는 워드선이 상승(rise)하고 있는 동안, 소비 전력이 큰 이중 전류 미러형 차동 증폭기(센스 증폭기)가 동작하고 있기 때문에 저소비 전력화가 곤란하다고 하는 문제점이 있었다.

제2의 종래의 SRAM에서 사용된 래치형 증폭기는 잘못된 데이터를 일단 증폭하는 경우에, 동작을 중지하지 않는 한, 원래 상태로 복귀될 수 없다. 이러한 오동작을 방지하기 위해 오프세트 전위(offset potential)를 주의깊게 관찰할 필요가 있다. 따라서, 그 사용이 곤란하다는 문제점이 있었다. 여기서, 래치형 증폭기의 오프세트 전압이라는 것은 래치형 증폭기의 오동작을 방지하는 데이터 입/출력선쌍 사이의 전위차를 말한다.

또, 제2의 종래의 SRAM에서는 데이터 입/출력선쌍 사이의 전위차가 래치형 증폭기의 오프세트 전압 이상까지 커지는 것을 기다릴 필요가 있다. 따라서, 고속화가 곤란하다고 하는 문제점이 있었다.

본 발명의 목적은 이상과 같은 문제점을 해결하기 위해 이루어진 것으로, 고속이고 저소비 전력에서 동작가능한 반도체 메모리 장치(semiconductor memory device)를 제공하는데 있다.

본 발명에 따른 반도체 메모리 장치는 복수의 메모리셀을 갖는 메모리셀 어레이를 포함한다. 또, 본 발명의 반도체 메모리 장치는 메모리셀에서 판독된 데이터를 증폭하는 센스 증폭기를 구비하고 있다.

이 센스 증폭기는 레벨 시프트 회로(level shift circuit), 제1증폭기 및 제2증폭기를 포함한다. 레벨 시프트 회로는 메모리셀로부터의 데이터가 판독되는 제1데이터 출력선쌍의 전위 레벨을 보다 낮은 전위 레벨로 시프트한다.

제1증폭기는 레벨 시프트된(level-shifted)전위가 입력되는 제2데이터 출력선쌍의 전위차를 소정 기간 동안 증폭한다. 이 전위차는 메모리셀의 데이터에 따르는 것이다.

제2증폭기는 제1증폭기엣 증폭된 전위차를 더욱 증폭한다. 제1증폭기는 제2증폭기보다 고속으로 동작한다. 제2증폭기는 래치형 증폭기이다.

이상과 같이, 본 발명에 따른 반도체 메모리 장치에서는 전위차가 래치형 제2증폭기의 오프세트 전압 이상으로 될 때까지(소정 기간), 제1증폭기에서 전위차의 증폭을 고속으로 실행한다. 전위차가 래치형 제2증폭기의 오프세트 전압이상으로 된 후에는 소비 전력이 작은 래치형 제2증폭기만으로 전위차의 증폭을 행한다.

이와 같이, 본 발명의 반도체 메모리 장치에서는 소정 기간 동안 제1증폭기를 동작시켜, 제1증폭기의 결점(소비 전력이 큰 것)을 제2증폭기의 이점(소비 전력이 작은 것)으로 보상한다. 더욱이, 제2증폭기의 결점(입력되는 전위차가 오프세트 전압 이상으로 될 때까지는 시간이 필요하므로 고속 동작이 가능하지 않은 것)을 제1증폭기의 이점(고속으로 동작하기 때문에 전위차가 제2증폭기의 오프세트 전압 이상으로 될 때까지의 시간이 짧은 것)으로 보상하고 있다. 그리고, 제1증폭기의 이점(고속 동작)과 제2증폭기의 이점(저소비 전력)을 유효하게 이용하고 있다. 따라서, 본 발명의 반도체 메모리 장치에서는 고속 동작 및 저소비 전력화를 실현할 수 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징 및 장점들은 이하에서 첨부도면을 참조하여 설명되는 상세한 설명으로부터 더욱 명백하게 될 것이다.

이하, 본 발명에 의한 반도체 메모리 장치로서의 SSRAM에 대해서 도면을 참조하면서 설명한다.

제1도는 본 발명의 실시예에 의한 SSRAM을 도시하는 개략적인 블록도이다.

제1도를 참조하면, 본 발명의 실시예에 의한 SSRAM은 SSRAM 코어(core)(200), 버스트 제어 신호 레지스터(burst control signal register)(300), ADD 레지스터(400), 제어 신호 레지스터(500), 입력 레지스터(600), 출력 버퍼(700), 카운터(800), OE 버퍼(900) 및 출력 레지스터(1000)를 포함한다.

SSRAM 코어(200)는 메모리셀 어레이(210), 디코더(220), 기록 드라이버(write driver)(230) 및 센스 증폭기(1)를 포함한다.

버스트 제어 신호 레지스터(300)는 프로세서로부터의 어드레스 상태 입력 신호(address status input signal)와, 제어기로부터의 어드레스 상태 입력신호와, 어드레스 어드밴스(advance) 입력 신호를 수신한다. 그리고, 버스트 제어 신호 레지스터(300)는 신호,및에 따라 버스트 동작을 제어하는 신호를 생성한다. 버스트 동작이라는 것은, 버스트 모드의 선두 어드레스가 메모리(SSRAM)에 입력되면, 카운터(800)에서 다음 어드레스를 발생시키는 동작을 말한다. 또한, 버스트 모드는 MPU(microprocessor unit)가 메모리(SSRAM)를 액세스하는 고속 전송 모드이다.

ADD 레지스터(400)는 어드레스 신호 ADD를 수신한다. 카운터(800)는 어드레스 레지스터(400)로부터의 어드레스 신호에 따라서 연속적인 내부 어드레스 신호를 생성한다. 카운터(800)는 버스트 동작일 때에만 동작하여, 이전 사이클의 어드레스에 연속적인 내부 어드레스 신호를 생성한다. 디코더(220)는 외부 어드레스 또는 카운터(800)로부터의 내부 어드레스 신호에 따라서 메모리셀 어레이(210)내의 메모리셀을 선택한다.

제어 신호 레지스터(500)는 기록 인에이블 신호(write enable signal)및 칩 선택 신호(chip select signal)를 수신하여, 기록 또는 판독 동작을 제어하는 신호를 생성한다. 기록 드라이버(230)는 입력 레지스터(600)를 거쳐서 입력되는 데이터 DQ를 (메모리셀 어레이(210)내의) 메모리셀에 기록한다. 이 기록 드라이버(230)는 기록 인에이블 신호및 칩 선택 신호에 따라서 제어 신호 레지스터(500)에서 발생되고 클럭 신호 CLK에 동기한 기록/판독 제어 신호에 의해 제어되며, 디코더(200)에서 생성된 메모리셀 어드레스에 따라서 입력 레지스터(600)로부터의 데이터를 기록한다. 센스 증폭기(1)는 메모리셀 어레이(210)내의 메모리셀로부터의 데이터를 증폭한다. 센스 증폭기(1)에서 증폭된 데이터는 출력 레지스터(1000) 및 출력 버퍼(700)를 거쳐서 데이터 DQ로서 출력된다. 센스 증폭기(1)는 클럭 신호 CLK에 동기한 제어 신호 레지스터(500)로부터의 기록/판독 제어 신호에 의해 제어되고, 디코더(220)에서 생성된 어드레스의 메모리셀로부터 판독된 데이터를 증폭한다.

OE 버퍼(900)는 출력 인에이블 신호및 제어 신호 레지스터(500)로부터의 신호를 수신하여, 데이터의 판독시에 출력 버퍼(700)를 제어한다.

또, 버스트 제어 신호 레지스터(300), ADD 레지스터(400), 제어 신호 레지스터(500), 입력 레지스터(600), 카운터(800), 디코더(220) 및 출력 레지스터(1000)는 외부로부터의 클럭 신호 CLK에 동기하여 동작한다.

본 발명의 특징은 센스 증폭기(1)에 있다. 따라서, 이하, 센스 증폭기(1)를 중심으로 설명한다.

제1도의 센스 증폭기(1)는 제2도의 센스 증폭기(2), 판독 데이터 버퍼(read data buffer)(3) 및 제어 신호 발생 회로(5)의 전체를 포함하는 것이다.

제2도를 참조하면, 본 발명의 실시예에 의한 SSRAM의 특징 부분은 센스 증폭기(1), 판독 데이터 버퍼(3) 및 제어 신호 발생 회로(5)를 포함한다. 센스 증폭기(1)는 레벨 시프트 회로(7), 이중 전류 미러형 차동 증폭기(9), 전송 게이트(transfer gates)(11, 13), 래치형 증폭기(15) 및 인버터(17, 19)를 포함한다.

전송 게이트(11)는 PMOS 트랜지스터(21) 및 NMOS 트랜지스터(25)로 이루어진다. 전송 게이트(13)는 PMOS 트랜지스터(23) 및 NMOS 트랜지스터(27)로 이루어진다.

데이터 출력선 D01, /D01은 일반적으로 데이터 입/출력선(IO선, /IO선)으로 불려진다. 센스 증폭기(1)는 데이터의 출력에 연관된 것이기 때문에 본 명세서에서 이들 선은 데이터 출력선 D01, /D01로 불리는 것으로 하고 있다.

제어 신호 발생 회로(5)는 블록 선택 신호 BS에 따라서 제어 신호 S1, S2, S3을 생성한다. 이 블록 선택 신호 BS는 복수의 메모리셀을 갖는 메모리셀 어레이가 복수의 블록으로 분할되어 있는 경우에, 어느 블록을 활성화하는지를 결정하는 신호이다. 블록 선택 신호 BS는 기록/판독 제어 신호와, 디코딩된 어드레스 신호에 따른 신호에 기초한다. 보다 구체적으로, 블록 선택 신호 BS는 외부 클럭 신호에 동기하여 생성된다.

레벨 시프트 회로(7)는 제어신호 S1, S2, S4를 수신한다. 레벨 시프트 회로(7)는 데이터 출력선 D01, /D01에 접속된다.

이중 전류 미러형 차동 증폭기(9)는 제어 신호 S1, S2, S4를 수신한다. 레벨 시프트 회로(7)와 이중 전류 미러형 차동 증폭기(9)는 데이터 출력선 D02, D02를 통하여 접속된다.

전송 게이트(11, 13)는 제어 신호 S1 및 제어 신호 S1을 인버터(17)에 의해 반전한 신호를 수신한다. 이중 전류 미러형 차동 증폭기(9)와 전송 게이트(11, 13)는 데이터 출력선 D03, /D03에 의해 접속된다.

래치형 증폭기(15)는 제어 신호 S2, S3, S4를 수신한다. 전송 게이트(11, 13) 및 래치형 증폭기(15)는 데이터 출력선 D04, /D04에 의해 접속된다.

판독 데이터 버퍼(3)는 제어 신호 S2를 수신한다. 래치형 증폭기(15)와 판독 데이터 버퍼(3)는 데이터 출력선 D05, /D05에 의해 접속된다. 판독 데이터 버퍼(3)는 데이터 출력선 D05, /D05로부터의 신호에 따라 데이터 D를 데이터 버스에 출력한다.

이하, 동작을 설명한다.

워드선이 활성화되면, 메모리셀로부터의 데이터가 데이터 출력선 D01, /D01에 판독된다. 이 경우, 데이터 출력선 D01, /D01의 전위는 전원 전위 Vcc 부근의 전위이다.

레벨 시프트 회로(7)는 전원 전위 Vcc 부근의 전위인 데이터 출력선 D01, /D01의 전위를 전원 전위 Vcc의 중간 레벨의 전위까지 하강시킨다. 이와 같은 레벨 시프트를 실행하는 것에 의해, 다음 단의 이중 전류 미러형 차동 증폭기(9)가 동작가능한 레벨로 설정된다.

레벨 시프트 회로(7)에 의한 레벨 시프트의 결과, 데이터 출력선 D02, /D02의 전위는 중간 레벨의 전위로 된다. 이 경우, 데이터 출력선 D02의 전위와 데이터 출력선 /D02의 전위는 등가로 된다. 따라서, 이중 전류 미러형 차동 증폭기(9)는 아직 증폭 동작을 시작하지 않는다.

데이터 출력선 D02의 전위와 데이터 출력선 /D02의 전위의 등가가 해제되면 이중 전류 미러형 차동 증폭기(9)가 증폭 동작을 시작한다. 그러면, 이중 전류 미러형 차동 증폭기(9)는 데이터 출력선쌍 D02, /D02 사이의 전위차를 증폭한다. 증폭된 전위차는 데이터 출력선쌍 D03, /D03에 나타난다.

데이터 출력선쌍 D03, /D03 사이의 전위차가 충분히 크게되면(래치형 증폭기(15)의 오프세트 전압 이상으로 되면), 이중 전류 미러형 차동 증폭기(9)의 동작이 정지된다. 이러한 이중 전류 미러형 차동 증폭기(9)는 고속으로 동작한다. 한편, 이중 전류 미러형 차동 증폭기(9)는 소비 전력이 크다는 것에 주목해야 한다.

여기서, 이중 전류 미러형 차동 증폭기(9)의 동작이 정지하면, 전송 게이트(11, 13)는 데이터 입/출력선쌍 D03, /D03과 데이터 출력선쌍 D04, /D04와의 접속을 끊는다. 이것은 이중 전류 미러형 차동 증폭기(9)를 통해 데이터 출력선 D03과 데이터 출력선 /D03의 사이에 전류 경로가 형성되는 경우에도, 이중 전류 미러형 차동 증폭기(9)에 전류가 흐르는 것을 방지한다.

래치형 증폭기(15)는 이중 전류 미러형 차동 증폭기(9)의 동작의 정지와 동시에 (데이터 출력선쌍 D04, /D04의 전위차가 래치형 증폭기(15)의 오프세트 전압 이상으로 된 후에) 동작을 개시한다. 그리고, 데이터 출력선쌍 D04, /D04의 전위차를 더욱 증폭한다. 증폭된 전위차는 데이터 출력선쌍 D05, /D05에 나타난다. 여기서, 래치형 증폭기(15)는 소비 전력이 작아서, 입력되는 전위차가 오프세트 전압 이상으로 될 때까지 그 동작 개시를 기다릴 필요가 있다는 것에 주목해야 한다. 이 때문에 래치형 증폭기에서는 고속 동작이 불가능한다.

이상과 같이, 본 실시예에 의한 SSRAM에 있어서는, 이중 전류 미러형 차동 증폭기(9)를 이용하여 래치형 증폭기(15)의 오프세트 전압 이상으로 될 때까지 전위차를 고속으로 증폭한다. 이로 의해, 래치형 증폭기(15)를 사용하는 것에 의한 결점(입력되는 전위차가 오프세트 전압 이상으로 될 때까지 그의 동작이 개시될 수 없기 때문에 고속으로 동작할 수 없다는 것)이 해소된다.

래치형 증폭기(15)에 입력되는 전위차가 래치형 증폭기(15)의 오프세트 전압 이상으로 되면 소비 전력이 큰 이중 전류 미러형 차동 증폭기(9)의 동작이 정지하고, 소비 전력이 작은 래치형 증폭기(15)에 의해서만 증폭 동작을 수행한다. 이것에 의해, 이중 전류 미러형 차동 증폭기(9)만을 이용하여 증폭 동작을 실행하는 경우의 결점(소비 전력이 큰 것)을 해소할 수 있다.

이와 같이, 본 발명의 실시예에 의한 SSRAM에서는 이중 전류 미러형 차동 증폭기(9)의 결점을 래치형 증폭기(15)의 이점에 의해 보상함과 동시에, 래치형 증폭기(15)의 결점을 이중 전류 미러형 차동 증폭기(9)의 이점에 의해 보상하고 있다. 따라서, 이중 전류 미러형 차동 증폭기(9) 및 래치형 증폭기(15)의 이점을 유효하게 이요하고 있다.

따라서, 본 발명의 실시예에 의한 SSRAM은 고속 동작이 가능함과 동시에 저소비 전력화를 실현할 수 있다.

제3도는 제2도의 레벨 시프트 회로(7)를 상세하게 도시한 회로도이다. 또, 제2도와 마찬가지의 부분에 대해서는 동일한 참조 부호를 부여하여 그 설명을 적절히 생략한다.

제3도를 참조하면, 레벨 시프트 회로(7)는 PMOS 트랜지스터(29, 31), NMOS 트랜지스터(35, 37, 39) 및 등화 회로(equalize circuit)(43)를 포함한다. 등화 회로(43)는 PMOS 트랜지스터(33) 및 NMOS 트랜지스터(41)를 포함한다.

PMOS 트랜지스터(29)와 NMOS 트랜지스터(35)는 전원 전위 Vcc를 갖는 노드와 노드 N 사이에 직렬로 접속된다. PMOS 트랜지스터(29)의 게이트는 데이터 출력선 D01과 접속되고, PMOS 트랜지스터(29)의 드레인은 데이터 출력선 D02에 접속된다.

PMOS 트랜지스터(31)와 NMOS 트랜지스터(37)는 전원 전위 Vcc를 갖는 노드와 노드 N 사이에 직렬로 접속된다. PMOS 트랜지스터(31)의 게이트는 데이터 출력선 /D01과 접속되고, PMOS 트랜지스터(31)의 드레인은 데이터 출력선 /D02에 접속된다.

NMOS 트랜지스터(35)의 게이트는 PMOS 트랜지스터(31)의 드레인에 접속된다. NMOS 트랜지스터(37)의 게이트는 PMOS 트랜지스터(29)의 드레인에 접속된다.

NMOS 트랜지스터(39)는 노드 N과, 접지 전위를 갖는 노드 사이에 접속된다. NMOS 트랜지스터(39)의 게이트는 제어 신호 S1을 수신한다.

PMOS 트랜지스터(33) 및 NMOS 트랜지스터(41)의 한쪽 소스/드레인은 데이터 출력선 D02에 접속된다. PMOS 트랜지스터(33) 및 NMOS 트랜지스터(41)의 다른쪽 소스/드레인은 데이터 출력선 /D02에 접속된다. PMOS 트랜지스터(33)의 게이트는 제어 신호 S2를 수신한다. NMOS 트랜지스터(41)의 게이트는 제어 신호 S4를 수신한다.

레벨 시프트 회로(7)는 H 레벨(논리 하이(high) 상태)의 제어 신호 S1이 NMOS 트랜지스터(39)에 입력될 때 동작을 개시한다. 그리고, PMOS 트랜지스터(29)에 입력되는 전원 전위 Vcc 부근의 전위를 전원 전위 Vcc의 대략 중간 전위 레벨까지 시프트한다. 중간 전위의 레벨까지 레벨이 시프트된 데이터 출력선 D01의 전위는 데이터 출력선 D02에 출력된다. PMOS 트랜지스터(31)에 입력되는 전원 전위 Vcc 부근의 전위 레벨도 시프트되어 데이터 출력선 /D02에 출력된다.

등화 회로(43)는 L 레벨(논리 로우(low) 상태)의 제어 신호 S2 및 H 레벨의 제어 신호 S4가 입력되었을 때 데이터 출력선 D02의 전위와 데이터 출력선 /D02의 전위를 등화한다. 등화 동안에는 데이터 출력선 D02의 전위와 데이터 출력선 /D02의 전위가 동일하기 때문에 제2도의 이중 전류 미러형 차동 증폭기(9)는 감지 동작을 하지 않는다. 또, NMOS 트랜지스터(35)와 NMOS 트랜지스터(37)를 교차 결합시켜 전위 레벨을 시프트하면서 이득을 향상시킨다.

제4도는 제2도의 이중 전류 미러형 차동 증폭기(9)를 상세하게 도시한 회로도이다. 또, 제2도와 마찬가지의 부분에 대해서는 동일한 참조 부호를 부여하여 그 설명을 생략한다.

제4도를 참조하면, 이중 전류 미러형 차동 증폭기(9)는 PMOS 트랜지스터(45, 47, 49, 51), NMOS 트랜지스터(53, 55, 57, 59, 61, 63, 65) 및 등화 회로(69)를 포함한다. 등화 회로(69)는 NMOS 트랜지스터(67) 및 PMOS 트랜지스터(52)를 포함한다.

PMOS 트랜지스터(45, 47) 및 NMOS 트랜지스터(53, 55, 65)는 1개의 전류 미러형 차동 증폭기를 구성한다. PMOS 트랜지스터(49, 51) 및 NMOS 트랜지스터(59, 63, 65)는 1개의 전류 미러형 차동 증폭기를 구성한다.

PMOS 트랜지스터(45)와 NMOS 트랜지스터(53), PMOS 트랜지스터(47)과 NMOS 트랜지스터(55), PMOS 트랜지스터(49)와 NMOS 트랜지스터(59) 및 PMOS 트랜지스터(51)와 NMOS 트랜지스터(63)는 전원 전위 Vcc를 갖는 노드와 노드 N 사이에 직렬로 접속된다.

PMOS 트랜지스터(45) 및 PMOS 트랜지스터(47)는 전류 미러 회로를 구성한다. PMOS 트랜지스터(45)의 드레인과 PMOS 트랜지스터(47)의 드레인 사이에 NMOS 트랜지스터(57)가 접속된다. PMOS 트랜지스터(45)의 드레인은 데이터 출력선 D03에 접속된다.

PMOS 트랜지스터(49)와 PMOS 트랜지스터(51)는 전류 미러 회로를 구성한다. PMOS 트랜지스터(49)의 드레인과 PMOS 트랜지스터(51)의 드레인 사이에 NMOS 트랜지스터(61)가 접속된다. PMOS 트랜지스터(51)의 드레인은 데이터 출력선 /D03에 접속된다.

NMOS 트랜지스터(53, 59)의 게이트는 데이터 출력선 D02와 접속된다. NMOS 트랜지스터(55, 63)의 게이트는 데이터 출력선 /D02와 접속된다. NMOS 트랜지스터(57, 61)의 게이트에는 제어 신호 S4가 입력된다. 노드 N과, 접지 전위를 갖는 노드 사이에 접속되는 NMOS 트랜지스터(65)의 게이트에는 제어 신호 S1이 입력된다.

NMOS 트랜지스터(67) 및 PMOS 트랜지스터(52)의 한쪽 소스/드레인은 데이터 출력선 D03에 접속되고, NMOS 트랜지스터(67) 및 PMOS 트랜지스터(52)의 다른쪽 소스/드레인은 데이터 출력선 /D03에 접속된다. NMOS 트랜지스터(67)의 게이트에는 제어 신호 S4가 입력된다. PMOS 트랜지스터(52)의 게이트에는 제어 신호 S2가 입력된다. 또한, PMOS 트랜지스터(45) 및 PMOS 트랜지스터(51)의 드레인은 이중 전류 미러형 차동 증폭기(9)의 출력 노드이다.

이중 전류 미러형 차동 증폭기(9)는 NMOS 트랜지스터(65)의 게이트에 H 레벨의 제어 신호 S1이 입력될 때 동작을 개시할 수 있는 상태로 된다. 그리고, 데이터 출력선 D02의 전위와 데이터 출력선 /D02 사이의 전위의 등화가 해소되어 데이터 출력선 D02와 데이터 출력선 /D02의 사이에 전위차가 발생했을 때 이중 전류 미러형 차동 증폭기(9)는 동작을 개시한다. 그리고, 데이터 출력선쌍 D02, /D02 사이의 전위차를 고속으로 증폭하여 데이터 출력선쌍 D03, /D03에 출력한다.

H 레벨의 제어 신호 S4가 NMOS 트랜지스터(57)의 게이트에 입력될 때, PMOS 트랜지스터(45)의 드레인의 전위와 PMOS 트랜지스터(47)의 드레인의 전위가 등화된다. 이와 같이 등화하는 것은 다음의 이유에 의한 것이다.

만약, 등화가 되지 않으면, 현재의 판독 사이클전의 판독 사이클의 데이터가 데이터 출력선 D03에 남을 것이다. 이것은 현재의 판독 사이클의 데이터의 출력 속도가 이전의 판독 사이클의 데이터의 내용(H 또는 L)에 의존함을 의미한다. 이 문제를 해결하기 위해 각각의 판독 사이클을 종료한 후에 등화를 실행하여, 데이터 출력선 D03 및 PMOS 트랜지스터(47)의 드레인의 전위를 전원 전위 Vcc의 레벨 부근까지 높인다. 또, NMOS 트랜지스터(61)에 의한 등화도 마찬가지의 문제를 해결하기 위해 실행하는 것이다.

이와 같이, 각 판독 사이클의 종료후에 등화를 실행하는 것에 의해, 이전의 판독 사이클의 데이터가 현재의 판독 사이클의 데이터의 출력에 영향을 미칠 가능성이 제거된다. 즉, 등화되는 것에 의해 이전의 판독 사이클의 데이터의 영향이 제거되어, 현재의 판독 사이클의 데이터의 출력의 속도를 일정하게 할 수 있다.

등화 회로(69)는 H 레벨의 제어 신호 S4 및 L 레벨의 제어 신호 S2가 입력될 때 등화를 개시한다. 등화 회로(69)에 의해 등화를 하는 이유는 다음과 같다.

데이터 출력선 D03, /D03의 기생 용량(parasitic capacitance)이나 데이터 출력선 D03, /D03에 접속되는 트랜지스터의 게이트 용량이 SSRAM에 대해 실행되는 제조 프로세스에 기인하여 변동하는 경우가 있다. 특히, 동일 설계의 SSRAM임에도 불구하고, 제품에 의해 배선(interconnection)의 기생 용량이나 트랜지스터의 게이트 용량이 제조 프로세스에 기인하여 다르게 된다. 이 때문에 동일한 설계의 SSRAM임에도 불구하고 제품마다 이중 전류 미러형 차동 증폭기의 출력이 다르게 되는 경우가 있다. 이와 같은 문제를 해결하기 위해, 등화 회로(69)에 의해 각각의 판독 사이클의 종료후에 데이터 출력선 D03의 전위와 데이터 출력선 /D03의 전위를 등화하여 항상 중립적인(neutral)상태로 돌아가도록 하고 있다.

이와 같이, 등화 회로(67)를 마련하는 것에 의해, 각 제품의 배선의 기생 용량이나 트랜지스터의 게이트 용량이 제조 프로세스에 따라 상이한 경우에도, 각 SSRAM 제품에 포함되는 이중 전류 미러형 차동 증폭기의 출력이 변동하지 않도록 한다.

제5도는 제2도의 래치형 증폭기(15)를 상세하게 도시한 회로도이다. 또, 제2도와 마찬가지의 부분에 대해서는 동일한 참조 부호를 부여하여 그 설명을 생략한다.

제5도를 참조하면, 래치형 증폭기(15)는 PMOS 트랜지스터(73, 75, 77), NMOS 트랜지스터(81, 83, 85), 등화 회로(89) 및 인버터(71)를 포함한다.

PMOS 트랜지스터(73)는 전원 전위 Vcc를 갖는 노드와 노드 N1 사이에 접속된다. 그리고, PMOS 트랜지스터(73)의 게이트에는 인버터(71)에 의해 반전된 제어 신호 S3이 입력된다. PMOS트랜지스터(75)와 NMOS 트랜지스터(81) 및 PMOS 트랜지스터(77)와 NMOS 트랜지스터(83)는 노드 N1과 노드 N2의 사이에 직렬로 접속된다.

PMOS 트랜지스터(75)의 게이트, NMOS 트랜지스터(81)의 게이트, PMOS 트랜지스터(77)의 드레인은 데이터 출력선 /D04, /D05에 접속된다. PMOS 트랜지스터(77)의 게이트, NMOS 트랜지스터(83)의 게이트, PMOS 트랜지스터(75)의 드레인은 데이터 출력선 D04, D05에 접속된다.

NMOS 트랜지스터(85)는 노드 N2와 접지 전위를 갖는 노드 사이에 접속된다. NMOS 트랜지스터(85)의 게이트에는 제어 신호 S3이 입력된다. PMOS 트랜지스터(79) 및 NMOS 트랜지스터(87)의 한쪽 소스/드레인은 데이터 출력선 D05에 접속되고, PMOS 트랜지스터(79) 및 NMOS 트랜지스터(87)의 다른쪽 소스/드레인은 데이터 출력선 /D05에 접속된다. PMOS 트랜지스터(79)의 게이트에는 제어 신호 S2가 입력된다. NMOS 트랜지스터(87)의 게이트에는 제어 신호 S4가 입력된다.

래치형 증폭기(15)는 제2도의 전송 게이트(11, 13)가 닫히고, H 레벨의 제어 신호 S3이 입력될 때 증폭 동작(감지 동작)을 개시한다. 동작 개시직후, 데이터 출력선 D04, /D04의 전위는 전원 전위 Vcc의 중간 전위 부근이다. 따라서, PMOS 트랜지스터(75)와 NMOS 트랜지스터(81) 및 PMOS 트랜지스터(77)와 NMOS 트랜지스터(83)가 순간적으로 동시에 턴 온(turn on)되어 전원 전위 Vcc를 갖는 노드와 접지 전위를 갖는 노드 사이에 전류가 흐른다.

그러나, 데이터 출력선쌍 D05, /D05의 전위차가 증폭되어 풀 스윙(full swing)(데이터 출력선 D05의 전위가 전원 전위 Vcc 레벨이고, 데이터 출력선 /D05의 전위가 접지 전위 GND 레벨, 또는 데이터 출력선 D05의 전위가 접지 전위 GND 레벨이고, 데이터 출력선 /D05의 전위가 전원 전위 Vcc 레벨로 됨)하면, PMOS 트랜지스터(75) 또는 NMOS 트랜지스터(81)중 하나가 턴 오프(turn off) 됨과 동시에 PMOS 트랜지스터(77) 또는 NMOS 트랜지스터(83) 중 어느 하나도 턴 오프로 된다. 그 결과, 전원 전위 Vcc를 갖는 노드와 접지 전위 GND를 갖는 노드 사이에 전류가 흐르지 않게 된다.

등화 회로(89)는 L 레벨의 제어 신호 S2 및 H 레벨의 제어 신호 S4가 입력되었을 때, 데이터 출력선 D05의 전위와 데이터 출력선 /D05의 전위를 등화한다. 이 등화 회로(89)는 이전의 판독 사이클의 데이터가 데이터 출력선 D05, /D05에 남아있지 않도록 하여 이전의 판독 사이클의 데이터가 현재의 판독 사이클의 데이터의 출력에 영향을 미치지 않도록 한다. 따라서, 이 등화 회로(89)를 마련하고, 각 판독 사이클 종료후에 등화를 실행하는 것에 의해, 신뢰성 있게 정확한 데이터를 출력할 수 있다.

제6도는 제2도의 판독 데이터 버퍼(3)를 상세하게 도시한 회로도이다. 또, 제2도와 마찬가지의 부분에 대해서는 동일한 참조 부호를 부여하여 그 설명을 적절하게 생략한다.

제6도를 참조하면, 판독 데이터 버퍼(3)는 NAND 회로(91, 93), 인버터(95), PMOS 트랜지스터(97) 및 NMOS 트랜지스터(99)를 포함한다.

NAND 회로(91)의 한쪽 입력 노드에는 제어 신호 S2가 입력된다. NAND 회로(91)의 다른쪽 입력 노드는 데이터 출력선 /D05에 접속된다. NAND 회로(93)의 한쪽 입력 노드에는 제어 신호 S2가 입력된다. NAND 회로(93)의 다른쪽 입력 노드는 데이터 출력선 D05에 접속된다. NAND 회로(93)의 출력 노드는 인버터(95)의 입력 노드에 접속된다.

PMOS 트랜지스터(97)와 NMOS 트랜지스터(99)는 전원 전위 Vcc를 갖는 노드와 접지 전위를 갖는 노드 사이에 직렬로 접속된다. PMOS 트랜지스터(97)의 게이트는 NAND 회로(91)의 출력 노드에 접속된다. NMOS 트랜지스터(99)의 게이트는 인버터(95)의 출력 노드에 접속된다. PMOS 트랜지스터(97)의 드레인은 출력 노드로 되어 있다.

판독 데이터 버퍼(3)는 H 레벨의 제어 신호 S2가 입력될 때 활성화 상태로 되고, L 레벨의 제어 신호 S2가 입력될 때 비활성화 상태로 된다. 이와 같이, 제어 신호 S2에 의해 활성화/비활성화를 제어하여, 판독 데이터 버퍼(3)가 불필요할 때에는 이것을 비활성화하는 것에 의해, 즉, PMOS 트랜지스터(97)를 턴 오프함으로써, 전원 전위 Vcc를 갖는 노드와 접지 전위를 갖는 노드 사이의 관통 전류(through current)를 작게 하고 있다.

H 레벨의 제어 신호 S2가 입력된 경우, 데이터 출력선 D05, /D05의 전위에 따른 데이터 D가 데이터 버스로 출력된다.

제7도는 제2도의 제어 신호 발생 회로(5)를 상세하게 도시한 회로도이다. 또, 제2도와 마찬가지의 부분에 대해서는 동일한 참조 부호를 부여하여 그 설명을 적절하게 생략한다.

제7도를 참조하면 제어 신호 발생 회로(5)는 인버터(101, 103, 105, 107, 109, 111, 113, 115, 117, 119), NAND 회로(121, 123, 125, 127), 지연 회로(129, 131, 133) 및 신호 제어 회로(134)를 포함한다.

제7도의 제어 신호 발생 회로(5)의 동작을 제8도의 타이밍도를 사용하여 설명한다.

시각 t1에서, H 레벨의 블록 선택 신호 BS가 지연 회로(129)에 입력된다. 그리고, 지연 회로(129)에 의해 지연된 H 레벨의 블록 선택 신호 BS는 인버터(103, 105)를 거쳐서 NAND 회로(121)에 입력된다. NAND 회로(121)의 다른 2개의 입력 노드에는 H 레벨의 신호가 입력되고 있다. 따라서, NAND 회로(121)로부터의 출력 신호는 L 레벨이다.

따라서, 제어 신호 S1은 H 레벨로 된다. 제어 신호 S1이 블록 선택 신호 BS보다 지연되어, 시각t2에서 H 레벨로 되어 있는 것은 지연 회로(129)에 의한 지연 때문이다. 지연 회로(129)는 블록 선택 신호 BS가 H 레벨로 되는 것에 따라 도시하지 않은 워드선이 활성화 상태로 된 후에, 제어 신호 S1이 H 레벨로 되도록 지연 시간을 설정하고 있다.

신호 제어 회로(134)는 칩 선택 신호, 기록 인에이블 신호및 어드레스 상태 입력 신호 ADS에 따라, 판독 동작시에는 H 레벨의 신호를 출력하고, 기록 동작시에는 L 레벨의 신호를 출력한다.

NAND 회로(123)의 한쪽 입력 노드에는 지연 회로(129)에 의해 지연된 H 레벨의 블록 선택 신호 BS가 인터버(103, 105)를 거쳐서 입력된다. NAND 회로(123)의 다른쪽 입력 노드에는 신호 제어 회로(134)로부터 H 레벨의 신호가 입력된다. 따라서, NAND 회로(125)의 한쪽 입력 노드에는 H 레벨의 신호가 입력된다. 한편, 인버터(107)로부터의 H 레벨의 신호는 지연 회로(131)에 의해 지연되어, 인버터(111, 113)를 거쳐서 NAND 회로(125)의 다른쪽 입력 노드에 입력된다.

따라서, 지연 회로(129, 131)에서의 지연 시간 경과후에, NAND 회로(125)는 L 레벨의 신호를 출력한다. 따라서, 시각 t3에서, 제어 신호 S2가 H 레벨로 상승한다. 제어 신호 S2의 반전 신호인 제어 신호 S4는 시각 t3에서 L 레벨로 하강한다.

지연 회로(131)는 데이터 출력선 D02, /D02의 전위가 전원 전위 Vcc의 대략 중간 전위 레벨로 될 때, 제어 신호 S2가 H 레벨(제어 신호 S4가 L 레벨)로 되도록 지연 시간을 설정하고 있다. 특히, 데이터 출력선 D02, /D02의 전위가 대략 중간 전위로 된 후에, 감지 동작을 개시하도록 지연 회로(131)의 지연 시간을 설정하고 있다.

NAND 회로(127)의 한쪽 입력 노드에는 H 레벨의 블록 선택 신호 BS가 지연 회로(129, 131)에 의해 지연된 H 레벨의 신호가 입력된다. NAND 회로(127)의 다른쪽 입력 노드에는 H 레벨의 블록 선택 신호 BS가 지연 회로(129, 131 및 133)에 의해 지연된 H 레벨의 신호가 입력된다.

따라서, NAND 회로(127)의 출력 신호는 지연 회로(129, 131, 133)에서의 지연후, 즉, 시각 t4에서 L 레벨로 된다. 이때, 제어 신호 S3은 H 레벨로 된다. 지연 회로(133)는 데이터 출력선쌍 D04, /D04의 전위차가 래치형 센스 증폭기(15)의 오프세트 전압 이상으로 된 후에 제어 신호 S3이 H 레벨로 되도록 지연 시간을 설정하고 있다.

시각 t4에서, NAND 회로(127)의 출력 신호는 L 레벨로 된다. 따라서, NAND 회로(121)의 출력 신호는 H 레벨로 된다. 이것에 의해, 시각 t4에서, 제어 신호 S1은 L 레벨로 하강한다.

이하, 제2도의 센스 증폭기(1)의 동작을, 제2도, 제3도, 제4도, 제5도 및 제8도를 참조하여 설명한다.

제어 신호 S1이 H 레벨로 되면, 레벨 시프트 회로(7)가 동작을 개시하여, 데이터 출력선 D01, /D01의 전위를 전원 전위 Vcc의 대략 중간 전위 레벨까지 시프트 시킨다. 또, 전송 게이트(11, 13)는 제어 신호 S1이 H 레벨에 있기 때문에 개방(open)된다. 따라서, 시각 t3에서, 데이터 출력선 D02, /D02 - D05, /D05의 전위는 실질적으로 중간 전위로 된다.

이때, 레벨 시프트 회로(7)의 등화 회로(43)에는 L 레벨의 제어 신호 S2와 H 레벨의 제어 신호 S4가 입력되기 때문에, 데이터 출력선 D02의 전위와 데이터 출력선 /D02의 전위는 등화된다. 따라서, 데이터 출력선쌍 D02, /D02 사이의 전위차는 거의 없다.

시각 t3에서, 제어 신호 S4가 L 레벨로 되면 센스 증폭기(1)는 감지 동작을 개시한다. 즉, 레벨 시프트 회로(7)의 등화 회로(43)에는 L 레벨의 제어 신호 S4와 H 레벨의 제어 신호 S2가 입력되기 때문에, 등화 회로(43)에 의한 등화 동작이 종료된다. 따라서, 데이터 출력선쌍 D02, /D02 사이에는 도시하지 않은 메모리셀로부터 판독된 데이터에 따른 전위차가 발생한다.

데이터 출력선쌍 D02, /D02 사이에 전위차가 발생하여, 이중 전류 미러형 차동 증폭기(9)의 NMOS 트랜지스터(65)의 게이트에는 H 레벨의 제어 신호 S1이 입력되므로, 시각 t3에 있어서, 이중 전류 미러형 차동 증폭기(9)가 증폭 동작을 개시한다.

이중 전류 미러형 차동 증폭기(9)에 의해, 데이터 출력선쌍 D03, /D03의 전위차, 데이터 출력선쌍 D04, /D04의 전위차 및 데이터 출력선쌍 D05, /D05의 전위차가 래치형 증폭기(15)의 오프세트 전압 이상으로 되면, 즉, 시각 t4로 되면, 제어 신호 S3이 H 레벨로 된다. 따라서, 래치형 증폭기(15)의 NMOS 트랜지스터(85)의 게이트에 H 레벨의 제어 신호 S3이 입력되고, PMOS 트랜지스터(73)의 게이트에는 H 레벨의 제어 신호 S3을 반전한 L 레벨의 신호가 입력된다.

따라서, 시각 t4에서, 래치형 증폭기(15)가 증폭 동작을 개시한다. 또, 시각 t4에서는 제어 신호 S4가 L 레벨이고, 제어 신호 S2가 H 레벨이기 때문에 래치형 증폭기(15)의 등화 회로(89)는 등화를 수행하지 않는다.

시각 t4에서는, 제어 신호 S1이 L 레벨로 된다. 따라서, 레벨 시프트 회로(7)의 NMOS 트랜지스터(39)의 게이트 및 이중 전류 미러형 차동 증폭기(9)의 NMOS 트랜지스터(65)의 게이트에는 L 레벨의 제어 신호 S1이 입력된다. 특히, 시각 t4에서는 레벨 시프트 회로(7) 및 이중 전류 미러형 차동 증폭기(9)가 그 동작을 정지한다.

시각 t5에서, 제어 신호 S3이 L 레벨로 되면, 래치형 증폭기(15)는 증폭 동작을 정지한다.

시각 t5에서 제어 신호 S3이 L 레벨로 되는 것에 응답하여, 제어 신호 S2가 L 레벨로 되고, 제어 신호 S4가 H 레벨로 된다. 따라서, 레벨 시프트 회로(7)의 등화 회로(43), 이중 전류 미러형 차동 증폭기(9)의 등화 회로(69) 및 래치형 증폭기(15)의 등화 회로(89)가 등화 동작을 개시한다. 또, 시각 t5에서, 제어 신호 S4가 H 레벨로 되는 것에 응답하여, 이중 전류 미러형 차동 증폭기(9)의 NMOS 트랜지스터(57, 61)가 턴 온된다.

이하, 제2도의 판독 데이터 버퍼(3)의 동작을 제2도, 제6도 및 제8도를 참조하여 설명한다. 시각 t3에서, 제어 신호 S2가 H 레벨로 될 때, 판독 데이터 버퍼(3)는 동작을 개시하여 데이터 D를 출력하기 시작한다. 시각 t5에서, 제어 신호 S2가 L 레벨로 될 때 판독 데이터 버퍼(3)는 그 동작을 정지하고, 데이터 D의 출력도 정지한다.

제9도는 본 발명의 실시예에 의한 SSRAM의 동작 시뮬레이션의 결과를 도시하는 그래프로서, 세로축은 전압을 나타내고 가로축은 시간을 나타내고 있다.

화살표 BS는 블록 선택 신호 BS의 진폭을 나타낸다. 화살표 S1, S2, S3, S4는 각각 제어 신호 S1, S2, S3, S4의 진폭을 나타낸다.

화살표 D01, /D01은 데이터 출력선쌍 D01, /D01의 전위를 나타낸다. 화살표 D02, /D02는 데이터 출력선쌍 D02, /D02의 전위를 나타낸다. 화살표 D03, /D03은 데이터 출력선쌍 D03, /D03의 전위를 나타낸다. 화살표 D05, /D05는 데이터 출력선쌍 D05, /D05의 전위를 나타낸다. 화살표 D는 데이터 버스로 출력되는 데이터 D를 나타낸다.

제어 신호 S1의 상승으로부터 제어 신호 S2의 상승까지의 기간은 2ns이고, 제어 신호 S2의 상승으로부터 제어 신호 S3의 상승까지의 기간은 1ns로서, 정상 동작을 나타내고 있다. 단, 제어 신호 S3은 래치형 증폭기(15)의 오프세트 전압을 고려하여 데이터 출력선쌍 D05, /D05의 전위차가 300mV로 된 시점에서 상승하고 있다는 것에 주목해야 한다.

본 발명의 실시예에 의한 SSRAM에 따르면 데이터 출력선 D02, /D02의 전위가 레벨 시프트 회로(7)에 의해, 사실상 전원 전위 Vcc의 대략 중간 전위 레벨로 된 후, 즉, 시각 t3에서 이중 전류 미러형 차동 증폭기(9)가 증폭 동작을 개시한다. 이중 전류 미러형 차동 증폭기(9)에 의해 데이터 입/출력선쌍 D04/D04와 데이터 출력선쌍 D05,/D05의 전위차가 래치형 증폭기(15)의 오프세트 전압 이사응로 된후, 즉, 시각 t4에서 래치형 증폭기(15)는 증폭 동작을 개시하고, 그와동시에 이중 전류 미러형 차동 증폭기(9)는 동작을 정지한다.

따라서, 시각 t3과 시각 t4의 사이에는 이중 전류 미러형 차동 증폭기(9)에 의해서만 전위차가 고속으로 증폭된다. 그리고, 시각 t4와 시각 t5의 사이(기간 T2)에는 소비 전력이 작은 래치형 증폭기(15)에 의해서만 이중 전류 미러형 차동 증폭기(9)에서 증폭된 전위차가 더욱 증폭된다. 특히, 감지 동작이 실행되는 것은 기간 T1 동안만이다.

이와 같이, 본 발명의 실시예에 의한 SSRAM에 있어서는 래치형 증폭기(15)의 결점(입력되는 전위차가 래치형 증폭기의 오프세트 전압 이상으로 될 때까지 기다릴 필요가 있어 고속 동작을 할 수 없는 것)이 이중 전류 미러형 차동 증폭기(9)의 이점(고속 동작이 가능한 것)에 의해 보상된다. 더욱이, 이중 전류 미러형 차동 증폭기(9)의 결점(소비 전력이 큰 것)이 래치형 증폭기(15)의 이점(소비 전력이 작은 것)에 의해 보상된다. 따라서, 이중 전류 미러형 차동 증폭기(9)의 이점(고속동작이 가능한 것)과 래치형 증폭기(15)의 이점(소비 전력이 작은 것)을 유효하게 이용할 수 있어 SSRAM의 고속화 및 저소비 전력화를 도모할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

Claims

복수의 메모리셀(memory cell)을 갖는 메모리셀 어레이(memory cell array)를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리셀로부터 판독된 데이터를 증폭하는 센스 증폭기(sence amplifier)를 포함하고, 상기 센스 증폭기는 상기 메모리셀로부터 상기 데이터가 판독되는 제1데이터 출력선쌍의 전위를 보다 낮은 전위 레벨로 시프트하는 레벨 시프트 수단(level shift means)과, 상기 레벨 시프트된 전위가 입력되는 제2데이터 출력선쌍의 전위차를 소정 기간 동안 증폭하는 제1증폭기 상기 전위차는 상기 메모리셀의 데이터를 기초로 함와, 상기 제1증폭기에 의해 증폭된 전위차를 더 증폭하는 제2증폭기를 포함하며, 상기 제1증폭기는 상기 제2증폭기보다 고속으로 동작하고, 상기 제2증폭기는 교차 결합 증폭기(cross coupled amplifier)이고, 상기 제1증폭기는 상기 레벨 시프트후에, 상기 소정 기간 동안 증폭 동작을 수행하고, 상기 소정 기간이 경과된 후에는 상기 제2증폭기만이 증폭 동작을 수행하고, 상기 제1 및 제2증폭기 중 적어도 하나는 외부에서 생성된 클럭 신호에 의해 제어되는 반도체 메모리 장치.
제1항에 있어서, 상기 제1증폭기는 두 개의 전류 미러 증폭기(current mirror amplifier)를 포함하는 반도체 메모리 장치.
제2항에 있어서, 상기 전류 미러 증폭기는 전류 미러 수단을 포함하고, 상기 전류 미러 수단은 한쪽 전극이 상기 전류 미러 증폭기의 출력 노드에 접속되는 제1트랜지스터와, 한쪽 전극 및 제어 전극이 상기 제1트랜지스터의 제어 전극에 접속되는 제2트랜지스터를 포함하며, 상기 전류 미러 증폭기는 상기 출력 노드의 전위와 상기 제2트랜지스터의 상기 한쪽 전극이 접속되는 노드의 전위를 등화하는 등화 수단을 더 포함하고, 상기 등화는 상기 제2증폭기에 의해 상기 전위차가 증폭된 후에 수행되는 반도체 메모리 장치.
제2항에 있어서, 상기 제1증폭기는 상기 전류 미러 증폭기들 중 한쪽 증폭기의 출력 노드의 전위와, 상기 전류 미러 증폭기들 중 다른쪽 증폭기의 출력 노드의 전위를 등화하는 등화 수단을 더 포함하고, 상기 등화는 상기 제2증폭기에 의해 상기 전위차가 증폭된 후에 수행되는 반도체 메모리 장치.
제2항에 있어서, 상기 센스 증폭기는 상기 전류 미러 증폭기들 중 한쪽 증폭기의 출력 노드와 상기 제2증폭기의 한쪽 입력 노드를 접속하는 제1접속 수단과, 상기 전류 미러 증폭기들 중 다른쪽 증폭기의 출력 노드와 상기 제2증폭기의 다른쪽 입력 노드를 접속하는 제2접속 수단을 포함하며, 상기 제1접속 수단은 상기 소정 기간이 경과된 후에 상기 한쪽 전류 미러 증폭기의 상기 출력 노드와 상기 한쪽 입력 노드의 접속을 컷오프(cut off)하고, 상기 제2접속 수단은 상기 소정 기간이 경과된 후에 상기 다른쪽 전류 미러 증폭기의 상기 출력 노드와 상기 다른쪽 입력 노드의 접속을 컷오프하는 반도체 메모리 장치.
제2항에 있어서, 상기 제2증폭기는 2개의 출력 노드와, 상기 출력 노드들 중 한쪽의 전위와 상기 출력 노드들 중 다른쪽의 전위를 등화하는 등화 수단을 포함하며, 상기 등화는 상기 제2증폭기에 의해 상기 전위차가 증폭된 후에 수행되는 반도체 메모리 장치.
복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리셀로부터 판독된 대아토룰 증폭하는 센스 증폭기를 포함하고, 상기 센스 증폭기는 상기 메모리셀로부터 상기 데이터가 판독되는 제1데이터 출력선쌍의 전위를 보다 낮은 전위 레벨로 시프트하는 레벨 시프트 수단과, 상기 레벨 시프트된 전위가 입력되는 제2데이터 출력선쌍의 전위차를 소정 기간 동안 증폭하는 제1증폭기 상기 전위차는 상기 메모리셀의 데이터를 기초로 함와, 상기 제1증폭기에 의해 증폭된 전위차를 더 증폭하는 제2증폭기를 포함하며, 상기 제1증폭기는 상기 제2증폭기보다 고속으로 동작하고, 상기 제2증폭기는 교차 결합 증폭기이고, 상기 제1증폭기는 상기 레벨 시프트후에, 상기 소정 기간 동안 증폭 동작을 수행하고, 상기 소정 기간이 경과된 후에는 상기 제2증폭기만이 증폭 동작을 수행하고, 상기 메모리셀 어레이는 복수의 블록으로 분할되며, 상기 반도체 메모리 장치는 상기 레벨 시프트 수단과, 상기 제1증폭기 및 상기 제2증폭기의 동작을 제어하는 동작 제어 수단을 더 포함하고, 상기 동작 제어 수단은 상기 복수의 블록 중 어느 블록을 활성화시키는지를 결정하는 블록 선택 신호에 따른 제어 신호를 이용하여 상기 동작을 제어하고, 상기 블록 선택 신호는 외부 클럭 신호에 동기하여 발생되는 반도체 메모리 장치.
제5항에 있어서, 상기 제1증폭기는 상기 레벨 시프트후에 상기 소정 기간 동안 증폭 동작을 수행하고, 상기 소정 기간이 경과된 후에는 상기 제2증폭기만이 증폭 동작을 수행하는 반도체 메모리 장치.
복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리셀로부터 판독된 데이터를 증폭하는 센스 증폭기를 포함하고, 상기 센스 증폭기는 상기 메모리셀로부터 상기 데이터가 판독되는 제1데이터 출력선쌍의 전위를 보다 낮은 전위 레벨로 시프트하는 레벨 시프트 수단과, 상기 레벨 시프트된 전위가 입력되는 제2데이터 출력선쌍의 전위차를 소정 기간 동안 증폭하는 제1증폭기 상기 전위차는 상기 메모리셀의 데이터를 기초로 함-와, 상기 제1증폭기에 의해 증폭된 전위차를 더 증폭하는 제2증폭기를 포함하며, 상기 제1증폭기는 상기 제2증폭기보다 고속으로 동작하고, 상기 제2증폭기는 교차 결합 증폭기이고, 상기 제1증폭기는 두 개의 전류 미러 증폭기를 포함하고, 상기 센스 증폭기는 상기 전류 미러 증폭기들 중 한쪽 증폭기의 출력 노드와 상기 제2증폭기의 한쪽 입력 노드를 접속하는 제1접속 수단과, 상기 전류 미러 증폭기들 중 다른쪽 증폭기의 출력 노드와 상기 제2증폭기의 다른쪽 입력 노드를 접속하는 제2접속 수단을 포함하며, 상기 제1접속 수단은 상기 소정 기간이 경과된 후에 상기 한쪽 전류 미러 증폭기의 상기 출력 노드와 상기 한쪽 입력 노드의 접속을 컷오프하고, 상기 제2접속 수단은 상기 소정 기간이 경과된 후에 상기 다른쪽 전류 미러 증폭기의 상기 출력 노드와 상기 다른쪽 입력 노드의 접속을 컷오프하고, 상기 제1증폭기는 상기 레벨 시프트후에 상기 소정 기간 동안 증폭 동작을 수행하고, 상기 소정 기간이 경과된 후에는 상기 제2증폭기만이 증폭 동작을 수행하고, 상기 메모리셀 어레이는 복수의 블록으로 마련되며, 상기 반도체 메모리 장치는 상기 레벨 시프트 수단, 상기 제1증폭기 및 상기 제2증폭기의 동작과, 상기 제1 및 제2접속 수단의 접속을 제어하는 동작/접속 제어 수단을 더 포함하고, 상기 동작/접속 제어 수단은 상기 복수의 블록 중 어느 블록을 활성화시키는지를 결정하는 블록 선택 신호에 따른 제어 신호를 이용하여 상기 동작 및 접속을 제어하고, 상기 블록 선택 신호는 외부 클럭 신호에 동기하여 발생되는 반도체 메모리 장치.
복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리셀로부터 판독된 데이터를 증폭하는 센스 증폭기를 포함하고, 상기 센스 증폭기는 제1증폭기와, 상기 제1증폭기보다 소비 전력이 작고, 저속인 제2증폭기를 포함하며, 상기 제1증폭기는 소정 기간 동안에만 증폭 동작을 수행하고, 상기 제1 및 제2증폭기 중 적어도 하나는 외부에서 생성된 클럭 신호에 의해 제어되는 반도체 메모리 장치.
제10항에 있어서, 상기 제2증폭기는 상기 제1증폭기의 출력에 결합되는 반도체 메모리 장치.
제10항에 있어서, 상기 제2증폭기는 상기 소정 기간이 경과된 후에만 증폭 동작을 수행하는 반도체 메모리 장치.
제10항에 있어서, 상기 제1증폭기는 상기 레벨 시프트후에 상기 소정 기간 동안 증폭 동작을 수행하고, 상기 소정 기간이 경과된 후에는 상기 제2증폭기만이 증폭 동작을 수행하는 반도체 메모리 장치.
제1항에 있어서, 상기 교차 결합 증폭기는 래치형 증폭기(latch type amplirier)인 반도체 메모리 장치.
제8항에 있어서, 상기 교차 결합 증폭기는 래치형 증폭기인 반도체 메모리 장치.
제9항에 있어서, 상기 교차 결합 증폭기는 래치형 증폭기인 반도체 메모리 장치.
복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치에 있어서, 상기 메모리셀로부터 판독된 데이터를 증폭하는 센스 증폭기를 포함하고, 상기 센스 증폭기는 상기 메모리셀로부터 상기 데이터가 판독되는 제1데이터 출력선쌍의 전위를 보다 낮은 전위 레벨로 시프트하는 레벨 시프트 수단과, 상기 레벨 시프트된 전위가 입력되는 제2데이터 출력선쌍의 전위차를 소정 기간 동안 증폭하는 제1증폭기-상기 전위차는 상기 메모리셀의 데이터를 기초로-함와, 상기 제1증폭기에 의해 증폭된 전위차를 더 증폭하는 제2증폭기를 포함하며, 상기 제1증폭기는 상기 제2증폭기보다 고속으로 동작하고, 상기 제2증폭기는 교차 결합 증폭기이고, 상기 센스 증폭기는 상기 전류 미러 증폭기들 중 한쪽 증폭기의 출력 노드와 상기 제2증폭기의 한쪽 입력 노드를 접속하는 제1접속 수단과, 상기 전류 미러 증폭기들 중 다른쪽 증폭기의 출력 노드와 상기 제2증폭기의 다른쪽 입력 노드를 접속하는 제2접속 수단을 포함하며, 상기 제1접속 수단은 상기 소정 기간이 경과된 후에 상기 한쪽 전류 미러 증폭기의 상기 출력 노드와 상기 한쪽 입력 노드의 접속을 컷오프하고, 상기 제2접속 수단은 상기 소정 기간이 경과된 후에 상기 다른쪽 전류 미러 증폭기의 상기 출력 노드와 상기 다른쪽 입력 노드의 접속을 컷오프하고, 상기 제1 및 제2접속 수단은 외부에서 생성된 클럭 신호에 의해 제어되는 메모리 장치.