KR970071828A - 2종류의 증폭기를 포함하는 센스앰프를 갖는 반도체 기억장치 - Google Patents
2종류의 증폭기를 포함하는 센스앰프를 갖는 반도체 기억장치 Download PDFInfo
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Abstract
고속으로 동작할 수 있는 이중 전류 미러형 차동 증폭기를 소정의 시간만 사용하여, 메모리셀로부터 판독된 데이타에 따른 전위차를 고속으로 증폭한다. 그리고, 이중 전류 미러형 차동 증폭기에 의해 증폭된 전위차가 래치형 증폭기의 오프세트전압이상으로 될때부터는 소비전력이 작은 래치형 증폭기만에 의해 이 전위차를 더욱 증폭한다. 이와같이, 소비전력이 크지만 고속동작이 가능한 이중 전류 미러형 차동증폭기와, 고속동작은 할수없지만 소비전력이 작은 래치형 증폭기를 마련하는 것에 의해, 이중 전류 미러형 차동증폭기의 결점을 래치형 증폭기로 보상하고, 래치형 증폭기의 결점을 이중 전류 미러형 차동 증폭기의 이점으로 보상하고 있다. 이때문에, 이중 전류 미러형 차동 증폭기 및 래치형 증폭기를 포함하는 SSRAM(동기형 스테이틱 랜덤 액세스 메모리)에서는 고속화 및 저소비전력화를 실현할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 의한 SSRAM을 개략적으로 도시하는 블럭도, 제2도는 본 발명의 실시예에 의한 SSRAM의 특징부분을 개략적으로 도시하는 블럭도, 제3도는 제2도의 레벨 시프트회로를 상세하게 도시하는 회로도, 제4도는 제2도의 이중 전류 미러형 차동 증폭기를 상세하게 도시하는 회로도.
Claims (11)
- 여러개의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 기억장치에 있어서, 상기 메모리셀에서 판독된 데이타를 증폭하는 센스앰프를 포함하고, 상기 센스앰프는 상기 메모리셀로부터 상기 데이타가 판독되는 제1의 데이타 출력 선쌍의 전위를, 보다 낮은 전위레벨로 시프트하는 레벨시프트 수단, 상기 레벨시프트된 전위가 입력되는 제2의 데이타 출력선쌍의 전위차를 소정기간동안 증폭하는 제1의 증폭기로서, 상기 전위차가 상기 메모리셀의 데이타에 따르고 있는, 상기 제1의 증폭기와 상기 제1의 증폭기에서 증폭된 전위차를 더욱 증폭하는 제2의 증폭기를 포함하며, 상기 제1의 증폭기는 상기 제2의 증폭기보다 고속으로 동작하고, 상기 제2의 증폭기는 래치형 증폭기인 반도체 기억장치.
- 제1항에 있어서, 상기 제1의 증폭기는 2개의 전류 미러 증폭기를 포함하는 반도체기억장치.
- 제2항에 있어서, 상기 전류 미러증폭기는 전류 미러수단을 포함하며, 상기 전류 미러수단은 한쪽 전극이 상기 전류 미러증폭기의 출력노드에 접속되는 제1의 트랜지스터와 한쪽 전극 및 제어전극이 상기 제1의 트랜지스터의 제어전극에 접속되는 제2의 트랜지스터를 포함하며, 상기 전류 미러증폭기는 상기 출력노드의 전위와 상기 제2의 트랜지스터의 상기 한쪽 전극이 접속되는 노드의 전위를 동화하는 동화수단을 더 포함하며, 상기 동화는 상기 제2의 증폭기에 의한 상기 전위차의 증폭후에 실행되는 반도체 기억장치.
- 제2항에 있어서, 상기 제1의 증폭기는 상기 전류미러증폭기의 한쪽의 출력노드의 전위와, 상기 전류 미러 증폭기의 다른쪽의 출력노드의 전위를 등화하는 등화수단을 더 포함하며, 상기 등화는 상기 제2의 증폭기에 의한 상기 전위차의 증폭후에 실행되는 반도체 기억장치.
- 제2항에 있어서, 상기 센스앰프는 상기 전류 미러증폭기의 한쪽의 출력노드와 상기 제2의 증폭기의 한쪽의 입력 노드를 접속하는 제1의 접속수단, 상기 전류 미러증폭기의 다른쪽의 출력노드와 상기 제2의 증폭기의 다른쪽의 입력노드를 접속하는 제2의 접속수단을 포함하며, 상기 제1의 접속수단은 상기 소정 기간이 경과한 후에 상기 한쪽의 전류 미러증폭기의 상기 출력노드와 상기 한쪽의 입력노드이 접속을 컷오프(cut off)하고, 상기 제2의 접속수단은 상기소정기간이 경과한 후에 상기 다른쪽의 전류미러증폭기의 상기 출력노드와 상기 다른쪽의 입력노드의 접속을 컷오프하는 반도체 기억장치.
- 제2항에 있어서, 상기 제2의 증폭기는 2개의 출력노드와, 한쪽의 상기 출력노드의 전위와 다른쪽의 상기 출력노드의 전위를 등화하는 등화수단을 포함하며, 상기 등화는 상기 제2의 증폭기에 의한 상기 전위차의 증폭후에 실행되는 반도체 기억장치.
- 제1항에 있어서, 상기 제1의 증폭기는 상기 레벨시프트후에. 상기 소정기간동안 증폭동작을 실행하고, 상기 소정기간이 경과한 후에는 상기 제2의 증폭기만이 증폭동작을 실행하는 반도체 기억장치.
- 제7항에 있어서, 상기 메모리셀 어레이는 여러개의 블럭으로 분할되고, 상기 반도체 기억장치는 상기 레벨시프트수단, 상기 제1의 증폭기 및 상기 제2의 증폭기의 동작을 제어하는 동작제어수단을 더 포함하고, 상기 동작제어수단은 상기 여러개의 블럭중 어느 블럭을 활성화시키는가를 결정하는 블럭선택신호에 따른 제어신호를 이용하여 상기 동작을 제어하고, 상기 블럭선택신호는 외부 블럭신호에 동기하여 발생되는 반도체 기억장치.
- 제5항에 있어서, 상기 제1의 증폭기는 상기 레벨시프트후에. 상기 소정 기간동안 증폭동작을 실행하고, 상기 소정기간이 경과한 후에는 상기 제2의 증폭기만이 증폭동작을 실행하는 반도체 기억장치.
- 제9항에 있어서, 상기 메모리셀 어레이는 여러개의 블럭으로 마련되고, 상기 반도체 기억장치는 상기 레벨시프트수단, 상기 제1의 증폭기 및 상기 제2의 증폭기의 동작과 상기 제1 및 제2의 접속수단의 접속을 제어하는 동작/접속제어수단(operation/connection controlmeans)을 더 포함하며, 상기 동작/접속제어수단은 상기 여러개의 블럭중 어느 블럭을 활성화시키는가를 결정하는 블럭선택신호에 따른 제어신호를 이용하여 상기 동작및 접속을 제어하고, 상기 블럭선택신호는 외부 블럭신호에 동기하여 발생되는 반도체 기억장치.
- 여러개의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 기억장치에 있어서, 상기 메모리셀에서 판독된 데이타를 증폭하는 센스앰프를 포함하고, 상기 센스앰프는 고속이고, 소비전력이 큰 제1의 증폭기와 저속이고, 소비전력이 작은 제2의 증폭기를 포함하며, 상기 제1의 증폭기는 소정 기간동안 증폭동작을 실행하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960012598A KR100225712B1 (ko) | 1996-04-24 | 1996-04-24 | 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960012598A KR100225712B1 (ko) | 1996-04-24 | 1996-04-24 | 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970071828A true KR970071828A (ko) | 1997-11-07 |
| KR100225712B1 KR100225712B1 (ko) | 1999-10-15 |
Family
ID=19456512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960012598A KR100225712B1 (ko) | 1996-04-24 | 1996-04-24 | 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100225712B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3154821B2 (ja) * | 1992-06-26 | 2001-04-09 | 株式会社 沖マイクロデザイン | 半導体集積回路装置 |
-
1996
- 1996-04-24 KR KR1019960012598A patent/KR100225712B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100225712B1 (ko) | 1999-10-15 |
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