KR920006980B1 - 이중 파워라인을 갖는 다이나믹램의 센스증폭기 - Google Patents

이중 파워라인을 갖는 다이나믹램의 센스증폭기 Download PDF

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Abstract

내용 없음.

Description

이중 파워라인을 갖는 다이나믹램의 센스증폭기
제1도는 종래의 한개의 독립적인 파워라인을 갖는 다이나믹램의 센스증폭기.
제2도는 본 발명에 따른 두개 이상의 독립적인 2중 파워라인을 갖는 다이나믹램의 센스증폭기.
제3도는 본 발명에 따른 제일 실시예도.
제4도는 제1, 2 및 3도의 동작설명을 위한 전압파형도.
제5도는 종래기술과 본 발명의 전압 특성을 비교한 전압파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 장치 2 : P채널 센스증폭기
3 : N채널 센스증폭기 4 : 센스출력부
5 : 블럭선택 제어부
본 발명은 2중 파워라인(POWER LINE)을 갖는 다이나믹램의 센스증폭기에 관한 것으로, 특히 다수의 블럭이 부분동작(Partial Activation)하는 다이나믹램에서, 그의 감지동작을 빠르게 하면서 낮은 첨두치의 전류값을 갖도록한 2중 파워라인을 갖는 다이나믹램의 센스증폭기에 관한 것이다.
일반적으로, 다이나믹램은 메모리셀에 정보를 저장하거나 판독하는데에 있어서, 한쌍의 비트선에 실린 정보를 감지하여 증폭하기 위한 센스증폭기가 이용된다. 그러므로 한쌍의 비트선에 실린 정보를 감지하여 증폭하기 위한 센스증폭기가 이용된다. 그러므로 한쌍의 비트선에 실린 작은 전압자의 정보를 감지하고 증폭하기 위해서 게이트폭이 큰 센스 구동용 트랜지스터와 리스토아(Restore) 구동용 트랜지스터, 즉 N채널 센스증폭기와 P채널 센스증폭기가 필요하다. 그러나 이러한 게이트폭이 큰 구동트랜지스터를 사용하는 경우에는 한쌍의 비트선 양단간의 정전용량 불균형에 의한 센스증폭기의 오동작이 일어날 수 있고, 높은 첨두치 전류에 의해 오동작 할 수 있다. 또한 낮은 첨두치 전류를 갖도록 하기 위해 게이트 쪽이 작은 구동 트랜지스터를 사용할 경우, 억세스 시간(access time)이 길어져 센스증폭기의 감지속도가 저하된다.
상기와 같은 문제점을 해결하기 위한 종래의 방법으로는 다른 회로에는 공통으로 사용되지 않는 한개의 독립적인 파워라인을 센스증폭기에 사용하여 첨두치 전류를 감소시켰다.
그러나, 센스증폭기에 한개의 독립적인 파워라인을 사용하였을 경우, 한개의 독립적인 공급전압 Vcc와 Vss이 제1단계 슬로프 센싱(slope sensing)시, 이미 파워라인은 인덕턴스에 의한 큰 잡음이 실린 상태이므로 종래의 단점을 해결할 수 없었다.
또한, 다수의 블럭이 부분동작하는 다이나믹램에서, 정보의 출력을 요구하지 않는 선택되지 않은 블럭에 있어서도, 선택된 블럭내에 있는 구동크랜지스터와 동일한 게이트폭을 가지고 있는 구동트랜지스터가 동작하여 높은 첨두치전류를 야기시키는 원인이 된다.
따라서, 본 발명은 상기한 단점을 해소하기 위해 센스증폭기의 파워라인을 독립적인 한개의 파워라인이 아닌 2중 파워라인을 갖는 다이나믹램의 센스증폭기를 제공하는데 그 목적이 있다.
본 발명에 따른 2중 파워라인을 갖는 다이나믹램의 센스증폭기의 한 특징에 의하면, 한쌍의 비트라인 BL 및
Figure kpo00001
을 가진 메모리 셀어레이 장치와, 한쌍의 MOSFET Q1 및 Q2가 그들 게이트를 통하여 상호 교차접속되도, 상기 각각의 MOSFET Q1 및 Q2의 일측단은 제각기 노드 øSP에 접속된 접속점 P1 및 P2에 제각기 접속되고, 이들의 타측단자 각각은 상기 비트라인 BL 및
Figure kpo00002
에 제각기 접속되는 P채널 센스증폭기와, 일측단자는 상기 MOSFET Q1의 일측단에 접속되 접속점 P1에 접속되고, 타측단자는 파워라인 PC1을 통하여 공급전압원 Vcc1에 독립적으로 접속되며, 게이트 단자는 센스제어신호 øSPEO를 공급받아 이 센스제어신호 øSPEODP 따라 작동되는 MOSFET Q3와, 일측단자는 상기 MOSFET Q2의 일측단에 접속된 접속점 P2에 접속되고, 타측단자는 파워라인 PC2를 통하여 공급전압원 Vcc2에 독립적으로 접속되며, 게이트단자는 센스제어신호 øSPE1를 공급받아 이 센스제어신호øSPE1에 따라 작동되는 MOSFET Q4와, 한쌍의 MOSFET Q5 및 Q6가 그들 게이트를 통하여 상호 교차접속되되, 상기 각각의 MOSFET Q5 및 Q6의 일측단은 제각기 노드
Figure kpo00003
에 접속된 접속점 P3 및 P4에 제각기 접속되고, 이들의 타측단자 각각은 상기 비트라인 BL 및
Figure kpo00004
에 제각기 접속되는 N채널 센스증폭기와, 일측단자는 상기 MOSFET Q5의 일측단에 접속된 접속점 P3에 접속되고, 타측단자는 파워라인 PS1을 통하여 공급전압원 Vss1에 독립적으로 접속되며, 게이트단자는 센스제어신호 øSNEO를 공급받아 이 센스제어신호 øSNEO에 따라 동작하는 MOSFET Q7와, 일측단자는 상기 MOSFET Q6의 일측단에 접속된 접속점 P4에 접속되고, 타측단자는 파워라인 PS2를 통하여 공급전압원 Vss2에 독립적으로 접속되며, 게이트 단자는 센스제어신호 øSNE1를 공급받아 이 센스제어신호에 따라 동작하는 MOSFET Q8 및, 상기 비트라인 BL 및
Figure kpo00005
로부터 제각기 접속되되, 각각의 게이트단자가 접속점 P5를 통하여 접속되어 이 접속점 P5에 공급되는 Y어드레스 신호에 따라 동작하는 MOSFET Q9 및 Q10으로 구성되는 센스출력부를 구비하여, 그로인하여 선택적으로 부분동작하는 다이나믹램의 첨두치 전류를 감소시키고, 센스증폭기의 센스동작을 빠르게한 것을 특징으로 한다.
본 발명에 따른 2중파워라인을 갖는 다이나믹램의 센스증폭기의 또다른 특징에 의하면, 한쌍의 비트선 BL 및
Figure kpo00006
을 가진 메모리 셀어레이 장치와, 한쌍의 MOSFET Q1 및 Q2가 그들 게이트를 통하여 상호 교차 접속되되, 상기 각각의 MOSFET Q1 및 Q2의 일측단은 제각기 노드 øSP에 접속된 P1 및 P2에 제각기 접속되고, 이들의 타측단자 각각은 상기 비트라인 BL 및
Figure kpo00007
에 제각기 접속되는 P채널 센스증폭기와, 각각의 일측단자는 상기 MOSFET Q1 및 Q2의 일측단에 접속된 접속점 P1 및 P2에 제각기 접속되고, 각각의 타측단자는 파워라인 PC를 통하여 공급전압원 Vcc에 공통으로 접속되며, 각각의 게이트단자는 센스제어신호 øSPE0 및 øSPE1을 공급받아, 이 센스제어신호 øSPE0 및 øSPE1에 따라 작동되는 MOSFET Q3 및 Q4와, 한쌍의 MOSFET Q5 및 Q6가 그들 게이트를 통하여 상호 교차 접속되되, 상기 각각의 MOSFET Q5 및 Q6의 일측단은 제각기 노드
Figure kpo00008
에 접속된 접속점 P3 및 P4에 제각기 접속되고, 이들의 타측단자 각각은 상기 비트라인 BL 및
Figure kpo00009
에 제각기 접속되는 N채널 센스증폭기와, 일측단자는 상기 MOSFET Q5의 일측단에 접속된 접속점 P3에 접속되고, 타측단자는 파워라인 PS1을 경유하여 접속점 P7을 통하여 공급전압원 Vss1에 독립적으로 접속되며, 게이트단자는 센스제어신호 øSNE0를 공급받아 이 센스제어신호 øSNE0에 따라 동작하는 MOSFET Q7와, 일측단자는 상기 MOSFET Q6의 일측단에 접속된 접속점 P4에 접속되고, 타측단자는 파워라인 PS1을 경유하여 접속점 P7을 통하여 공급전압원 Vss1에 독립적으로 접속되며, 게이트단자는 접속점 P6을 통하여 센스제어신호 øSNE1를 공급받아 이 센스제어신호에 따라 동작하는 MOSFET Q8 및, 상기 접속점 P6 을 통하여 상기 센스제어신호 øSNE1과 블럭선택신호 øSEL에 따라 다이나믹램에서 선택된 블럭에 대한 선택제어신호 øSNE2를 출력하는 블럭선택 제어부와, 일측단자는 상기 MOSFET Q6의 일측단에 접속된 접속점 P4에 접속되고, 타측단자는 파워나린 PS2를 경유하여 공급전압원 Vss2에 접속되며, 게이트단자는 상기 블럭선택제어부로부터 출력되는 출력제어신호 øSNE2에 따라 동작하도록 접속되는 MOSFET Q11 및, 상기 비트라인 BL 및
Figure kpo00010
로부터 제각기 접속되되, 각각의 게이트단자가 접속점 P5를 통하여 접속되어 이 접속점 P5에 공급되는 Y어드레스 신호에 따라 동작하는 MOSFET Q9 및 Q10으로 구성되는 센스출력부를 구비하여, 그로인하여 선택적으로 부분동작하는 다이나믹램의 첨두치 전류를 감소시키고, 센스증폭기의 센스동작을 빠르게 한 것을 특징으로 한다.
본 발명에 의한 센스증폭기내에 사용된 상기 블럭선택제어부는 상기 센스제어신호øSNE1과 블럭선택신호 øSEL를 입력으로 공급받는 NAND 게이트 G1와, 상기 NAND 게이트 G1에 직렬접속된 NOT게이트 G2로 구성되는 것은 특징으로 한다.
본 발명에 의하면 부분동작을 하는 다이나믹램에서, 이중 혹은 다중 슬로프(Slope)를 제공하기 위한 구동 트랜지스터의 게이트폭의 비를 적당히 배분하여, 부분동작에 의해서 선택된 데이터의 출력을 요구하는 블럭에 대한 구동 트랜지스터들은 전부 동작시킨다. 한편, 그의 데이터의 출력을 요구하지 않는 선택되지 않은 블럭에 대한 구동 트랜지스터들은 전부 동작시킨다. 한편, 그의 데이터의 출력을 요구하지 않는 선택되지 않은 블럭에 대한 구동 트랜지스터들은 예정된 수만 동작시킴으로서, 첨두치 전류값을 감소시킬 수 있다.
다시말하면 이중 슬로프 센싱의 경우, 구동 트랜지스터의 게이트폭을 w라 할 때, w/a 및 w/b로 배분(w/a+w/b=w)하여, 특정 클럭에 의하여 게이트폭이 w/a인 트랜지스터만 동작시킬 것인가 또는 w/a 및 w/b를 전부 동작시킬 것인가를 결정하여 간단히 실현할 수 있다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래의 한개의 독립적인 파워라인을 갖는 일반적으로 공지된 다이나믹램의 센스증폭기(10)이다.
메모리셀 어레이장치(1)의 비트라인
Figure kpo00011
은 서로 직렬접속된 P채널 MOSFET Q1 및 Q3를 경유해 공급전압원 Vcc 단자에 접속되는 동시에 서로 직렬접속된 N채널 MOSFET Q5 및 Q7을 경유해 공급전압 Vss단자에 제각기 접속된다. 또한, 상기 메모리셀 어레이장치(1)의 비트라인 BL은 서로 직렬접속된 P채널 MOSFET Q2 및 Q4를 경유해 공급전압 Vcc단자에 접속되는 동시에 서로 직렬접속된 N채널 MOSFET Q6 및 Q8을 경유해 공급전압 Vcc단자에 제각기 접속된다.
한편, 상기 P채녈 MOSFET Q1 및 Q2는 그들 게이트가 서로 교차접속되어 P채널 센스증폭기(2)를 형성하고, 상기 N채널 MOSFET Q5 및 Q6는 그들 게이트가 서로 교차접속되어 N채널 센스증폭기(3)를 형성한다. 여기서 각각의 P채널 및 N채널 센스증폭기(2 및 3)는 양호하게는 P채널 및 N채널 플립플롭 회로이다.
한편, 상기 P채널 MOSFET Q1 및 N채널 MOSFET Q5의 게이트 단자 각각은 비트라인 BL에, 상기 P채널 MOSFET Q2 및 N채널 MOSFET Q6의 게이트단자 각각은 비트라인
Figure kpo00012
에 제각기 접속된다.
또한, 상기 메모리셀 어레이장치(1)의 정보는 제각기 상기 비트라인 BL 및 비트라인
Figure kpo00013
을 통하여 센스출력부(4)에 인가된다. 상기 센스출력부(4)에 인가되는 각각의 신호는 자신들의 게이트 단자가 접속점 P5를 통하여 서로 접속된 N채널 MOSFET Q9 및 Q10을 제각기 경유해 각각의 출력단자 A 및 B에 제각기 출력된다. 이때 상기 접속점 P5에는 Y어드레스 신호가 공급되어, 상기 N채널 MOSFET Q9 및 Q10은 상기 Y어드레스 신호에 따라 동작된다. 상기 P채널 MOSFET Q1 및 Q3의 접속점은 P1과 상기 P채널 MOSFET Q2 및 Q4간의 접속점 P2의 전위를 감지하기 위한 노드 øSP가 접속되고, 상기 N채널 MOSFET Q5 및 Q7간의 접속점 P3과 상기 N채널 MOSFET Q6 및 Q8간의 접속점 P4의 전위를 감지하기 위한 노드
Figure kpo00014
가 접속된다.
한편 상기 P채널 MOSFET Q3 및 Q4의 게이트단자에는 P채널 센스제어신호 øSPE0 및 øSPE1이 제각기 공급되고, 상기 N채널 MOSFET Q7 및 Q8의 게이트단자에는 N채널 센스제어신호 øSNE0 및 øSNE1이 각각 공급된다. 따라서, 상기 각각의 MOSFET Q3, Q4, Q7 및 Q8은 그들 게이트단자에 공급되는 각각의 센스제어신호에 따라 동작된다. 그리고 상기 비트라인 BL 또는 비트라인 BL의 전위가 순간적으로 접지전위로 강하하여 그로인한 첨두치 전류의 급증을 방지하기 위하여 상기 P채널 MOSFET Q3 및 Q4의 게이트 전극의 폭은 서로 다르게 설계되며, 상기 N채널 MOSFET Q7 및 Q8의 게이트 전극의 폭도 서로 다르게 설계된다.
상기와 같이 구성된 센스증폭기(10)의 동작을 제4도를 참조로하여 설명하면 다음과 같다.
예를들어, 비트라인 BL,
Figure kpo00015
및 접속점 øSP,
Figure kpo00016
이 공기의 비트선 충전장치(도시안됨)에 의해 2.5V로 충전되었다고 가정하고, 이상태에서 상기 메모리 셀어레이 장치(1)중의 하나의 메모리셀을 선택하면서 상기 비트선 충전장치로부터의 전압공급을 차단하면, 상기 비트라인 BL은 2.5V,
Figure kpo00017
은 2.7V가 된다. 그후 제4도의 T1시간에 제어신호 øSPE0에 의해 P채널 MOSFET Q3가 ON동작한다. 그러므로 P채널 센스증폭기(2)의 P채널 MOSFET Q1이 ON동작하는 반면 P채널 MOSFET Q2는 off되어 상기 비트라인
Figure kpo00018
의 전위는 파워라인 PC를 통하여 거의 VCC전위에 도달하게 된다. 이와동시에 센스 제어신호 øSNE0에 의해 N채널 MOSFET Q7이 ON동작한다. 그러므로 N채널 센스 증폭기(3)의 N채널 MOSFET Q6가 ON동작 하는 반면 N채널 MOSFET Q5는 off되어 상기 비트라인BL의 전위는 파워라인 PS를 통하여 거의 VSS전위에 도달하게 된다.
제4도의 T2시간에 센스제어신호 øSP에 의해 P채널 MOSFET Q4가 ON동작하여 상기 비트라인
Figure kpo00019
의 전위는 파월하인 PC를 통하여 최종적으로 VCC전위에 도달하게 된다. 이와 동시에 센스제어신호 øSNE1에 의해 N채널 MOSFET Q8이 ON동작하여 상기 비트라인 BL의 전위는 파워라인 PS를 통하여 최종적으로 Vss전위가 된다. 여기서 P채널 MOSFET Q3 의 다수캐리어의 이동도는 P채널MOSFET Q4의 다수캐리어의 이동도보다 낮게 설계되고, N채널 MOSFET Q7의 다수캐리어의 이동도는 N채널 MOSFET Q8의 다수캐리어의 이동도보다 낫게 설계된다.
이상에서 설명한 바와같이 상기 비트라인 BL전위는 상기 P채널 MOSFET Q3 및 Q4의 게이트단자에 인가되는 센스제어신호 øSPE0 및 øSPE1에 따라 소정의 시차를 가지고 Vcc전위가 되는 반면에, 상기 비트라인
Figure kpo00020
전위는 상기 N채널 MOSFET Q7 및 Q8의 게이트단자에 인가되는 센스제어어시니호 øSNE0 및 øSNE1에 따라 소정의 시차를 가지고 Vss전위가 된다.
따라서, 전술한 비트라인 BL 및 비트라인
Figure kpo00021
의 전위인 공급전압 Vcc 및 Vss전위는 그들의 게이트단자가 서로 접속되어 있는 접속점 P5에 가해지는 Y어드레스 신호에 의해 동작하는 N채널 MOSFET Q9 및 Q10을 제각기 경유해 출력단자 A 및 B를 통하여 제각기 출력되어, 그로인하여 상기 메모리셀 어레이장치(1)의 정보를 센스할 수 있다. 즉, 상술한 센스증폭기(10)SMS 메모리셀 어레이장치(1)의 비트라인 BL 및 비트라인
Figure kpo00022
사이의 미세한 전압차를 공급전압 Vcc 및 Vss의 큰전위차를 이용하여 확실히 분리시킬 수 있다.
그러나, 전술한 제1도의 구성에 의하면, 제1단계 슬로프 센싱시 파워라인이 한쌍의 비트라인 BL 및
Figure kpo00023
의 인덕턴스에 의한 큰 잡음이 유발되며, 전술한 바와같이 부분동작하는 다이나믹램에서 첨두치전류가 증가되는 단점을 피할 수 없게 된다.
제2도는 종래의 단점을 극복하기 위한 본 발명에 따른 이중의 독립적인 파워라인을 갖는 다이나믹램의 센스증폭기(20)이다.
제1도의 구성에서, P채널 MOSFET Q3 및 Q4의 공급전압 Vcc단자를 개별적으로 분리시켜 제각기 독립적인 공급전압 Vcc1 및 Vcc2가 독립적인 파워라인 PC1 및 PC2를 통하여 제각기 공급되도록 하며, 또한 N채널 MOSFET Q7 및 Q8의 공급전압 Vss단자를 제각기 분리시켜 제각기 독립적인 공급전압 Vss1 및 Vss2이 독립적인 파워라인 PS1 및 PS2를 통하여 제각기 공급되도록 구성한다.
이러한 본 발명은 제4도의 T1시간에 Vcc1 및 Vss1에 의해 각각의 파워라인 PC1 및 PC2에 유발된 잡음을 피하기 위해 T2시간에 Vcc2 및 Vss2파워라인 PS1 및PS2을 사용함으로써 보다 빠른 센스동작을 유도할 수 있다.
즉 제1도에 언급한 바와같이 예를들어 비트라인 BL,
Figure kpo00024
및 접속점 øSP,
Figure kpo00025
이 공지의 비트선 충전장치(도시안됨)에 의해 전압이 2.5V로 충전되었다고 가정하면, 이 상태에서 상기 메모리 셀어레이 장치(1)중의 하나의 메모리 셀을 선택하면서 상기 비트선 충전장치로부터의 전압공급을 차단하면, 상기 비트라인 BL은 2.5V,
Figure kpo00026
은 2.7V가 된다. 그후 제4도의 T1시간에 제어신호 øSPE0에 의해 P채널 MOSFET Q3가 ON동작한다. 그러므로 P채널 MOSFET Q1이 ON동작하는 반면 P채널MOSFET Q2는 off되어 상기 비트라인
Figure kpo00027
의 전위는 파워라인 PC1을 통하여 거의 VCC1전위에 도달하게 된다. 이와 동시에 센스제어신호 øSNE0에 의해 N채널 MOSFET Q7이 ON동작한다. 그러므로 N채널 센스증폭기(3)의 N채널 MOSFET Q4가 ON동작하는 반면 N채널 MOSFET Q4는 off되어 상기 비트라인 BL의 전위는 파워라인 PS1을 통하여 거의 VSS1전위에 도달하게 된다.
제4도의 T2시간에 센스제어신호 øSP에 의해 P채널 MOSFET Q4가 ON동작하여 상기 비트라인
Figure kpo00028
의 전위는 VCC2전위에 도달하게 된다. 이와 동시에 센스제어신호 øSNE1에 의해 N채널 MOSFET Q8이 ON동작하여 상기 비트라인 BL의 전위는 파워라인 PS2를 통하여 Vss2전위가 된다. 여기서 P채널 MOSFET Q3의 다수캐리어의 이동도는 P채널 MOSFET Q4의 다수캐리어의 이동도보다 낮게 설계되고, N채널 MOSFET Q7의 다수캐리어의 이동도는 N채널 MOSFET Q8의 다수캐리어의 이동도보다 낮게 설계된다.
따라서 이상과 같이 각각의 센스증폭기에 독립적인 이중의 공급전압을 공급하면, 비트라인 BL 및 비트라인
Figure kpo00029
사이의 전위차를 제1도에서의 전위차보다 더욱 크게할 수 있기 때문에 보다 빨리 메모리셀 어레이장치(1)의 정보를 센싱할 수 있게 된다.
제3도는 본 발명에 따른 제일 실시예에 의한 센스증폭기(30)의 회로도로서, 제4도를 참조향 설명하기로 한다.
그 구성을 살펴보면 제1도의 구성에서 독립적인, 공급전압 Vss1은 파워라인 PS1을 경유하여 접속점 P7을 통하여 N채널 MOSFET Q7 및 Q8에 제각기 공급되도록 접속된다. 또한 독립적인 공급전압 Vss2은 파워라인 PS2를 경유하여 N채널 MOSFET Q11을 통하여 상기 N채널 MOSFET Q6 및 Q8간의 접속점 P4에 공급되도록 접속시킨다. 한편 접속점 P6를 통하여 상기 N채널 MOSFET Q8의 게이트단자에 공급되는 센스제어신호 øSNE1와 다이나믹램의 블럭선택신호 øSEL(도면에 도시되지는 않았지만 부분동작하는 다이나믹램내의 선택된 블럭의 신호임)는 블럭선택제어부(5)를 구성하는 낸드게이트 G1 및 NOT게이트 G2를 경유하는 선택제어신호 øSNE2를 형성하고, 이 신호는 상기 N채널 MOSFET Q11의 게이트에 공급된다.
한편, 상기 P채널 MOSFET Q3 및 Q4에는 파워라인 PC를 통하여 제1도와 같이 단일공급전압 VCC가 인가된다.
이상과 같은 구성을 제4도에 도시된 바와같은 다수의 제어신호들을 참조로 설명하기로 한다.
제1도에서 언급한 바와같이, 예를들어, 비트라인 BL,
Figure kpo00030
및 접속점 øSP,
Figure kpo00031
이 공지의 비트선 충전장치(도시안됨)에 의해 2.5V로 충전되었다고 가정하고, 이 상태에서 상기 메모리 셀어레이 장치(1)중의 하나의 메모리 셀을 선택하면서 상기 비트선 충전장치로부터의 전압공급을 차단하면, 상기 비트라인 BL은 2.5V,
Figure kpo00032
은 2.7V가 된다. 그후 제4도의 T1시간에 제어신호 øSPE0에 의해 P채널 MOSFET Q3가 ON동작한다. 그러므로 P채널 센스증폭기(2)의 P채널 MOSFET Q1이 ON동작하는 반면 P채널 MOSFET Q2는 off되어 상기 비트라인
Figure kpo00033
의 전위는 파워라인 PC를 통하여 거의 VCC전위에 도달하게 된다. 이와 동시에 센스제어신호 øSNE0에 의해 N채널 MOSFET Q7이 ON동작한다. 그러므로 N채널 센스증폭기(3)의 N채널 MOSFET Q6가 ON동작하는 반면 N채널 MOSFET Q5는 off되어 상기 비트라인 BL의 전위는 파워라인 PS를 통하여 거의 VSS1전위에 도달하게 된다.
제4도의 T2시간에 센스제어신호 øSP에 의해 P채널 MOSFET Q4가 ON동작하여 상기 비트라인
Figure kpo00034
의 전위는 파워라인 PC를 통하여 최종적으로 VCC전위에 도달하게 된다. 이와동시에 센스제어신호 øSNE1에 의해 N채널 MOSFET Q8이 ON동작하여 상기 비트라인 BL의 전위는 파워라인 PS를 통하여 최종적으로 Vss1가 된다. 여기서 P채널 MOSFET Q3의 다수 캐리어의 이동도는 P채널 MOSFET Q4의 다수캐리어의 이동도보다 낮게 설계되고, N채널MOSFET Q7의 다수캐리어의 이동도는 N채널 MOSFET Q8의 다수캐리어의 이동도보다 낮게 설계된다.
한편, 블럭선택제어부(5)로부터 N채널 MOSFET Q11의 게이트단자에 공급되는 선택제어신호 øSNE2가 고레벨로 되면, 상기 N채널 MOSFET Q11은 ON동작한다. 따라서, 결과적으로 상기 메모리 셀 어레이장치(1)의 비트라인 BL의 전위는 거의 Vcc전위가 되는 반면 비트라인
Figure kpo00035
는 파워라인 PS2를 통하여 Vss2전위가 되어, 센싱 동작을 완료하게 된다.
여기서, 낸드게이트 G1의 한입력단자에 공급되는 블럭선택신호 øSEL는 부분동작하는 다이나믹램(도시않됨)에서 선택된 블럭이 놀리적"고"상태이면, N채널 MOSFET Q11를 함께 동작시키며, 선택되지 않은 블럭이 놀리적"저"상태로 되면 상기 N채널 MOSFET Q11를 구동시키지 않게 하므로 그로인하여 다이나믹램내의 첨두치 전류를 감소시킬 수 있을 뿐아니라, 센싱속도를 빨리할 수 있다.
제5도는 본 발명과 종래기술간의 전압 특성을 비교한 전압파형도로서, 가는 실선은 øSP 및
Figure kpo00036
노드의 전압파형도이며 점선은 제1도의 비트라인 BL 및 비트라인
Figure kpo00037
사이의 전압파형도이며, 굵은 실선은 제2 및 3도의 비트라인 BL 및
Figure kpo00038
사이의 전압을 도시한다.
도면에 도시된 바와같이, 본발명(즉 제2 및 3도)의 한쌍의 비트라인 BL 및
Figure kpo00039
사이의 전압차가 더 빠리 그리고 더 크게됨을 알 수 있어 메모리셀(1)의 정보내용을 보다 빨리 안정적으로 센싱할 수 있다.
또한 본원에서는 본 발명의 설명을 위하여 제1, 2, 3 및 4도에 기술된 모든 제어신호, 즉 다수의 센스제어신호 øSPE0, øSPE1, øSNE0 및 øSNE1 및 선택제어신호 øSNE2는 공지의 제어신호 공급원으로부터 각각의 도면에 도시된 바와같은 시차간격을 가지고 공급되므로, 본 발명의 설명을 간략화하기 위하여 상기 공지의 제어신호 공급원의 구성은 본원에서는 생략되어 있다.
상술할 바와같이 본 발명에 의하며, 메모리셀의 정보를 센싱시 잡음없이 안정되고, 빠른 속도의 센싱을 할 수 있을 뿐 아니라 부분동작하는 다이나믹램에서 첨두치 전류가 감소되는 탁월한 효과가 있다.

Claims (2)

  1. 다수의 메모리셀로 구성되는 메모리셀 어레이 장치(1)와, 상기 메모리셀 어레이장치(1)의 비트선 BL 및
    Figure kpo00040
    로부터 접속되는 N채널 센스증폭기(3)와, 상기 메모리셀 어레이 장치(1)의 비트선 BL 및
    Figure kpo00041
    로부터 접속되는 P채널 센스증폭기(2)와, 상기 N채널 센스증폭기(3) 및 Vss라인간에 접속되되 게이트단자에 입력되는 제2제어신호 øSNE0가 고레벨일때 ON되고 제레벨일때 off되는 MOSFET Q7과, 상기 N채널 센스증폭기(3) 및 Vss라인간에 접속되되 게이트 단자에 공급되는 제4제어신호 øSNE1가 고레벨일때 ON되고 저레벨일때 off되는 MOSFET Q8과, 상기 P채널 센스증폭기(2) 및 Vcc간에 접속되되 게이트단자에 입력되는 제1제어신호 øSPE0가 고레벨일때 off되고 저레벨일때 ON되는 MOSFET Q3와, 상기 P채널 센스증폭기(2) 및 Vcc간에 접속되되 게이트단자에 입력되는 제3제어신호 øSPE1가 고레벨일때 off되고 저레벨일때 ON되는 MOSFET Q4로 구성되는 다이나믹램의 센스증폭기에 있어서, 게이트단자에 입력되는 제2제어신호 øSNE0가 고레벨일때 ON되고 저레벨일때 off되는 상기 MOSFET Q7을 상기 N채널 센스증폭기(3) 및 Vss1간에 접속시키고, 게이트단자에 입력되는 제4제어신호 øSNE1가 고레벨일때 ON되고 저레벨일때 off되는 상기 MOSFET Q3을 상기 N채널 센스증폭기(3) 및 Vss1간에 접속시키고, 게이트단자에 입력되는 제3제어신호 øSNE1가 저레벨일때 ON되고 고레벨일때 off되는 상기 MOSFET Q8을 상기 P채널 센스증폭기(2) 및 Vss2간에 접속시키며, 게이트단자에 입력되는 제1제어신호 øSNE0가 저레벨일때 ON되고 고레벨일때 off되는 상기 MOSFET Q8을 상기 P채널 센스증폭기(2) 및 Vss2간에 접속시켜, 상기 메모리셀어레이 장치(1)로부터의 데이터를 잡음없이 빠른 속도로 센싱할 수 있도록 구성된 것을 특징으로 하는 이중파워라인을 갖는 다이나믹램의 센스증폭기.
  2. 제1항에 있어서, 상기 P채널 센스증폭기(2)는 제어신호 øSPE0 및 øSPE1에 따라 ON 또는 OFF되는 MOSFET Q3 및 Q4를 통해 Vcc파워라인에 접속시키고, 상기 N채널 센스증폭기(3)는 제어신호 øSNE0 및 øSNE1에 따라 ON 또는 off되는 MOSFET Q7 및 Q8을 경유해 Vss1파워라인에 접속시키는 동시에 MOSFET Q11을 경유해 Vss2라인에 접속시키며, 상기, MOSFET Q11의 게이트단자는 상기 제어신호 øSNE1 및 블럭선택신호 øSEL을 입력으로 하는 낸드게이트 G1의 출력을 반전시키는 반전게이트 G2의 출력단자에 접속구성되는 것을 특징으로 하는 이중파워라인을 갖는 다이나믹램의 센스증폭기.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3319610B2 (ja) * 1991-11-22 2002-09-03 日本テキサス・インスツルメンツ株式会社 信号伝達回路
US5384504A (en) * 1992-10-22 1995-01-24 Dickinson; Alexander G. Sense amplifier powered from bit lines and having regeneratively cross-coupling means
US5418473A (en) * 1992-10-28 1995-05-23 Idaho Research Foundation, Inc. Single event upset immune logic family
JP3625851B2 (ja) * 1993-12-28 2005-03-02 沖電気工業株式会社 レベルシフタ回路
US5619150A (en) * 1995-07-07 1997-04-08 Micron Quantum Devices, Inc. Switch for minimizing transistor exposure to high voltage
US5963061A (en) * 1997-04-08 1999-10-05 Micron Technology, Inc. Switch for minimizing transistor exposure to high voltage
KR100297324B1 (ko) * 1998-12-16 2001-08-07 김영환 반도체 집적회로의 증폭기
US7956641B1 (en) * 2005-04-28 2011-06-07 Cypress Semiconductor Corporation Low voltage interface circuit
KR101034616B1 (ko) * 2009-11-30 2011-05-12 주식회사 하이닉스반도체 센스앰프 및 반도체 메모리장치
US8462571B2 (en) 2011-07-19 2013-06-11 Elite Semiconductor Memory Technology Inc. DRAM and method for testing the same in the wafer level burn-in test mode
CN115565568B (zh) * 2021-07-02 2024-05-03 长鑫存储技术有限公司 读出电路结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6030152A (ja) * 1983-07-28 1985-02-15 Toshiba Corp 集積回路
JPS62170097A (ja) * 1986-01-21 1987-07-27 Fujitsu Ltd 半導体記憶装置
JPS6381551A (ja) * 1986-09-25 1988-04-12 Sony Corp メモリ装置
KR890004762B1 (ko) * 1986-11-21 1989-11-25 삼성전자 주식회사 고성능 디램을 위한 센스 증폭기
US4845681A (en) * 1987-10-02 1989-07-04 Honeywell Inc. GaAs SCFL RAM
US4857765A (en) * 1987-11-17 1989-08-15 International Business Machines Corporation Noise control in an integrated circuit chip
JPH0727717B2 (ja) * 1988-07-13 1995-03-29 株式会社東芝 センス回路
KR920000409B1 (ko) * 1989-11-30 1992-01-13 현대전자산업 주식회사 다이나믹램의 분리회로

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