JPH0762956B2 - 二重パワーラインを有するダイナミックラムのセンス増幅器 - Google Patents
二重パワーラインを有するダイナミックラムのセンス増幅器Info
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- JPH0762956B2 JPH0762956B2 JP2328747A JP32874790A JPH0762956B2 JP H0762956 B2 JPH0762956 B2 JP H0762956B2 JP 2328747 A JP2328747 A JP 2328747A JP 32874790 A JP32874790 A JP 32874790A JP H0762956 B2 JPH0762956 B2 JP H0762956B2
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- mosfet
- mosfets
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- G—PHYSICS
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C7/065—Differential amplifiers of latching type
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、二重パワーライン（POWER LINE）を有するダ
イナミックラムのセンス増幅器に関するもので、特に多
数のブロックが部分動作（Partial Activation）するダ
イナミックラムにおいて、その感知動作を早めにさせつ
つ低い尖頭値の電流値を持つようにした二重パワーライ
ンを有するダイナミックラムのセンス増幅器に関するも
のである。
イナミックラムのセンス増幅器に関するもので、特に多
数のブロックが部分動作（Partial Activation）するダ
イナミックラムにおいて、その感知動作を早めにさせつ
つ低い尖頭値の電流値を持つようにした二重パワーライ
ンを有するダイナミックラムのセンス増幅器に関するも
のである。
（従来の技術および発明が解決しようとする課題） 一般的に、ダイナミックラムはメモリセルに情報を記憶
するとか読出しをするに際し、１対のビット線に載せら
れた情報を感知して増幅するためのセンス増幅器が利用
される。従って、１対のビット線に載せられた小さい電
圧差の情報を感知して増幅するためゲート幅が大きいセ
ンス駆動用トランジスターとリストア駆動用トランジス
ター、すなわち、Ｎチャンネルセンス増幅器とＰチャン
ネルセンス増幅器が必要である。しかし、このようなゲ
ート幅が大きい駆動トランジスター使用する場合には１
対のビット線の両端間の静電容量の不均衡によるセンス
増幅器の誤動作が起き易く、高い尖頭値電流によって誤
動作でき得る。また、低い尖頭値電流を持つようにさせ
るためゲート幅が小さい駆動トランジスターを使用する
場合、アクセス時間が長くなり、センス増幅器の感知速
度が低下される。
するとか読出しをするに際し、１対のビット線に載せら
れた情報を感知して増幅するためのセンス増幅器が利用
される。従って、１対のビット線に載せられた小さい電
圧差の情報を感知して増幅するためゲート幅が大きいセ
ンス駆動用トランジスターとリストア駆動用トランジス
ター、すなわち、Ｎチャンネルセンス増幅器とＰチャン
ネルセンス増幅器が必要である。しかし、このようなゲ
ート幅が大きい駆動トランジスター使用する場合には１
対のビット線の両端間の静電容量の不均衡によるセンス
増幅器の誤動作が起き易く、高い尖頭値電流によって誤
動作でき得る。また、低い尖頭値電流を持つようにさせ
るためゲート幅が小さい駆動トランジスターを使用する
場合、アクセス時間が長くなり、センス増幅器の感知速
度が低下される。
上記のような問題点を解決するための従来の方法では他
の回路には共通に使用されない１個の独立的なパワーラ
インをセンス増幅器に使用して尖頭値電流を減少させ
た。
の回路には共通に使用されない１個の独立的なパワーラ
インをセンス増幅器に使用して尖頭値電流を減少させ
た。
しかし、センス増幅器に１個の独立的なパワーセンスを
使用した場合、１個の独立的な供給電圧VccとVss線が第
１段階スロープセンシング（Slope Sensing）時、既に
パワーラインがインダクタンスによる大きい雑音が載せ
られた状態であるので従来の短所を解決することはでき
なかった。
使用した場合、１個の独立的な供給電圧VccとVss線が第
１段階スロープセンシング（Slope Sensing）時、既に
パワーラインがインダクタンスによる大きい雑音が載せ
られた状態であるので従来の短所を解決することはでき
なかった。
また、多数のブロックが部分動作するダイナミックラム
で、情報の出力を要求しない選択されないブロックにお
いても、選択されたブロック内にある駆動トランジスタ
ーと同一なゲート幅を持っている駆動トランジスターが
動作して高い尖頭値電流を起こさせる原因になる。
で、情報の出力を要求しない選択されないブロックにお
いても、選択されたブロック内にある駆動トランジスタ
ーと同一なゲート幅を持っている駆動トランジスターが
動作して高い尖頭値電流を起こさせる原因になる。
従って、本発明は上記の短所を解消するためセンス増幅
器のパワーラインを独立的な１個のパワーラインでない
二重パワーラインを有するダイナミックラムのセンス増
幅器を提供するのにその目的がある。
器のパワーラインを独立的な１個のパワーラインでない
二重パワーラインを有するダイナミックラムのセンス増
幅器を提供するのにその目的がある。
（課題を解決するための手段） 本発明による二重パワーラインを持つダイナミックラム
のセンス増幅器の一つの特徴によると、 １対のビットラインBLおよび▲▼を有するメモリセ
ルアレイ装置と １対のMOSFET Q1およびQ2がそれらゲートを通じて相互
交叉に接続され、上記各々のMOSFET Q1およびQ2の一方
端は夫々ノードφSPに接続された接続点P1およびP2にそ
れぞれ接続され、これらの他方端子の各々は上記ビット
ラインBLおよびBLに夫々接続されるＰチャンネルセンス
増幅器と、 一方端子は上記MOSFET Q1の一方端に接続された接続点P
1に接続され、他方端子はパワーラインPC1を通じて供給
電圧源Vcc1に独立的に接続され、ゲート端子はセンス制
御信号φSPE0の供給を受けてこのセンス制御信号φSPE0
によって作動されるMOSFET Q3と、 一方端子は上記MOSFET Q2の一方端に接続された接続点P
2に接続され、他方端子はパワーラインPC2を通じて供給
電圧源Vcc2に独立的に接続され、ゲート端子はセンス制
御信号φSPE1の供給を受けてこのセンス制御信号φSPE1
によって作動するMOSFET Q4と、 １対のMOSFET Q5とQ6がそれらゲートを通じて相互交叉
に接続され、上記各々のMOSFET Q5とQ6の一方端は夫々
ノードφSNに接続された接続点P3およびP4に夫々接続さ
れ、これらの他方端子の各々は上記ビットラインBLおよ
びBLに各々接続されるＮチャンネルセンス増幅器と、 一方端子は上記MOSCET Q5と一方端に接続された接続点P
3に接続され、他方端子はパワーラインPS1を通じて供給
電圧源Vss1に独立的に接続され、ゲート端子はセンス制
御信号φSPE0の供給を受けてこのセンス制御信号φSNE0
によって動作するMOSFETQ7と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS2を通じて供給
電圧源Vss2に独立的に接続され、ゲート端子はセンス制
御信号φSNE1の供給を受けてこのセンス制御信号によっ
て動作するMOSFET Q8および、 上記ビットラインBLおよび▲▼から夫々接続される
が、各々のゲート端子が接続点P5を通じて接続されこの
接続点P5に供給されるＹアドレス信号によって動作する
MOSFET Q9およびQ10で構成されるセンス出力部を具備
し、これによって選択的に部分動作するダイナミックラ
ムの尖頭値電流を減少させ、センス増幅器のセンス動作
を早めにさせたのを特徴とする。
のセンス増幅器の一つの特徴によると、 １対のビットラインBLおよび▲▼を有するメモリセ
ルアレイ装置と １対のMOSFET Q1およびQ2がそれらゲートを通じて相互
交叉に接続され、上記各々のMOSFET Q1およびQ2の一方
端は夫々ノードφSPに接続された接続点P1およびP2にそ
れぞれ接続され、これらの他方端子の各々は上記ビット
ラインBLおよびBLに夫々接続されるＰチャンネルセンス
増幅器と、 一方端子は上記MOSFET Q1の一方端に接続された接続点P
1に接続され、他方端子はパワーラインPC1を通じて供給
電圧源Vcc1に独立的に接続され、ゲート端子はセンス制
御信号φSPE0の供給を受けてこのセンス制御信号φSPE0
によって作動されるMOSFET Q3と、 一方端子は上記MOSFET Q2の一方端に接続された接続点P
2に接続され、他方端子はパワーラインPC2を通じて供給
電圧源Vcc2に独立的に接続され、ゲート端子はセンス制
御信号φSPE1の供給を受けてこのセンス制御信号φSPE1
によって作動するMOSFET Q4と、 １対のMOSFET Q5とQ6がそれらゲートを通じて相互交叉
に接続され、上記各々のMOSFET Q5とQ6の一方端は夫々
ノードφSNに接続された接続点P3およびP4に夫々接続さ
れ、これらの他方端子の各々は上記ビットラインBLおよ
びBLに各々接続されるＮチャンネルセンス増幅器と、 一方端子は上記MOSCET Q5と一方端に接続された接続点P
3に接続され、他方端子はパワーラインPS1を通じて供給
電圧源Vss1に独立的に接続され、ゲート端子はセンス制
御信号φSPE0の供給を受けてこのセンス制御信号φSNE0
によって動作するMOSFETQ7と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS2を通じて供給
電圧源Vss2に独立的に接続され、ゲート端子はセンス制
御信号φSNE1の供給を受けてこのセンス制御信号によっ
て動作するMOSFET Q8および、 上記ビットラインBLおよび▲▼から夫々接続される
が、各々のゲート端子が接続点P5を通じて接続されこの
接続点P5に供給されるＹアドレス信号によって動作する
MOSFET Q9およびQ10で構成されるセンス出力部を具備
し、これによって選択的に部分動作するダイナミックラ
ムの尖頭値電流を減少させ、センス増幅器のセンス動作
を早めにさせたのを特徴とする。
本発明による二重パワーラインを持つダイナミックラム
のセンス増幅器の他の特徴によると、 １対のビット線BLおよび▲▼を持つメモリセルアレ
イ装置と、 １対のMOSFET Q1およびQ2がそれらゲートを通じて相互
交叉に接続されるが、上記各々のMOSFET Q1およびQ2の
一方端は夫々ノードφSPに接続された接続点P1およびP2
に夫々接続され、これらの他方端子の各々は上記ビット
ライン▲▼およびBLに夫々接続されるＰチャンネル
センス増幅器と、 各々の一方端子は上記MOSFET Q1およびQ2の一方端に接
続された接続点P1およびP2に夫々接続され、各々の他方
端子はパワーラインPCを通じて供給電圧源Vccに共通に
接続され、各々のゲート端子はセンス制御信号φSPE0お
よびφSPE1の供給を受け、このセンス制御信号φSPE0お
よびφSPE1によって作動されるMOSFET Q3およびQ4と、 １対のMOSFET Q5およびQ6がそれらゲートを通じて相互
交叉に接続されるが、上記各々のMOSFET Q5およびQ6の
一方端は夫々ノードφSNに接続された接続点P3およびP4
に夫々接続され、これらの他方端子の各々は上記ビット
ライン▲▼およびBLに夫々接続されるＮチャンネル
センス増幅器と、 一方端子は上記MOSFET Q5の一方端子に接続された接続
点P3に接続され、他側端子はパワーラインPS1を経由し
て接続点P7を通じて供給電圧源Vss1に独立的に接続さ
れ、ゲート端子はセンス制御信号φSNE0の供給を受けこ
のセンス制御信号φSNE0によって動作するMOSFET Q7
と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS1を経由して接
続点P7を通じて供給電圧源Vss1に独立的に接続され、ゲ
ート端子は接続点P6を通じてセンス制御信号φSNE1の供
給を受けこのセンス制御信号によって動作するMOSFET Q
8および、 上記接続点P6を通じて上記センス制御信号φSNE1とブロ
ック選択信号φSELによってダイナミックラムで選択さ
れたブロックに対する選択制御信号φSNE2を出力するブ
ロック選択制御部と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS2を経由して供
給電圧源Vss2に接続され、ゲート端子は上記ブロック選
択制御部から出力される出力制御信号φSNE2によって動
作するように接続されるMOSFET Q11及び、 上記ビットラインBLおよび▲▼から夫々接続され、
各々のゲート端子が接続点P5を通じて接続されこの接続
点P5に供給されるＹアドレス信号によって動作するMOSF
ET Q9およびQ10で構成されるセンス出力部を具備し、そ
れによって、選択的に部分動作するダイナミックラムの
尖頭値電流を減少させ、センス増幅器のセンス動作を早
めにさせたのを特徴とする。
のセンス増幅器の他の特徴によると、 １対のビット線BLおよび▲▼を持つメモリセルアレ
イ装置と、 １対のMOSFET Q1およびQ2がそれらゲートを通じて相互
交叉に接続されるが、上記各々のMOSFET Q1およびQ2の
一方端は夫々ノードφSPに接続された接続点P1およびP2
に夫々接続され、これらの他方端子の各々は上記ビット
ライン▲▼およびBLに夫々接続されるＰチャンネル
センス増幅器と、 各々の一方端子は上記MOSFET Q1およびQ2の一方端に接
続された接続点P1およびP2に夫々接続され、各々の他方
端子はパワーラインPCを通じて供給電圧源Vccに共通に
接続され、各々のゲート端子はセンス制御信号φSPE0お
よびφSPE1の供給を受け、このセンス制御信号φSPE0お
よびφSPE1によって作動されるMOSFET Q3およびQ4と、 １対のMOSFET Q5およびQ6がそれらゲートを通じて相互
交叉に接続されるが、上記各々のMOSFET Q5およびQ6の
一方端は夫々ノードφSNに接続された接続点P3およびP4
に夫々接続され、これらの他方端子の各々は上記ビット
ライン▲▼およびBLに夫々接続されるＮチャンネル
センス増幅器と、 一方端子は上記MOSFET Q5の一方端子に接続された接続
点P3に接続され、他側端子はパワーラインPS1を経由し
て接続点P7を通じて供給電圧源Vss1に独立的に接続さ
れ、ゲート端子はセンス制御信号φSNE0の供給を受けこ
のセンス制御信号φSNE0によって動作するMOSFET Q7
と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS1を経由して接
続点P7を通じて供給電圧源Vss1に独立的に接続され、ゲ
ート端子は接続点P6を通じてセンス制御信号φSNE1の供
給を受けこのセンス制御信号によって動作するMOSFET Q
8および、 上記接続点P6を通じて上記センス制御信号φSNE1とブロ
ック選択信号φSELによってダイナミックラムで選択さ
れたブロックに対する選択制御信号φSNE2を出力するブ
ロック選択制御部と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS2を経由して供
給電圧源Vss2に接続され、ゲート端子は上記ブロック選
択制御部から出力される出力制御信号φSNE2によって動
作するように接続されるMOSFET Q11及び、 上記ビットラインBLおよび▲▼から夫々接続され、
各々のゲート端子が接続点P5を通じて接続されこの接続
点P5に供給されるＹアドレス信号によって動作するMOSF
ET Q9およびQ10で構成されるセンス出力部を具備し、そ
れによって、選択的に部分動作するダイナミックラムの
尖頭値電流を減少させ、センス増幅器のセンス動作を早
めにさせたのを特徴とする。
本発明によるセンス増幅器内に使用された上記ブロック
選択制御部は上記センス制御信号φSNE1とブロック選択
信号φSELを入力で供給を受けるNANDゲートG1と、上記N
ANDゲートG1にシリアル接続されたNOTゲートG2で構成さ
れるのを特徴とする。
選択制御部は上記センス制御信号φSNE1とブロック選択
信号φSELを入力で供給を受けるNANDゲートG1と、上記N
ANDゲートG1にシリアル接続されたNOTゲートG2で構成さ
れるのを特徴とする。
本発明によると、部分動作をするダイナミックラムで、
二重または多重スロープ（Slope）を提供するため駆動
トランジスターのゲート幅の比を適当に配分し、部分動
作によって選択されたデータの出力を要求するブロック
に対する駆動トランジスター等は全部動作させる。一
方、そのデータの出力を要求しない選択されないブロッ
クに対する駆動トランジスター等は予定された回数だけ
動作させることによって、尖頭値電流値を減少させるこ
とができる。言い換えると、二重スロープセンシングの
場合、駆動トランジスターのゲート幅をＷとした時、W/
aおよびW/bに配分（W/a＋W/D＝Ｗ）し、特定クロックに
よってゲート幅がW/aのトランジスターだけ動作させる
かまたはW/aおよびW/bを全て動作させるかを決定して簡
単に実現できる。
二重または多重スロープ（Slope）を提供するため駆動
トランジスターのゲート幅の比を適当に配分し、部分動
作によって選択されたデータの出力を要求するブロック
に対する駆動トランジスター等は全部動作させる。一
方、そのデータの出力を要求しない選択されないブロッ
クに対する駆動トランジスター等は予定された回数だけ
動作させることによって、尖頭値電流値を減少させるこ
とができる。言い換えると、二重スロープセンシングの
場合、駆動トランジスターのゲート幅をＷとした時、W/
aおよびW/bに配分（W/a＋W/D＝Ｗ）し、特定クロックに
よってゲート幅がW/aのトランジスターだけ動作させる
かまたはW/aおよびW/bを全て動作させるかを決定して簡
単に実現できる。
以下、添付の図面を参照して本発明を詳細に説明するこ
とにする。
とにする。
第１図は、従来の１個の独立的なパワーラインを有する
一般的に公知のダイナミックラムのセンス増幅器（10）
である。
一般的に公知のダイナミックラムのセンス増幅器（10）
である。
メモリセルアレイ装置（１）のビットライン▲▼
は、接続点P1を介してシリアル接続されたＰチャンネル
MOSFET Q1およびQ3を経由して供給電圧源Vcc端子に接続
されると共に、接続点P3を介してシリアル接続されたＮ
チャンネルMOSFET Q5およびQ7を経由して供給電圧源Vss
端子に夫々接続される。また、上記メモリセルアレイ装
置（１）のビットラインBLは、接続点P2を介してシリア
ル接続されたＰチャンネルMOSFET Q2およびQ4を経由し
て供給電圧Vcc端子に接続されると共に、接続点P4を介
してシリアル接続されたＮチャンネルMOSFET Q6およびQ
8を経由して供給電圧Vss端子に夫々接続される。一方、
上記ＰチャンネルMOSFET Q1およびQ2はそれらゲートが
互いに交叉接続されＰチャンネルセンス増幅器（２）を
形成し、上記ＮチャンネルMOSFET Q5およびQ6はそれら
ゲートが互いに交叉接続されＮチャンネルセンス増幅器
（３）を形成する。ここで、各々のＰチャンネルおよび
Ｎチャンネルセンス増幅器（２および３）はＰチャンネ
ルおよびＮチャンネルフリップフロップ回路である。
は、接続点P1を介してシリアル接続されたＰチャンネル
MOSFET Q1およびQ3を経由して供給電圧源Vcc端子に接続
されると共に、接続点P3を介してシリアル接続されたＮ
チャンネルMOSFET Q5およびQ7を経由して供給電圧源Vss
端子に夫々接続される。また、上記メモリセルアレイ装
置（１）のビットラインBLは、接続点P2を介してシリア
ル接続されたＰチャンネルMOSFET Q2およびQ4を経由し
て供給電圧Vcc端子に接続されると共に、接続点P4を介
してシリアル接続されたＮチャンネルMOSFET Q6およびQ
8を経由して供給電圧Vss端子に夫々接続される。一方、
上記ＰチャンネルMOSFET Q1およびQ2はそれらゲートが
互いに交叉接続されＰチャンネルセンス増幅器（２）を
形成し、上記ＮチャンネルMOSFET Q5およびQ6はそれら
ゲートが互いに交叉接続されＮチャンネルセンス増幅器
（３）を形成する。ここで、各々のＰチャンネルおよび
Ｎチャンネルセンス増幅器（２および３）はＰチャンネ
ルおよびＮチャンネルフリップフロップ回路である。
一方、上記ＰチャンネルMOSFET Q1およびＮチャンネルM
OSFET Q5のゲート端子の各々はビットラインBLに、上記
ＰチャンネルMOSFET Q2およびＮチャンネルMOSFET Q6の
ゲート端子の各々はビットライン▲▼に夫々接続さ
れる。
OSFET Q5のゲート端子の各々はビットラインBLに、上記
ＰチャンネルMOSFET Q2およびＮチャンネルMOSFET Q6の
ゲート端子の各々はビットライン▲▼に夫々接続さ
れる。
また、上記メモリセルアレイ装置（１）の情報は夫々上
記ビットラインBLおよびビットライン▲▼を通じて
センス出力部（４）に印加される。上記センス出力部
（４）に印加される各々の信号はゲート端子が接続点P5
を通じて互いに接続されたＮチャンネルMOSFET Q9およ
びQ10を夫々経由して各々の出力端子ＡおよびＢに夫々
出力される。この時、上記接続点P5にはＹアドレス信号
が供給され、上記ＮチャンネルMOSFET Q9およびQ10は上
記Ｙアドレス信号によって動作される。上記Ｐチャンネ
ルMOSFET Q1およびQ3間の接続点P1と上記ＰチャンネルM
OSFET Q2およびQ4間の接続点P2の電位を感知するための
ノードφSPが接続され、上記ＮチャンネルMOSFET Q5お
よびQ7間の接続点P3と上記ＮチャンネルMOSFET Q6およ
びQ8間の接続点P4の電位を感知するためノード▲
▼が接続される。
記ビットラインBLおよびビットライン▲▼を通じて
センス出力部（４）に印加される。上記センス出力部
（４）に印加される各々の信号はゲート端子が接続点P5
を通じて互いに接続されたＮチャンネルMOSFET Q9およ
びQ10を夫々経由して各々の出力端子ＡおよびＢに夫々
出力される。この時、上記接続点P5にはＹアドレス信号
が供給され、上記ＮチャンネルMOSFET Q9およびQ10は上
記Ｙアドレス信号によって動作される。上記Ｐチャンネ
ルMOSFET Q1およびQ3間の接続点P1と上記ＰチャンネルM
OSFET Q2およびQ4間の接続点P2の電位を感知するための
ノードφSPが接続され、上記ＮチャンネルMOSFET Q5お
よびQ7間の接続点P3と上記ＮチャンネルMOSFET Q6およ
びQ8間の接続点P4の電位を感知するためノード▲
▼が接続される。
一方、上記ＰチャンネルMOSFET Q3およびQ4のゲート端
子にはＰチャンネルセンス制御信号φSPE0およびφSPE1
が夫々供給され、上記ＮチャンネルMOSFET Q7およびQ8
のゲート端子にはＮチャンネルセンス制御信号φSNE0お
よびφSNE1が各々供給される。従って、上記各々のMOSF
ET Q3、Q4、Q7およびQ8はそれらゲート端子に供給され
る各々のセンス制御信号によって動作される。
子にはＰチャンネルセンス制御信号φSPE0およびφSPE1
が夫々供給され、上記ＮチャンネルMOSFET Q7およびQ8
のゲート端子にはＮチャンネルセンス制御信号φSNE0お
よびφSNE1が各々供給される。従って、上記各々のMOSF
ET Q3、Q4、Q7およびQ8はそれらゲート端子に供給され
る各々のセンス制御信号によって動作される。
そして上記ビットラインBLまたはビットライン▲▼
の電位が瞬間的に接地電位に降下してそれによる尖頭値
電流の急増を防止するため上記ＰチャンネルMOSFET Q3
およびQ4のゲート電極の幅は互いに異なるように設計さ
れ、上記ＮチャンネルMOSFET Q7およびQ8のゲート電極
の幅も互いに異なるように設計される。
の電位が瞬間的に接地電位に降下してそれによる尖頭値
電流の急増を防止するため上記ＰチャンネルMOSFET Q3
およびQ4のゲート電極の幅は互いに異なるように設計さ
れ、上記ＮチャンネルMOSFET Q7およびQ8のゲート電極
の幅も互いに異なるように設計される。
上記のように構成されたセンス増幅器（10）の動作を第
４図を参照して説明すると次のとおりである。
４図を参照して説明すると次のとおりである。
例えば、ビットラインBL,▲▼及び接続点φSP、▲
▼が公知のビット線充電装置（図示されず）によ
って電圧が2.5Vで充電されたと仮定すると、この状態か
ら上記メモリセルアレイ装置（１）中の一つのメモリセ
ルを選択しつつ上記ビット線充電装置からの電圧供給を
遮断すると上記ビットラインBLは2.5V,▲▼は2.7V
になる。その後、第４図のT1時間に制御信号φSPE0によ
りＰチャャンネルMOSFET Q3がON動作する。従って、Ｐ
チャンネルセンス増幅器（２）のＰチャンネルMOSFET Q
1がON動作する反面、ＰチャンネルMOSFET Q2はOFFさ
れ、上記ビットライン▲▼の電位はパワーラインPC
を通じて略Vcc電位に達することになる。これと同時に
センス制御信号φSNE0によりＮチャンネルMOSFET Q7がO
N動作する。従って、Ｎチャンネルセンス増幅器（３）
のＮチャンネルMOSFET Q6がON動作する反面、Ｎチャン
ネルMOSFET Q5はOFFされ、上記ビットラインBLの電位は
パワーラインPSを通じて略Vcc電位に達することにな
る。
▼が公知のビット線充電装置（図示されず）によ
って電圧が2.5Vで充電されたと仮定すると、この状態か
ら上記メモリセルアレイ装置（１）中の一つのメモリセ
ルを選択しつつ上記ビット線充電装置からの電圧供給を
遮断すると上記ビットラインBLは2.5V,▲▼は2.7V
になる。その後、第４図のT1時間に制御信号φSPE0によ
りＰチャャンネルMOSFET Q3がON動作する。従って、Ｐ
チャンネルセンス増幅器（２）のＰチャンネルMOSFET Q
1がON動作する反面、ＰチャンネルMOSFET Q2はOFFさ
れ、上記ビットライン▲▼の電位はパワーラインPC
を通じて略Vcc電位に達することになる。これと同時に
センス制御信号φSNE0によりＮチャンネルMOSFET Q7がO
N動作する。従って、Ｎチャンネルセンス増幅器（３）
のＮチャンネルMOSFET Q6がON動作する反面、Ｎチャン
ネルMOSFET Q5はOFFされ、上記ビットラインBLの電位は
パワーラインPSを通じて略Vcc電位に達することにな
る。
第４図のT2時間にセンス制御信号φSPによりＰチャンネ
ルMOSFET Q4がON動作して、上記ビットライン▲▼
の電位はパワーラインPCを通じて最終的にVcc電位に達
するようになる。これと同時にセンス制御信号φSNE1に
よりＮチャンネルMOSFETQ8がON動作して、上記ビットラ
インBLの電位はパワーラインPSを通じて最終的に、Vss
電位となる。ここで、ＰチャンネルMOSFETQ3の多数キャ
リヤの移動度はＰチャンネルMOSFETQ4の多数キャリヤの
移動度より低く設計され、ＮチャンネルMOSFETQ7の多数
キャリヤの移動度はＮチャンネルMOSFETQ8の多数キャリ
ヤの移動度より低く設計される。
ルMOSFET Q4がON動作して、上記ビットライン▲▼
の電位はパワーラインPCを通じて最終的にVcc電位に達
するようになる。これと同時にセンス制御信号φSNE1に
よりＮチャンネルMOSFETQ8がON動作して、上記ビットラ
インBLの電位はパワーラインPSを通じて最終的に、Vss
電位となる。ここで、ＰチャンネルMOSFETQ3の多数キャ
リヤの移動度はＰチャンネルMOSFETQ4の多数キャリヤの
移動度より低く設計され、ＮチャンネルMOSFETQ7の多数
キャリヤの移動度はＮチャンネルMOSFETQ8の多数キャリ
ヤの移動度より低く設計される。
以上で説明したように、上記ビットラインBL電位は、上
記ＰチャンネルMOSFET Q3およびQ4のゲート端子に印加
されるセンス制御信号φSPE0およびφSPE1によって所定
の時差をもってVcc電位になる反面、上記ビットライン
▲▼電位は上記ＮチャンネルMOSFET Q7およびQ8の
ゲート端子に印加されるセンス制御信号φSNE0およびφ
SNE1によって所定の時差をもってVss電位になる。
記ＰチャンネルMOSFET Q3およびQ4のゲート端子に印加
されるセンス制御信号φSPE0およびφSPE1によって所定
の時差をもってVcc電位になる反面、上記ビットライン
▲▼電位は上記ＮチャンネルMOSFET Q7およびQ8の
ゲート端子に印加されるセンス制御信号φSNE0およびφ
SNE1によって所定の時差をもってVss電位になる。
従って、前述のビットラインBLおよび▲▼の電位の
供給電圧VccおよびVss電位はそれらのゲート端子が互い
に接続されている接続点P5に加えられるＹアドレス信号
によって動作するＮチャンネルMOSFET Q9およびQ10を夫
々経由して出力端子ＡおよびＢを通じて夫々出力され、
それによって上記メモリセルアレイ装置（１）の情報を
センスすることができる。すなわち、上述のセンス増幅
器（10）はメモリセルアレイ装置（１）のビットライン
BLおよびビットライン▲▼間の微細な電圧差を供給
電圧VccおよびVssの大きい電位差を利用して確実に分離
させることができる。
供給電圧VccおよびVss電位はそれらのゲート端子が互い
に接続されている接続点P5に加えられるＹアドレス信号
によって動作するＮチャンネルMOSFET Q9およびQ10を夫
々経由して出力端子ＡおよびＢを通じて夫々出力され、
それによって上記メモリセルアレイ装置（１）の情報を
センスすることができる。すなわち、上述のセンス増幅
器（10）はメモリセルアレイ装置（１）のビットライン
BLおよびビットライン▲▼間の微細な電圧差を供給
電圧VccおよびVssの大きい電位差を利用して確実に分離
させることができる。
しかし、前述の第１図の構成によると、第１段階スロー
プセンシング時パワーラインが１対のビットラインBLお
よび▲▼のインダクタンスによる大きい雑音が誘発
され、前述のように部分動作するダイナミックラムで尖
頭値電流が増加される短所を免れないようになる。
プセンシング時パワーラインが１対のビットラインBLお
よび▲▼のインダクタンスによる大きい雑音が誘発
され、前述のように部分動作するダイナミックラムで尖
頭値電流が増加される短所を免れないようになる。
第２図は従来の短所を克服するため本発明による二重の
独立的なパワーラインを持つダイナミックラムのセンス
増幅器（20）である。
独立的なパワーラインを持つダイナミックラムのセンス
増幅器（20）である。
第１図の構成で、ＰチャンネルMOSFET Q3およびQ4の供
給電圧Vcc端子を個別的に分離させ、夫々独立的な供給
電圧Vcc1およびVcc2が独立的なパワーラインPc1およびP
c2を通じて夫々供給されるようにし、また、Ｎチャンネ
ルMOSFET Q7およびQ8の供給電圧Vss端子を夫々分離さ
せ、夫々独立的な供給電圧Vss1およびVss2が独立的なパ
ワーラインPS1およびPS2を通じて夫々供給されるように
構成する。
給電圧Vcc端子を個別的に分離させ、夫々独立的な供給
電圧Vcc1およびVcc2が独立的なパワーラインPc1およびP
c2を通じて夫々供給されるようにし、また、Ｎチャンネ
ルMOSFET Q7およびQ8の供給電圧Vss端子を夫々分離さ
せ、夫々独立的な供給電圧Vss1およびVss2が独立的なパ
ワーラインPS1およびPS2を通じて夫々供給されるように
構成する。
このような本発明は第４図のT1時間にVcc1及びVss1によ
って各々のパワーラインPc1及びPc2に誘発された雑音を
避けるためT2時間にVcc2及びVss2用パワーラインPs1及
びPs2を使用することによってより早くセンス動作を誘
発することができる。
って各々のパワーラインPc1及びPc2に誘発された雑音を
避けるためT2時間にVcc2及びVss2用パワーラインPs1及
びPs2を使用することによってより早くセンス動作を誘
発することができる。
すなわち、第１図で言及したように、例えば、ビットラ
インBL,▲▼及び接続点φSP、▲▼が公知の
ビット線充電装置（図示されず）によって電圧が2.5Vで
充電されたと仮定すると、この状態から上記メモリセル
アレイ装置（１）中の一つのメモリセルを選択しつつ上
記ビット線充電装置からの電圧供給を遮断すると上記ビ
ットラインBLは2.5V,▲▼は2.7Vになる。その後、
第４図のT1時間に制御信号φSPE0によりＰチャンネルMO
SFET Q3がON動作する。従って、Ｐチャンネルセンス増
幅器（２）のＰチャンネルMOSFET Q1がON動作する反
面、ＰチャンネルMOSFET Q2はOFFされ、上記ビットライ
ンBLの電位はパワーラインPC1を通じて略Vcc1電位に達
することになる。
インBL,▲▼及び接続点φSP、▲▼が公知の
ビット線充電装置（図示されず）によって電圧が2.5Vで
充電されたと仮定すると、この状態から上記メモリセル
アレイ装置（１）中の一つのメモリセルを選択しつつ上
記ビット線充電装置からの電圧供給を遮断すると上記ビ
ットラインBLは2.5V,▲▼は2.7Vになる。その後、
第４図のT1時間に制御信号φSPE0によりＰチャンネルMO
SFET Q3がON動作する。従って、Ｐチャンネルセンス増
幅器（２）のＰチャンネルMOSFET Q1がON動作する反
面、ＰチャンネルMOSFET Q2はOFFされ、上記ビットライ
ンBLの電位はパワーラインPC1を通じて略Vcc1電位に達
することになる。
これと同時にセンス制御信号φSNE0によりＮチャンネル
MOSFET Q7がON動作する。従って、Ｎチャンネルセンス
増幅器（３）のＮチャンネルMOSFET Q6がON動作する反
面、ＮチャンネルMOSFETQ4はOFFされ、上記ビットライ
ンBLの電位はパワーラインPS1を通じて略Vss1電位に達
することになる。
MOSFET Q7がON動作する。従って、Ｎチャンネルセンス
増幅器（３）のＮチャンネルMOSFET Q6がON動作する反
面、ＮチャンネルMOSFETQ4はOFFされ、上記ビットライ
ンBLの電位はパワーラインPS1を通じて略Vss1電位に達
することになる。
第４図のT2時間にセンス制御信号φSPによりＰチャンネ
ルMOSFET Q4がON動作して、上記ビットライン▲▼
の電位はパワーラインPC2を通じてVcc2電位に達するよ
うになる。これと同時にセンス制御信号φSNE1によりＮ
チャンネルMOSFETQ8がON動作して、上記ビットラインBL
の電位はパワーラインPC2を通じてVss2電位となる。こ
こで、ＰチャンネルMOSFETQ3の多数キャリヤの移動度は
ＰチャンネルMOSFETQ4の多数キャリヤの移動度より低く
設計され、ＮチャンネルMOSFETQ7の多数キャリヤの移動
度はＮチャンネルMOSFETQ8の多数キャリヤの移動度より
低く設計される。
ルMOSFET Q4がON動作して、上記ビットライン▲▼
の電位はパワーラインPC2を通じてVcc2電位に達するよ
うになる。これと同時にセンス制御信号φSNE1によりＮ
チャンネルMOSFETQ8がON動作して、上記ビットラインBL
の電位はパワーラインPC2を通じてVss2電位となる。こ
こで、ＰチャンネルMOSFETQ3の多数キャリヤの移動度は
ＰチャンネルMOSFETQ4の多数キャリヤの移動度より低く
設計され、ＮチャンネルMOSFETQ7の多数キャリヤの移動
度はＮチャンネルMOSFETQ8の多数キャリヤの移動度より
低く設計される。
従って、以上のように各々のセンス増幅器に独立的な二
重の供給電圧を供給すると、ビットラインBLおよびビッ
トライン▲▼間の電位差よりも一層大きくすること
ができるので、より速くメモリセルアレイ装置（１）の
情報をセンシングすることが出来る。
重の供給電圧を供給すると、ビットラインBLおよびビッ
トライン▲▼間の電位差よりも一層大きくすること
ができるので、より速くメモリセルアレイ装置（１）の
情報をセンシングすることが出来る。
第３図は本発明による第１実施例によるセンス増幅器
（30）の回路図であり、第４図を参照して説明すること
にする。
（30）の回路図であり、第４図を参照して説明すること
にする。
その構成を見ると、第１図の構成で独立的な供給電圧Vs
s1はパワーラインPs1を経由して接続点P7を通じてＮチ
ャンネルMOSFET Q7およびQ8に夫々供給されるように接
続される。また、独立的な供給電圧Vss2はパワーライン
PS2を経由してＮチャンネルMOSFET Q11を通じて上記Ｎ
チャンネルMOSFET Q6およびQ8間の接続点P4に供給され
るように接続させる。一方、接続点P6を通じて上記チャ
ンネルMOSFET Q8のゲート端子に供給されるセンス制御
信号φSNE1とダイナミックラムのブロック選択信号φSE
L（図面に示していないが部分動作するダイナミックラ
ム内のブロックを選択するための信号である）はブロッ
ク選択制御部（５）を構成するNANDゲートG1およびNOT
ゲートG2を経由して選択制御信号φSNE2を形成し、この
信号は上記ＮチャンネルMOSFET Q11のゲートに供給され
る。一方、上記ＰチャンネルMOSFET Q3およびQ4にはパ
ワーラインPcを通じて第１図のように単一供給電圧Vcc
が印加される。
s1はパワーラインPs1を経由して接続点P7を通じてＮチ
ャンネルMOSFET Q7およびQ8に夫々供給されるように接
続される。また、独立的な供給電圧Vss2はパワーライン
PS2を経由してＮチャンネルMOSFET Q11を通じて上記Ｎ
チャンネルMOSFET Q6およびQ8間の接続点P4に供給され
るように接続させる。一方、接続点P6を通じて上記チャ
ンネルMOSFET Q8のゲート端子に供給されるセンス制御
信号φSNE1とダイナミックラムのブロック選択信号φSE
L（図面に示していないが部分動作するダイナミックラ
ム内のブロックを選択するための信号である）はブロッ
ク選択制御部（５）を構成するNANDゲートG1およびNOT
ゲートG2を経由して選択制御信号φSNE2を形成し、この
信号は上記ＮチャンネルMOSFET Q11のゲートに供給され
る。一方、上記ＰチャンネルMOSFET Q3およびQ4にはパ
ワーラインPcを通じて第１図のように単一供給電圧Vcc
が印加される。
以上のような構成を第４図に示したような多数の制御信
号等を参照に説明することにする。
号等を参照に説明することにする。
第１図で言及したように例えば、ビットラインBL、▲
▼及び接続点φSP、▲▼が公知のビット線充電
装置（図示されず）によって電圧が2.5Vで充電されたと
仮定すると、この状態から上記メモリセルアレイ装置
（１）中の一つのメモリセルを選択しつつ上記ビット線
充電装置からの電圧供給を遮断すると上記ビットライン
BLは2.5V,▲▼は2.7Vになる。その後、第４図のT1
時間に制御信号φSPE0によりＰチャンネルMOSFET Q3がO
N動作する。従って、Ｐチャンネルセンス増幅器（２）
のＰチャンネルMOSFET Q1がON動作する反面、Ｐチャン
ネルMOSFET Q2はOFFされ、上記ビットライン▲▼の
電位はパワーラインPCを通じて略Vcc電位に達すること
になる。
▼及び接続点φSP、▲▼が公知のビット線充電
装置（図示されず）によって電圧が2.5Vで充電されたと
仮定すると、この状態から上記メモリセルアレイ装置
（１）中の一つのメモリセルを選択しつつ上記ビット線
充電装置からの電圧供給を遮断すると上記ビットライン
BLは2.5V,▲▼は2.7Vになる。その後、第４図のT1
時間に制御信号φSPE0によりＰチャンネルMOSFET Q3がO
N動作する。従って、Ｐチャンネルセンス増幅器（２）
のＰチャンネルMOSFET Q1がON動作する反面、Ｐチャン
ネルMOSFET Q2はOFFされ、上記ビットライン▲▼の
電位はパワーラインPCを通じて略Vcc電位に達すること
になる。
これと同時にセンス制御信号φSNE0によりＮチャンネル
MOSFET Q7がON動作する。従って、Ｎチャンネルセンス
増幅器（３）のＮチャンネルMOSFET Q6がON動作する反
面、ＮチャンネルMOSFETQ5はOFFされ、上記ビットライ
ンBLの電位はパワーラインPS1を通じて略Vss1電位に達
することになる。
MOSFET Q7がON動作する。従って、Ｎチャンネルセンス
増幅器（３）のＮチャンネルMOSFET Q6がON動作する反
面、ＮチャンネルMOSFETQ5はOFFされ、上記ビットライ
ンBLの電位はパワーラインPS1を通じて略Vss1電位に達
することになる。
第４図のT2時間にセンス制御信号φSPによりＰチャンネ
ルMOSFET Q4がON動作して、上記ビットライン▲▼
の電位はパワーラインPCを通じてVcc電位に達するよう
になる。これと同時にセンス制御信号φSNE1によりＮチ
ャンネルMOSFETQ8がON動作して、上記ビットラインBLの
電位はパワーラインPC1を通じて最終的にVss1電位とな
る。ここで、ＰチャンネルMOSFETQ3の多数キャリヤの移
動度はＰチャンネルMOSFETQ4の多数キャリヤの移動度よ
り低く設計され、ＮチャンネルMOSFETQ7の多数キャリヤ
の移動度はＮチャンネルMOSFETQ8の多数キャリヤの移動
度より低く設計される。
ルMOSFET Q4がON動作して、上記ビットライン▲▼
の電位はパワーラインPCを通じてVcc電位に達するよう
になる。これと同時にセンス制御信号φSNE1によりＮチ
ャンネルMOSFETQ8がON動作して、上記ビットラインBLの
電位はパワーラインPC1を通じて最終的にVss1電位とな
る。ここで、ＰチャンネルMOSFETQ3の多数キャリヤの移
動度はＰチャンネルMOSFETQ4の多数キャリヤの移動度よ
り低く設計され、ＮチャンネルMOSFETQ7の多数キャリヤ
の移動度はＮチャンネルMOSFETQ8の多数キャリヤの移動
度より低く設計される。
一方、ブロック選択制御部（５）からＮチャンネルMOSF
ET Q11のゲート端子に供給される選択制御信号φSNE2が
高レベルになると、上記ＮチャンネルMOSFETQ11はON動
作する。従って、結果的に上記メモリセルアレイ装置
（１）のビートラインBLの電位は略Vcc電位になる反
面、ビートライン▲▼の電位はパワーラインPS2を
通じてVss2電位になり、センシング動作を完了すること
になる。
ET Q11のゲート端子に供給される選択制御信号φSNE2が
高レベルになると、上記ＮチャンネルMOSFETQ11はON動
作する。従って、結果的に上記メモリセルアレイ装置
（１）のビートラインBLの電位は略Vcc電位になる反
面、ビートライン▲▼の電位はパワーラインPS2を
通じてVss2電位になり、センシング動作を完了すること
になる。
ここで、NANDゲートG1の一つの入力端子に供給されるブ
ロック選択φSELは部分動作をするダイナミックラム
（図示せず）で選択されたブロックが論理的“ハイ”状
態であると、ＮチャンネルMOSFET Q11を共に動作させ、
選択されないブロックが論理的“ロー”状態になると上
記ＮチャンネルMOSFET Q11を駆動させないようにするた
め、それによってダイナミックラム内の尖頭値電流を減
少させるだけでなく、センシング速度を速めることもで
きる。
ロック選択φSELは部分動作をするダイナミックラム
（図示せず）で選択されたブロックが論理的“ハイ”状
態であると、ＮチャンネルMOSFET Q11を共に動作させ、
選択されないブロックが論理的“ロー”状態になると上
記ＮチャンネルMOSFET Q11を駆動させないようにするた
め、それによってダイナミックラム内の尖頭値電流を減
少させるだけでなく、センシング速度を速めることもで
きる。
第５図は、本発明と従来技術間の電圧特性を比較した電
圧波形図であり、細い実線はφSPおよび▲▼ノー
ドの電圧波形図であり、点線は第１図のビットラインBL
およびビットライン▲▼間の電圧波形図であり、太
い実線は第２および第３図のビットラインBLおよびビッ
トライン▲▼間の電圧を示す。
圧波形図であり、細い実線はφSPおよび▲▼ノー
ドの電圧波形図であり、点線は第１図のビットラインBL
およびビットライン▲▼間の電圧波形図であり、太
い実線は第２および第３図のビットラインBLおよびビッ
トライン▲▼間の電圧を示す。
図面に示されたように、本発明（即ち第２図および３
図）の１対のビットラインBLおよび▲▼間の電圧差
がより速くそしてより大きくなるのを分かることができ
るのでメモリセル−（１）の情報内容をより速く安定的
にセンシングすることができる。
図）の１対のビットラインBLおよび▲▼間の電圧差
がより速くそしてより大きくなるのを分かることができ
るのでメモリセル−（１）の情報内容をより速く安定的
にセンシングすることができる。
また、本願では本発明の説明のために第１、２、３およ
び４図に記述された全ての制御信号、すなわち多数のセ
ンス制御信号φSPE0、φSPE1、φSNE0およびφSPE1、お
よび選択制御信号φSNE2は公知の制御信号供給源から各
々の図面に示されたような時差間隔を持って供給される
ので、本発明の説明を簡略化するため上記公知の制御信
号供給源の構成は本願では省略されている。
び４図に記述された全ての制御信号、すなわち多数のセ
ンス制御信号φSPE0、φSPE1、φSNE0およびφSPE1、お
よび選択制御信号φSNE2は公知の制御信号供給源から各
々の図面に示されたような時差間隔を持って供給される
ので、本発明の説明を簡略化するため上記公知の制御信
号供給源の構成は本願では省略されている。
（発明の効果） 上述のように発明によると、メモリセル−の情報をセン
シングする時雑音なしに安定化され、速い速度のセンシ
ングをすることができるだけでなく部分動作するダイナ
ミックラムで尖頭値電流が減少される優秀な効果があ
る。
シングする時雑音なしに安定化され、速い速度のセンシ
ングをすることができるだけでなく部分動作するダイナ
ミックラムで尖頭値電流が減少される優秀な効果があ
る。
第１図は、従来の一つの独立的なパワーラインを有する
ダイナミックラムのセンス増幅器の回路図を示す。 第２図は、本発明による２つ以上の独立的な二重パワー
ラインを有するダイナミックラムのセンス増幅器の回路
図を示す。 第３図は、本発明による第１の実施例図の回路図を示
す。 第４図は、第１、２および３図の動作説明のための電圧
波形図を示す。 第５図は従来技術と本発明の電圧特性を比較した電圧波
形図を示す。 図において、 1:メモリセルアレイ装置、2:Pチャンネルセンス増幅器 3:Nチャンネルセンス増幅器、4:センス出力部 5:ブロック選択制御部
ダイナミックラムのセンス増幅器の回路図を示す。 第２図は、本発明による２つ以上の独立的な二重パワー
ラインを有するダイナミックラムのセンス増幅器の回路
図を示す。 第３図は、本発明による第１の実施例図の回路図を示
す。 第４図は、第１、２および３図の動作説明のための電圧
波形図を示す。 第５図は従来技術と本発明の電圧特性を比較した電圧波
形図を示す。 図において、 1:メモリセルアレイ装置、2:Pチャンネルセンス増幅器 3:Nチャンネルセンス増幅器、4:センス出力部 5:ブロック選択制御部
Claims (7)
- 【請求項１】１対のビットラインBLおよび▲▼を有
するメモリセルアレイ装置と、 １対のMOSFET Q1およびQ2がそれらゲートを通じて相互
交叉に接続される、上記各々のMOSFET Q1およびQ2の一
方端は夫々ノードφSPに接続された接続点P1およびP2の
夫々接続され、これらの他方端子の各々は上記ビットラ
イン▲▼およびBLに夫々接続されるＰチャンネルセ
ンス増幅器と、 １対のMOSFET Q5およびQ6がそれらゲートを通じて相互
交叉に接続される、上記各々のMOSFET Q5およびQ6の一
方端は夫々ノード▲▼に接続された接続点P3およ
びP4に夫々接続され、これらの他方の端子の各々は上記
ビットライン▲▼およびBLに夫々接続されるＮチャ
ンネルセンス増幅器と、 上記ビットラインBLおよび▲▼に夫々接続される、
各々のゲート端子が接続点P5を通じて接続され、この接
続点P5に与えられるＹアドレス信号によって動作するMO
SFET Q9およびQ10で構成されるセンス出力部を備えたセ
ンス増幅器に於いて、 一方端子は上記MOSFET Q1の一方端に接続された接続点P
1に接続され、他方端子はパワーラインPC1を通じて供給
電圧源Vcc1に独立的に接続され、ゲート端子はセンス制
御信号φSPE0を供給受けてこのセンス制御信号φSPE0に
よって作動されるMOSFET Q3と、 一方端子は上記MOSFET Q2の一方端に接続された接続点P
2に接続され、他方端子はパワーラインPC2を通じて供給
電圧源Vcc2に独立的に接続され、ゲート端子はセンス制
御信号φSPE1の供給を受けてこのセンス制御信号φSPE1
によって作動されるMOSFET Q4と、 一方端子は上記MOSFET Q5の一方端に接続された接続点P
3に接続され、他方端子はパワーラインPS1を通じて供給
電圧源Vss1に独立的に接続され、ゲート端子はセンス制
御信号φSNE0の供給を受けてこのセンス制御信号φSNE0
によって動作されるMOSFET Q7と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS2を通じて供給
電圧源Vss2に独立的に接続され、ゲート端子はセンス制
御信号φSNE1の供給を受けてこのセンス制御信号によっ
て動作するMOSFET Q8を具備し、それにより選択的に部
分動作するダイナミックラムの尖頭値電流を減少させ
て、センス増幅器のセンス動作を速めるのを特徴とする
二重パワーラインを有するダイナミックラムのセンス増
幅器。 - 【請求項２】第１項において、 上記MOSFET Q1、Q2、Q3及びQ4はＰチャンネルMOSFETで
あるのを特徴とする二重パワーラインを有するダイナミ
ックラムのセンス増幅器。 - 【請求項３】第１項において、 上記MOSFET Q5、Q6、Q7、Q8、Q9およびQ10はＮチャンネ
ルMOSFETであるのを特徴とする二重パワーラインを有す
るダイナミックラムのセンス増幅器。 - 【請求項４】１対のビート線BLおよび▲▼を有する
メモリセルアレイ装置と、 １対のMOSFET Q1およびQ2がそれらゲートを通じて相互
交叉に接続される、上記各々のMOSFET Q1およびQ2の一
方端は夫々ノードφSPに接続された接続点P1およびP2に
夫々接続されて、これらの他方端子の各々は上記ビット
ライン▲▼およびBLに夫々接続されるＰチャンネル
センス増幅器と、 １対のMOSFET Q5およびQ6がそれらゲートを通じて相互
交叉に接続される、上記各々のMOSFET Q5およびQ6の一
方端は夫々ノード▲▼に接続された接続点P3およ
びP4に夫々接続され、これらの他方端子の各々は上記ビ
ットライン▲▼およびBLに夫々接続されるＮチャン
ネルセンス増幅器と、 上記ビットラインBLおよび▲▼に夫々接続される、
各々のゲート端子が接続点P5を通じて接続されこの接続
点P5に供給されるＹアドレス信号によって動作するMOSF
ET Q9およびQ10で構成されるセンス出力部を備えたセン
ス増幅器において、 各々の一方端子は上記MOSFET Q1およびQ2の一方端に接
続された接続点P1およびP2に夫々接続され、各々他方端
子はパワーラインPcを通じて供給電圧源Vccに共通に接
続され、各々のゲート端子はセンス制御信号φSPE0およ
びφSPE1の供給を受け、このセンス制御信号φSPE0およ
びφSPE1によって作動されるMOSFET Q3およびQ4と、 一方端子は上記MOSFET Q5の一方端に接続された接続点P
3に接続され、他方端子はパワーラインPS1を経由して接
続点P7を通じて供給電圧源Vss1に独立的に接続され、ゲ
ート端子はセンス制御信号φSNE0の供給を受けてこのセ
ンス制御信号φSNE0によって動作するMOSFET Q7と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、他方端子はパワーラインPS1を経由して接
続点P7を通じて供給電圧源Vss1に独立的に接続され、ゲ
ート端子は接続点P6を通じてセンス制御信号φSNE1の供
給を受けてこのセンス制御信号によって動作するMOSFET
Q8および、 上記接続点P6を通じて上記センス制御信号φSNE1とブロ
ック選択信号φSELによってダイナミックラムで選択さ
れたブロックに対する選択制御信号φSNE2を出力するブ
ロック選択制御部と、 一方端子は上記MOSFET Q6の一方端に接続された接続点P
4に接続され、地方端子はパワーラインPS2を経由して供
給電圧源Vss2に接続され、ゲート端子は上記ブロック選
択制御部から出力される出力制御信号φSNE2によって動
作するように接続されるMOSFET Q11を具備し、それによ
って選択的に部分動作をするダイナミックラムの尖頭値
電流を減少させ、センス増幅器のセンス動作を速めさせ
るのを特徴とする二重パワーラインを有するダイナミッ
クラムのセンス増幅器。 - 【請求項５】第４項において、 上記ブロック選択制御部は上記センス制御信号φSNE1と
ブロック選択信号φSELを入力で供給受けるNANDゲートG
1と、上記NANDゲートG1にシリアル接続されたNOTゲート
G2で構成されるのを特徴とする二重パワーラインを有す
るダイナミックラムのセンス増幅器。 - 【請求項６】第４項において、 上記MOSFET Q1、Q2、Q3およびQ4はＰチャンネルMOSFET
であるのを特徴とする二重パワーラインを有するダイナ
ミックラムのセンス増幅器。 - 【請求項７】第４項において、 上記MOSFET Q5、Q6、Q7、Q8、Q9、Q10およびQ11はＮチ
ャンネルMOSFETであるのを特徴とする二重パワーライン
を有するダイナイックラムのセンス増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-17290 | 1989-11-28 | ||
| KR1019890017290A KR920006980B1 (ko) | 1989-11-28 | 1989-11-28 | 이중 파워라인을 갖는 다이나믹램의 센스증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228286A JPH03228286A (ja) | 1991-10-09 |
| JPH0762956B2 true JPH0762956B2 (ja) | 1995-07-05 |
Family
ID=19292134
Family Applications (1)
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|---|---|---|---|
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