KR950030360A - 반도체 기억장치 - Google Patents

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Abstract

프리챠지 회로는 모든 워드선이 선택되지 않을 시(스탠바이시)에 복수쌍의 비트선을 소정 전위에 프리챠지한다. 풀다운 트랜지스터는 대응하는 워드선이 선택되지 않을 때에 온상태로 되어서 대응하는 워드선을 공통 전원선에 접속한다. 상기 공통 전원선은 접지된다. 상기 공통 전원선을 접지하는 경로에는 이 경로의 임피던스를 스탠바이시와 어느건가의 워드선이 선택되는 동작시에 변경하고 스탠바이시에는 동작시보다도 임피던스를 높게 하는 임피던스 변경수단이 배치된다. 따라서, 스탠바이시에는 비트선과 워드선이 쇼트에 기인하는 리크전류(스탠바이 전류)가 저감된다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 반도체 기억장치의 전체 구성을 표시하는 도면, 제2도는 본 발명 제1실시예의 반도체 기억장치 요부의 구체적 구성을 표시하는 도면, 제3도는 본 발명 제1실시예의 메모리셀 어레이의 개략적 구성을 표시하는 도면.

Claims (19)

  1. 다수의 워드선 및 이것과 교차하는 다수쌍의 비트선으로 되는 셀어레이를 상기 워드선이 늘어서는 방향으로 복수로 구획하여 되는 복수의 메로리셀블록과, 상기 복수의 메모리셀블록과 같은 수 설치되고 또한 대응하는 메모리셀블록 측방에서 워드선이 늘어서는 측에 배치된 복수의 센스앰프블록과, 상기 각 메모리블록간에서 공용되는 복수개의 열선택 신호선과, 상기 열선택 신호선과 같은 수 설치된 프리챠지 전원선과, 상기 각 프리챠지 전원선에 배치된 차단수단을 구비하고, 상기 각 센스앰프블록은 대응하는 메모리셀블록내의 다수쌍의 비트선을 각각 소정 전위에 프리챠지하는 복수개의 프리챠지 회로를 가지고, 상기 각 열선택 신호선은 각 메모리셀블록의 복수쌍의 비트선을 단위로 하여 1개 설치되고 또한, 메모리셀블록마다 한쌍의 비트선을 동시에 선택하는 것이고, 상기 각 프리챠지 전원선은 대응하는 열선택 신호선에 의해 가능한 복수쌍의 비트선의 프리챠지회로에 소정전위를 공급하는 것이며, 상기 1개의 열선택 신호선, 이 열선택 신호선에 대응하는 각 메모리셀블록내의 복수쌍의 비트선 및 각 센스앰프블록의 복수개의 프리챠지 회로 및 1개의 프리챠지 전원선을 1단위로 하여 워드선-비트선 쇼트시의 용장치환 단위가 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 각 프리챠지 전원선에 프리챠지 전위를 공급하는 프리챠지 전원공급회로를 가지고, 각 차단수단은 상기 프리챠지 전위공급회로와 각 프리챠지 전원선의 접속점 근방에 배치되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 차단수단은 퓨즈소자로 되는 것을 특징으로 하는 반도체 기억장치.
  4. 커패시터 및 트랜지스터로 되는 메모리셀과, 상기 메모리셀에서 신호가 판독되는 한쌍의 비트선과, 상기 메모리셀의 트랜지스터의 도전형과 반대의 도전형 제1트랜지스터 및 동일도전형의 제2트랜지스터로 되고, 상기 한쌍의 비트선에 판독된 신호를 증폭하는 플립플롭형의 센스앰프와, 상기 센스앰프 제1트랜지스터 및 제2트랜지스터에 각각 접속되고 대응하는 트랜지스터에 소정 전위를 공급하는 공통 소스선을 구비한 반도체 기억장치이고, 상기 복수의 공통 소스선중, 상기 메모리셀의 트랜지스터의 도전형과는 반대의 도전형 제1트랜지스터에 접속된 공통 소스선에 상기 센스앰프가 비활성 상태의 기간에서 반도체 기억장치의 전원전위의 1/2값의 전위보다도 상기 제1트랜지스터가 컷오프하는 측의 전위를 공급하는 전위공급수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 복수의 공통 소스선중, 메모리셀 트랜지스터의 도전형과는 같은 도전형의 제2트랜지스터에 접속된 공통 소스선에 센스앰프가 비활성 상태의 기간에서 반도체 기억장치의 전원전위 1/2값의 전위보다 상기 제2트랜지스터가 컷오프하는 측의 전위를 공급하는 다른 전위 공급수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 각각의 커패시터 및 트랜지스터로 되는 복수개의 메모리셀과, 상기 복수개의 메모리셀 트랜지스터를 각각 제어하는 복수개의 워드선과, 상기 복수개의 메모리셀 커패시터에 축적된 정보가 각각 판독되는 복수쌍의 비트선과, 상기 복수쌍의 비트선에 판독된 정보를 각각 증폭하는 복수개의 센스앰프와, 상기 복수개의 워드선과 같은 수 설치되고 대응하는 워드선의 비선택시에 이 대응하는 워드선을 접지하는 풀다운 트랜지스터와, 상기 모든 워드선이 선택되지 않는 스탠바이시에 상기 복수쌍의 비트선을 소정전위에 프리챠지하는 프리챠지 회로를 구비하는 동시에, 상기 스탠바이시에 각 워드선에서 풀다운 트랜지스터를 지나 접지로 흐르는 전류를 제한하는 전류제한 수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 전류제한 수단은, 각 풀다운 트랜지스터의 소스가 접속된 공통 전원선과, 상기 공통 전원선을 접지하는 경로에 배치되고, 이 경로의 임피던스를 스탠바이시와 어느건가의 워드선이 선택되는 동작시에 변경하고, 스탠바이시에는 동작시보다도 임피던스를 높게하는 임피던스 변경수단으로 되는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 임피던스 변경수단은, 공통 전원선을 접지하는 경로에 배치된 트랜지스터를 구비하고, 상기 트랜지스터는 프리챠지 회로의 활성화 신호에 의거하여 제어되고, 상기 프리챠지 회로의 활성화 신호는 스탠바이시와 동작시에 전위가 다르고, 상기 트랜지스터는 스탠바이시에는 동작시 보다는 고임피던스 상태로 되는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 임피던스 변경수단은, 공통 전원선을 접지하는 경로에 배치된 트랜지스터를 구비하고, 상기 트랜지스터는 센스앰프의 활성화 신호에 의해 제어되고, 상기 센스앰프의 활성화 신호는 스탠바이시와 동작시에 전위가 다르고, 상기 트랜지스터는 스태바이시에는 동작시보다도 고임피던스 상태로 되는 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 트랜지스터는 N형 트랜지스터이고, 센스앰프의 활성화 신호는 센스앰프를 구성하는 P형 트랜지스터의 공통 소스선의 전위이고, 상기 P형 트랜지스터의 공통 소스선은 스탠바이시에는 반도체 기억회로 전원전위의 1/2값의 전위로 되고, 동작시에는 상기 전원의 전위로 되는 것을 특징으로 하는 반도체 기억장치.
  11. 제6항에 있어서, 전류제한 수단은, 각 풀다운 트랜지스터의 소스가 접속된 공통 전원선의 전위를 스탠바이시와 어느건가의 워드선이 선택되는 동작시에 변경하고, 스탠바이시에는 동작시보다도 전위를 높게 하는 전위 변경수단으로 되는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 전위변경 수단은, 스탠바이시에는 공통 전원선의 전위를, 비트선의 프리챠지 전위와 같은 전위로 하는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 전위변경 수단은, 센스앰프를 구성하는 N형 트랜지스터를 구동하는 공통 소스선이고, 상기 공통 소스선은 공통 전원선에 접속되고, 또한 스탠바이시에는 비트선의 프리챠지 전위에 제어되고 동작시에는 접지전위에 제어되는 것을 특징으로 하는 반도체 기억장치.
  14. 제11항에 있어서, 전위변경 수단은, 공통 전원선의 전위를 스탠바이시에는 동작시보다도 높게 클램프하는 클램프 회로로 되는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 클램프 회로는, 공통 전원선과 접지간에 배치되고, 소정의 임계치 전압을 가지는 N형 트랜지스터와, 상기 트랜지스터의 게이트 전극에 스탠바이시에는 상기 공통 전원선의 전위를 공급하고, 동작시에 반도체 기억 회로의 전원전위를 공급하는 제어회로로 되는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 제어회로는, 직렬접속된 N형 트랜지스터 및 P형 트랜지스터를 구비하고, 상기 N형 트랜지스터의 소스는 공통 전원선에 상기 P형 트랜지스터의 소스는 반도체 기억 회로의 전원에 각각 접속되며, 상기 양 트랜지스터의 드레인은 공통하여 소정의 임계치 전압을 가지는 N형 트랜지스터의 게이트에 접속되고, 상기 양 트랜지스터의 게이트에는 공통하여 프리챠지 회로의 활성화 신호가 공급되고, 상기 활성화 신호는 스탠바이시에는 반도체 기억 회로의 전원전위로 되며, 동작시에는 접지전위로 되고, 공통 전원선의 전위를 스탠바이시에는 상기 제어회로에 병렬 접속된 N형 트랜지스터의 소정 임계치 전압에 클램프하는 것을 특징으로 하는 반도체 기억장치.
  17. 제7항에 있어서, 임피던스 변경수단은, 풀다운 트랜지스터와, 상기 풀다운 트랜지스터를 제어하는 제어회로로 되고, 상기 제어회로는 상기 풀다운 트랜지스터를 대응하는 워드선의 선택요구시에는 컷오프하고 다른 워드선의 선택 요구시에는 저임피던스 상태로 제어하고 스탠바이시에는 고임피던스 상태로 제어하는 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 풀다운 트랜지스터는 N형 트랜지스터로 되고, 제어회로는 논리회로로 되고, 상기 논리회로에는 대응하는 워드선의 선택을 요구하는 워드선 선택신호가 입력되는 동시에, 전원으로서 센스앰프를 구성하는 P형 트랜지스터의 공통 소스선이 접속되고, 상기 센스앰프의 공통 소스선은 어느건가의 워드선이 선택되는 동작시에는 고전위로 스탠바이시에는 저전위로 제어되고, 상기 논리회로는 상기 풀다운 트랜지스터의 게이트 전극에 상기 워드선 선택신호의 입력시에는 접지전위를, 상기 워드선 선택신호의 비입력시에는 상기 센스임프의 공통 소스선의 전위를 각각 공급하는 것을 특징으로 하는 반도체 기억장치.
  19. 제8항에 있어서, 논리회로는 인버터 회로로 되고, 상기 인버터 회로는, 직렬 접속된 P형 트랜지스터 및 N형 트랜지스터로 되고, 상기 P형 트랜지스터의 소스 전극에는 센스앰프의 공통 소스선이 접속되고, 상기 N형 트랜지스터의 소스 전극에는 반도체 기억회로의 전원이 접속되고, 상기 양 트랜지스터의 게이트 전극에는 워드선 선택신호가 입력되고, 상기 양 트랜지스터의 드레인이 공통하여 풀다운 트랜지스터의 게이트 전극에 접속되는 것을 특징으로 하는 반도체 기억장치.
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