JP2869260B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2869260B2 JP2869260B2 JP4226102A JP22610292A JP2869260B2 JP 2869260 B2 JP2869260 B2 JP 2869260B2 JP 4226102 A JP4226102 A JP 4226102A JP 22610292 A JP22610292 A JP 22610292A JP 2869260 B2 JP2869260 B2 JP 2869260B2
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものである。
ものである。
【０００２】
【従来の技術】従来の半導体記憶装置の回路を図２に示
す。図に於いて、ＭＣはメモリセルである。メモリセル
ＭＣの回路構成図を図３（Ａ），（Ｂ），（Ｃ）に示
す。図３（Ａ）に於いて、ＴＡＮ１，ＴＡＮ２はアクセ
ストランジスタ（Ｎチャネル）、ＴＡＮ３，ＴＡＮ４は
駆動トランジスタ（Ｎチャネル）、ＴＡＰ１，ＴＡＰ２
は負荷トランジスタ（Ｐチャネル）である。また、図３
（Ｂ）に於いて、ＴＢＮ１，ＴＢＮ２はアクセストラン
ジスタ（Ｎチャネル）、ＴＢＮ３，ＴＢＮ４は駆動トラ
ンジスタ（Ｎチャネル）、ＴＢＲ１，ＴＢＲ２は負荷抵
抗である。さらに、図３（Ｃ）に於いて、ＴＣＮ１，Ｔ
ＣＮ２はアクセストランジスタ（Ｎチャネル）、ＴＣＮ
３，ＴＣＮ４は駆動トランジスタ（Ｎチャネル）、ＴＣ
Ｐ１，ＴＣＰ２は負荷薄膜トランジスタ（Ｐチャネル）
である。図２に於いて、Ｂ、バーＢはビット線、ＴＮ
５，ＴＮ６，ＴＮ７はスタンバイ時ビット線プルアップ
トランジスタ（Ｎチャネル）、ＴＮ１，ＴＮ２はデータ
破壊防止用ビット線プルアップトランジスタ（Ｎチャネ
ル）、ＣＤはカラムデコーダ、ＩＮＶはインバータ、Ｔ
Ｎ３，ＴＰ１及びＴＰ２，ＴＮ４はカラム選択用ＣＭＯ
Ｓトランスファーゲート、Ｄ、バーＤはデータ線であ
る。
す。図に於いて、ＭＣはメモリセルである。メモリセル
ＭＣの回路構成図を図３（Ａ），（Ｂ），（Ｃ）に示
す。図３（Ａ）に於いて、ＴＡＮ１，ＴＡＮ２はアクセ
ストランジスタ（Ｎチャネル）、ＴＡＮ３，ＴＡＮ４は
駆動トランジスタ（Ｎチャネル）、ＴＡＰ１，ＴＡＰ２
は負荷トランジスタ（Ｐチャネル）である。また、図３
（Ｂ）に於いて、ＴＢＮ１，ＴＢＮ２はアクセストラン
ジスタ（Ｎチャネル）、ＴＢＮ３，ＴＢＮ４は駆動トラ
ンジスタ（Ｎチャネル）、ＴＢＲ１，ＴＢＲ２は負荷抵
抗である。さらに、図３（Ｃ）に於いて、ＴＣＮ１，Ｔ
ＣＮ２はアクセストランジスタ（Ｎチャネル）、ＴＣＮ
３，ＴＣＮ４は駆動トランジスタ（Ｎチャネル）、ＴＣ
Ｐ１，ＴＣＰ２は負荷薄膜トランジスタ（Ｐチャネル）
である。図２に於いて、Ｂ、バーＢはビット線、ＴＮ
５，ＴＮ６，ＴＮ７はスタンバイ時ビット線プルアップ
トランジスタ（Ｎチャネル）、ＴＮ１，ＴＮ２はデータ
破壊防止用ビット線プルアップトランジスタ（Ｎチャネ
ル）、ＣＤはカラムデコーダ、ＩＮＶはインバータ、Ｔ
Ｎ３，ＴＰ１及びＴＰ２，ＴＮ４はカラム選択用ＣＭＯ
Ｓトランスファーゲート、Ｄ、バーＤはデータ線であ
る。
【０００３】従来の半導体記憶装置に於いては、選択さ
れたカラム以外ではバーＣＳが“Ｈ”となり、ＴＮ１，
ＴＮ２がオンする。書き込み動作に入った選択されたカ
ラムのビット線は大きくスウィングする。ビット線間に
は大きな容量が存在するため、隣接する非選択カラムの
ビット線にはノイズが乗る。この時、非選択ビット線の
“Ｈ”レベルは、メモリセル内のＴＡＰ１，ＴＡＰ２又
はＴＢＲ１，ＴＢＲ２又はＴＣＰ１，ＴＣＰ２とＴＮ
１，ＴＮ２とから供給されている。メモリセル内のＴＡ
Ｐ１等は“Ｈ”レベルに引く力が弱いため、ＴＮ１，Ｔ
Ｎ２によって引くことにより、ビット線に乗るノイズが
大きくなることを押さえ、メモリセル内のデータが破壊
されることを防いでいる。なお、ＴＮ１，ＴＮ２の駆動
能力≪ＴＡＮ３，ＴＡＮ４，ＴＢＮ３，ＴＢＮ４，ＴＣ
Ｎ３，ＴＣＮ４の駆動能力となっている。書き込み時、
書き込みドライバと競合させないよう、ＡＴＤは“Ｌ”
で、ＴＮ５，ＴＮ６，ＴＮ７はオフである。
れたカラム以外ではバーＣＳが“Ｈ”となり、ＴＮ１，
ＴＮ２がオンする。書き込み動作に入った選択されたカ
ラムのビット線は大きくスウィングする。ビット線間に
は大きな容量が存在するため、隣接する非選択カラムの
ビット線にはノイズが乗る。この時、非選択ビット線の
“Ｈ”レベルは、メモリセル内のＴＡＰ１，ＴＡＰ２又
はＴＢＲ１，ＴＢＲ２又はＴＣＰ１，ＴＣＰ２とＴＮ
１，ＴＮ２とから供給されている。メモリセル内のＴＡ
Ｐ１等は“Ｈ”レベルに引く力が弱いため、ＴＮ１，Ｔ
Ｎ２によって引くことにより、ビット線に乗るノイズが
大きくなることを押さえ、メモリセル内のデータが破壊
されることを防いでいる。なお、ＴＮ１，ＴＮ２の駆動
能力≪ＴＡＮ３，ＴＡＮ４，ＴＢＮ３，ＴＢＮ４，ＴＣ
Ｎ３，ＴＣＮ４の駆動能力となっている。書き込み時、
書き込みドライバと競合させないよう、ＡＴＤは“Ｌ”
で、ＴＮ５，ＴＮ６，ＴＮ７はオフである。
【０００４】
【発明が解決しようとする課題】ビット線が不良となる
故障の原因は、ビット−ビット線間のショートも多い
が、ビット線が電源電位又はグランド電位に固定される
不良も多く発生する。このような不良に対しては、冗長
切り換えをブロック単位で行うと共に、不良ブロックの
スタンバイ時ビット線プルアップトランジスタを常時オ
フとする構成とすることにより救済する事ができる。し
かしながら、それだけでは、スタンバイ時には、図２の
ＴＮ１，ＴＮ２がオンしているため、電源電位からグラ
ンドに向かうパスが残ってしまうために、ビット線−グ
ランド間ショートによるスタンバイ不良を完全に救済す
ることができない。もし、ＴＮ１，ＴＮ２を省略する
と、ビット線のノイズが大きくなり、メモリセル内のデ
ータ破壊を引き起こす。また、ブロック選択時のみＴＮ
１，ＴＮ２をオンすると、読み出し時にＴＮ１，ＴＮ２
に引っ張られてビット線対間の電位差が小さくなり、読
み出し余裕が減少する。
故障の原因は、ビット−ビット線間のショートも多い
が、ビット線が電源電位又はグランド電位に固定される
不良も多く発生する。このような不良に対しては、冗長
切り換えをブロック単位で行うと共に、不良ブロックの
スタンバイ時ビット線プルアップトランジスタを常時オ
フとする構成とすることにより救済する事ができる。し
かしながら、それだけでは、スタンバイ時には、図２の
ＴＮ１，ＴＮ２がオンしているため、電源電位からグラ
ンドに向かうパスが残ってしまうために、ビット線−グ
ランド間ショートによるスタンバイ不良を完全に救済す
ることができない。もし、ＴＮ１，ＴＮ２を省略する
と、ビット線のノイズが大きくなり、メモリセル内のデ
ータ破壊を引き起こす。また、ブロック選択時のみＴＮ
１，ＴＮ２をオンすると、読み出し時にＴＮ１，ＴＮ２
に引っ張られてビット線対間の電位差が小さくなり、読
み出し余裕が減少する。
【０００５】本発明は上記従来の問題点を解決すること
を目的とするものである。
を目的とするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＴＮ１，ＴＮ２のゲートを、そのブロッ
クが選択され、且つ、書き込み動作に入った時のみ
“Ｈ”とし、ＴＮ１，ＴＮ２をオンし、ビット線プルア
ップを行う。
め、本発明は、ＴＮ１，ＴＮ２のゲートを、そのブロッ
クが選択され、且つ、書き込み動作に入った時のみ
“Ｈ”とし、ＴＮ１，ＴＮ２をオンし、ビット線プルア
ップを行う。
【０００７】すなわち、本発明の半導体記憶装置は、複
数ブロックに分割されたメモリセルアレイを有し、冗長
切り換えをブロック単位で行う構成とした半導体記憶装
置であって、不良ブロックのスタンバイ時ビット線プル
アップトランジスタを常時オフとする手段と、データ書
き込み時には選択ブロックのデータ破壊防止用ビット線
プルアップトランジスタのみをオンとし、データ読み出
し時及びスタンバイ時には全ブロックの上記データ破壊
防止用ビット線プルアップトランジスタをオフとする手
段とを設けたことを特徴とするものである。
数ブロックに分割されたメモリセルアレイを有し、冗長
切り換えをブロック単位で行う構成とした半導体記憶装
置であって、不良ブロックのスタンバイ時ビット線プル
アップトランジスタを常時オフとする手段と、データ書
き込み時には選択ブロックのデータ破壊防止用ビット線
プルアップトランジスタのみをオンとし、データ読み出
し時及びスタンバイ時には全ブロックの上記データ破壊
防止用ビット線プルアップトランジスタをオフとする手
段とを設けたことを特徴とするものである。
【０００８】
【実施例】以下、本発明を、図示の実施例により説明す
る。
る。
【０００９】図１は本発明の一実施例の回路構成図であ
る。
る。
【００１０】図に於いて、ＭＣはメモリセルであり、そ
の構成は、従来と同様図３に示される通りである。Ｂ、
バーＢはビット線、ＴＮ５，ＴＮ６，ＴＮ７はスタンバ
イ時ビット線プルアップトランジスタ（Ｎチャネル）、
ＴＮ１，ＴＮ２はデータ破壊防止用ビット線プルアップ
トランジスタ（Ｎチャネル）、ＣＤはカラムデコーダ、
ＩＮＶはインバータ、ＴＮ３，ＴＰ１及びＴＰ２，ＴＮ
４はカラム選択用ＣＭＯＳトランスファーゲート、Ｄ、
バーＤはデータ線である。
の構成は、従来と同様図３に示される通りである。Ｂ、
バーＢはビット線、ＴＮ５，ＴＮ６，ＴＮ７はスタンバ
イ時ビット線プルアップトランジスタ（Ｎチャネル）、
ＴＮ１，ＴＮ２はデータ破壊防止用ビット線プルアップ
トランジスタ（Ｎチャネル）、ＣＤはカラムデコーダ、
ＩＮＶはインバータ、ＴＮ３，ＴＰ１及びＴＰ２，ＴＮ
４はカラム選択用ＣＭＯＳトランスファーゲート、Ｄ、
バーＤはデータ線である。
【００１１】ＮＯＲ１は、ビット線プルアップタイミン
グ信号ＢＰＵＴ（スタンバイ時：Ｌ、動作時：Ｈ）と冗
長イネーブル信号ＲＥ（冗長切り換え時：Ｈ、冗長非切
り換え時：Ｌ）とを、その入力とし、ＴＮ５，ＴＮ６，
ＴＮ７のゲート信号であるＡＴＤ信号を出力するノアゲ
ートである。また、ＮＡＮＤは、ブロックアドレスＢＡ
を入力とし、ブロック選択信号ＢＳ′（選択時：Ｌ、非
選択時：Ｈ）を出力するナンドゲートである。ＮＯＲ２
は、上記ブロック選択信号ＢＳ′冗長イネーブルＲＥと
をその入力とし、ブロック選択信号ＢＳを出力するノア
ゲートである。ＡＮＤは、上記ブロック選択信号ＢＳと
書き込み信号ＷＲ（書き込み時：Ｈ、その他：Ｌ）をそ
の入力とし、ＴＮ１，ＴＮ２のゲート信号であるＢＳ・
ＷＲを出力するアンドゲートである。
グ信号ＢＰＵＴ（スタンバイ時：Ｌ、動作時：Ｈ）と冗
長イネーブル信号ＲＥ（冗長切り換え時：Ｈ、冗長非切
り換え時：Ｌ）とを、その入力とし、ＴＮ５，ＴＮ６，
ＴＮ７のゲート信号であるＡＴＤ信号を出力するノアゲ
ートである。また、ＮＡＮＤは、ブロックアドレスＢＡ
を入力とし、ブロック選択信号ＢＳ′（選択時：Ｌ、非
選択時：Ｈ）を出力するナンドゲートである。ＮＯＲ２
は、上記ブロック選択信号ＢＳ′冗長イネーブルＲＥと
をその入力とし、ブロック選択信号ＢＳを出力するノア
ゲートである。ＡＮＤは、上記ブロック選択信号ＢＳと
書き込み信号ＷＲ（書き込み時：Ｈ、その他：Ｌ）をそ
の入力とし、ＴＮ１，ＴＮ２のゲート信号であるＢＳ・
ＷＲを出力するアンドゲートである。
【００１２】まず、冗長救済時（当該ブロックが不良ブ
ロックである時）について説明する。冗長救済時には、
冗長イネーブル信号ＲＥが“Ｈ”レベルとなり、ブロッ
クアドレスＢＡ、ビット線プルアップタイミング信号Ｂ
ＰＵＴの状態にかかわらず、ブロック選択信号ＢＳ、Ａ
ＴＤ信号は“Ｌ”レベルになる。このため、ＴＮ１，Ｔ
Ｎ２，ＴＮ５，ＴＮ６，ＴＮ７は常時オフとなり、ビッ
ト線への電流供給源は断たれる。よって、ビット線−グ
ランド間ショートを救済することができる。
ロックである時）について説明する。冗長救済時には、
冗長イネーブル信号ＲＥが“Ｈ”レベルとなり、ブロッ
クアドレスＢＡ、ビット線プルアップタイミング信号Ｂ
ＰＵＴの状態にかかわらず、ブロック選択信号ＢＳ、Ａ
ＴＤ信号は“Ｌ”レベルになる。このため、ＴＮ１，Ｔ
Ｎ２，ＴＮ５，ＴＮ６，ＴＮ７は常時オフとなり、ビッ
ト線への電流供給源は断たれる。よって、ビット線−グ
ランド間ショートを救済することができる。
【００１３】つぎに、非冗長救済時、すなわち、そのブ
ロックが正常であり、そのブロックを使用する場合につ
いて説明する。この時、冗長イネーブル信号ＲＥは
“Ｌ”レベルである。
ロックが正常であり、そのブロックを使用する場合につ
いて説明する。この時、冗長イネーブル信号ＲＥは
“Ｌ”レベルである。
【００１４】スタンバイ時に於いては、ビット線プルア
ップタイミング信号ＢＰＵＴ及び書き込み信号ＷＲは
“Ｌ”レベルとなり、ＡＴＤ信号は“Ｈ”レベルとな
り、ＴＮ５，ＴＮ６，ＴＮ７がオンし、ビット線がプル
アップされる。また、ＷＲ・ＢＳ信号は“Ｌ”レベル
で、ＴＮ１，ＴＮ２はオフである。
ップタイミング信号ＢＰＵＴ及び書き込み信号ＷＲは
“Ｌ”レベルとなり、ＡＴＤ信号は“Ｈ”レベルとな
り、ＴＮ５，ＴＮ６，ＴＮ７がオンし、ビット線がプル
アップされる。また、ＷＲ・ＢＳ信号は“Ｌ”レベル
で、ＴＮ１，ＴＮ２はオフである。
【００１５】読み出し時には、ビット線プルアップタイ
ミング信号ＢＰＵＴは“Ｈ”レベルのため、ＡＴＤ信号
は“Ｌ”レベルとなり、ＴＮ５，ＴＮ６，ＴＮ７はオフ
し、また、書き込み信号ＷＲは“Ｌ”レベルのため、Ｗ
Ｒ・ＢＳ信号は“Ｌ”レベルとなり、ＴＮ１，ＴＮ２は
オフする。よって、メモリセルは、ビット線を、その動
きを阻害する素子なしに、ドライブすることができ、ビ
ット線対間に十分な電位差が現われる。
ミング信号ＢＰＵＴは“Ｈ”レベルのため、ＡＴＤ信号
は“Ｌ”レベルとなり、ＴＮ５，ＴＮ６，ＴＮ７はオフ
し、また、書き込み信号ＷＲは“Ｌ”レベルのため、Ｗ
Ｒ・ＢＳ信号は“Ｌ”レベルとなり、ＴＮ１，ＴＮ２は
オフする。よって、メモリセルは、ビット線を、その動
きを阻害する素子なしに、ドライブすることができ、ビ
ット線対間に十分な電位差が現われる。
【００１６】書き込み時には、ＴＮ５，ＴＮ６，ＴＮ７
は、読み出し時と同様オフしている。書き込み信号ＷＲ
は“Ｈ”レベルであり、また、そのブロックに書き込も
うとしているので、ブロック選択信号ＢＳは“Ｈ”レベ
ルである。よって、ＷＲ・ＢＳ信号は“Ｈ”レベルとな
り、ＴＮ１，ＴＮ２はオンする。このため、データ書き
込みの行われていない非選択カラムはＴＮ１，ＴＮ２に
より支えられ、ビット線に乗るノイズが減少し、メモリ
セルのデータ破壊を防止することができる。なお、ＴＮ
１，ＴＮ２の駆動能力≪ＴＡＮ３，ＴＡＮ４，ＴＢＮ
３，ＴＢＮ４，ＴＣＮ３，ＴＣＮ４の駆動能力であり、
また、ＴＮ１，ＴＮ２の駆動能力≪書き込みドライバの
トランジスタの駆動能力である。
は、読み出し時と同様オフしている。書き込み信号ＷＲ
は“Ｈ”レベルであり、また、そのブロックに書き込も
うとしているので、ブロック選択信号ＢＳは“Ｈ”レベ
ルである。よって、ＷＲ・ＢＳ信号は“Ｈ”レベルとな
り、ＴＮ１，ＴＮ２はオンする。このため、データ書き
込みの行われていない非選択カラムはＴＮ１，ＴＮ２に
より支えられ、ビット線に乗るノイズが減少し、メモリ
セルのデータ破壊を防止することができる。なお、ＴＮ
１，ＴＮ２の駆動能力≪ＴＡＮ３，ＴＡＮ４，ＴＢＮ
３，ＴＢＮ４，ＴＣＮ３，ＴＣＮ４の駆動能力であり、
また、ＴＮ１，ＴＮ２の駆動能力≪書き込みドライバの
トランジスタの駆動能力である。
【００１７】
【発明の効果】以上の説明より明らかなように、本発明
によれば、ビット線−グランド間ショートを完全に救済
することができるものである。
によれば、ビット線−グランド間ショートを完全に救済
することができるものである。
【図１】本発明の一実施例の半導体記憶装置の回路構成
図である。
図である。
【図２】従来の半導体記憶装置の回路構成図である。
【図３】メモリセルの回路構成図である。
ＭＣ メモリセル ＴＮ５，ＴＮ６，ＴＮ７ スタンバイ時ビット線プルア
ップトランジスタ ＴＮ１，ＴＮ２ データ破壊防止用ビット線プルアップ
トランジスタ ＮＯＲ１ ノアゲート ＮＯＲ２ ノアゲート ＮＡＮＤ ナンドゲート ＡＮＤ アンドゲート
ップトランジスタ ＴＮ１，ＴＮ２ データ破壊防止用ビット線プルアップ
トランジスタ ＮＯＲ１ ノアゲート ＮＯＲ２ ノアゲート ＮＡＮＤ ナンドゲート ＡＮＤ アンドゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/413 G11C 11/41
Claims (1)
- 【請求項１】 複数ブロックに分割されたメモリセルア
レイを有し、冗長切り換えをブロック単位で行う構成と
した半導体記憶装置であって、不良ブロックのスタンバ
イ時ビット線プルアップトランジスタを常時オフとする
手段と、データ書き込み時には選択ブロックのデータ破
壊防止用ビット線プルアップトランジスタのみをオンと
し、データ読み出し時及びスタンバイ時には全ブロック
の上記データ破壊防止用ビット線プルアップトランジス
タをオフとする手段とを設けたことを特徴とする半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226102A JP2869260B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
| US08/109,329 US5349557A (en) | 1992-08-25 | 1993-08-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226102A JP2869260B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676597A JPH0676597A (ja) | 1994-03-18 |
| JP2869260B2 true JP2869260B2 (ja) | 1999-03-10 |
Family
ID=16839862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226102A Expired - Fee Related JP2869260B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5349557A (ja) |
| JP (1) | JP2869260B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0152168B1 (ko) * | 1994-04-15 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치 |
| JP3263259B2 (ja) * | 1994-10-04 | 2002-03-04 | 株式会社東芝 | 半導体記憶装置 |
| JPH0969300A (ja) * | 1995-06-23 | 1997-03-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5896334A (en) * | 1997-08-14 | 1999-04-20 | Micron Technology, Inc. | Circuit and method for memory device with defect current isolation |
| US6249464B1 (en) | 1999-12-15 | 2001-06-19 | Cypress Semiconductor Corp. | Block redundancy in ultra low power memory circuits |
| KR102436347B1 (ko) * | 2015-12-16 | 2022-08-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 위크 셀 검출 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201298A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2559028B2 (ja) * | 1986-03-20 | 1996-11-27 | 富士通株式会社 | 半導体記憶装置 |
| US4961168A (en) * | 1987-02-24 | 1990-10-02 | Texas Instruments Incorporated | Bipolar-CMOS static random access memory device with bit line bias control |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| JP3115623B2 (ja) * | 1991-02-25 | 2000-12-11 | 株式会社日立製作所 | スタティック型ｒａｍ |
-
1992
- 1992-08-25 JP JP4226102A patent/JP2869260B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-19 US US08/109,329 patent/US5349557A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5349557A (en) | 1994-09-20 |
| JPH0676597A (ja) | 1994-03-18 |
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| JP2001210100A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 9 |
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