JP2869260B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2869260B2 JP2869260B2 JP4226102A JP22610292A JP2869260B2 JP 2869260 B2 JP2869260 B2 JP 2869260B2 JP 4226102 A JP4226102 A JP 4226102A JP 22610292 A JP22610292 A JP 22610292A JP 2869260 B2 JP2869260 B2 JP 2869260B2
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものである。
ものである。
【0002】
【従来の技術】従来の半導体記憶装置の回路を図2に示
す。図に於いて、MCはメモリセルである。メモリセル
MCの回路構成図を図3(A),(B),(C)に示
す。図3(A)に於いて、TAN1,TAN2はアクセ
ストランジスタ(Nチャネル)、TAN3,TAN4は
駆動トランジスタ(Nチャネル)、TAP1,TAP2
は負荷トランジスタ(Pチャネル)である。また、図3
(B)に於いて、TBN1,TBN2はアクセストラン
ジスタ(Nチャネル)、TBN3,TBN4は駆動トラ
ンジスタ(Nチャネル)、TBR1,TBR2は負荷抵
抗である。さらに、図3(C)に於いて、TCN1,T
CN2はアクセストランジスタ(Nチャネル)、TCN
3,TCN4は駆動トランジスタ(Nチャネル)、TC
P1,TCP2は負荷薄膜トランジスタ(Pチャネル)
である。図2に於いて、B、バーBはビット線、TN
5,TN6,TN7はスタンバイ時ビット線プルアップ
トランジスタ(Nチャネル)、TN1,TN2はデータ
破壊防止用ビット線プルアップトランジスタ(Nチャネ
ル)、CDはカラムデコーダ、INVはインバータ、T
N3,TP1及びTP2,TN4はカラム選択用CMO
Sトランスファーゲート、D、バーDはデータ線であ
る。
す。図に於いて、MCはメモリセルである。メモリセル
MCの回路構成図を図3(A),(B),(C)に示
す。図3(A)に於いて、TAN1,TAN2はアクセ
ストランジスタ(Nチャネル)、TAN3,TAN4は
駆動トランジスタ(Nチャネル)、TAP1,TAP2
は負荷トランジスタ(Pチャネル)である。また、図3
(B)に於いて、TBN1,TBN2はアクセストラン
ジスタ(Nチャネル)、TBN3,TBN4は駆動トラ
ンジスタ(Nチャネル)、TBR1,TBR2は負荷抵
抗である。さらに、図3(C)に於いて、TCN1,T
CN2はアクセストランジスタ(Nチャネル)、TCN
3,TCN4は駆動トランジスタ(Nチャネル)、TC
P1,TCP2は負荷薄膜トランジスタ(Pチャネル)
である。図2に於いて、B、バーBはビット線、TN
5,TN6,TN7はスタンバイ時ビット線プルアップ
トランジスタ(Nチャネル)、TN1,TN2はデータ
破壊防止用ビット線プルアップトランジスタ(Nチャネ
ル)、CDはカラムデコーダ、INVはインバータ、T
N3,TP1及びTP2,TN4はカラム選択用CMO
Sトランスファーゲート、D、バーDはデータ線であ
る。
【0003】従来の半導体記憶装置に於いては、選択さ
れたカラム以外ではバーCSが“H”となり、TN1,
TN2がオンする。書き込み動作に入った選択されたカ
ラムのビット線は大きくスウィングする。ビット線間に
は大きな容量が存在するため、隣接する非選択カラムの
ビット線にはノイズが乗る。この時、非選択ビット線の
“H”レベルは、メモリセル内のTAP1,TAP2又
はTBR1,TBR2又はTCP1,TCP2とTN
1,TN2とから供給されている。メモリセル内のTA
P1等は“H”レベルに引く力が弱いため、TN1,T
N2によって引くことにより、ビット線に乗るノイズが
大きくなることを押さえ、メモリセル内のデータが破壊
されることを防いでいる。なお、TN1,TN2の駆動
能力≪TAN3,TAN4,TBN3,TBN4,TC
N3,TCN4の駆動能力となっている。書き込み時、
書き込みドライバと競合させないよう、ATDは“L”
で、TN5,TN6,TN7はオフである。
れたカラム以外ではバーCSが“H”となり、TN1,
TN2がオンする。書き込み動作に入った選択されたカ
ラムのビット線は大きくスウィングする。ビット線間に
は大きな容量が存在するため、隣接する非選択カラムの
ビット線にはノイズが乗る。この時、非選択ビット線の
“H”レベルは、メモリセル内のTAP1,TAP2又
はTBR1,TBR2又はTCP1,TCP2とTN
1,TN2とから供給されている。メモリセル内のTA
P1等は“H”レベルに引く力が弱いため、TN1,T
N2によって引くことにより、ビット線に乗るノイズが
大きくなることを押さえ、メモリセル内のデータが破壊
されることを防いでいる。なお、TN1,TN2の駆動
能力≪TAN3,TAN4,TBN3,TBN4,TC
N3,TCN4の駆動能力となっている。書き込み時、
書き込みドライバと競合させないよう、ATDは“L”
で、TN5,TN6,TN7はオフである。
【0004】
【発明が解決しようとする課題】ビット線が不良となる
故障の原因は、ビット−ビット線間のショートも多い
が、ビット線が電源電位又はグランド電位に固定される
不良も多く発生する。このような不良に対しては、冗長
切り換えをブロック単位で行うと共に、不良ブロックの
スタンバイ時ビット線プルアップトランジスタを常時オ
フとする構成とすることにより救済する事ができる。し
かしながら、それだけでは、スタンバイ時には、図2の
TN1,TN2がオンしているため、電源電位からグラ
ンドに向かうパスが残ってしまうために、ビット線−グ
ランド間ショートによるスタンバイ不良を完全に救済す
ることができない。もし、TN1,TN2を省略する
と、ビット線のノイズが大きくなり、メモリセル内のデ
ータ破壊を引き起こす。また、ブロック選択時のみTN
1,TN2をオンすると、読み出し時にTN1,TN2
に引っ張られてビット線対間の電位差が小さくなり、読
み出し余裕が減少する。
故障の原因は、ビット−ビット線間のショートも多い
が、ビット線が電源電位又はグランド電位に固定される
不良も多く発生する。このような不良に対しては、冗長
切り換えをブロック単位で行うと共に、不良ブロックの
スタンバイ時ビット線プルアップトランジスタを常時オ
フとする構成とすることにより救済する事ができる。し
かしながら、それだけでは、スタンバイ時には、図2の
TN1,TN2がオンしているため、電源電位からグラ
ンドに向かうパスが残ってしまうために、ビット線−グ
ランド間ショートによるスタンバイ不良を完全に救済す
ることができない。もし、TN1,TN2を省略する
と、ビット線のノイズが大きくなり、メモリセル内のデ
ータ破壊を引き起こす。また、ブロック選択時のみTN
1,TN2をオンすると、読み出し時にTN1,TN2
に引っ張られてビット線対間の電位差が小さくなり、読
み出し余裕が減少する。
【0005】本発明は上記従来の問題点を解決すること
を目的とするものである。
を目的とするものである。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、TN1,TN2のゲートを、そのブロッ
クが選択され、且つ、書き込み動作に入った時のみ
“H”とし、TN1,TN2をオンし、ビット線プルア
ップを行う。
め、本発明は、TN1,TN2のゲートを、そのブロッ
クが選択され、且つ、書き込み動作に入った時のみ
“H”とし、TN1,TN2をオンし、ビット線プルア
ップを行う。
【0007】すなわち、本発明の半導体記憶装置は、複
数ブロックに分割されたメモリセルアレイを有し、冗長
切り換えをブロック単位で行う構成とした半導体記憶装
置であって、不良ブロックのスタンバイ時ビット線プル
アップトランジスタを常時オフとする手段と、データ書
き込み時には選択ブロックのデータ破壊防止用ビット線
プルアップトランジスタのみをオンとし、データ読み出
し時及びスタンバイ時には全ブロックの上記データ破壊
防止用ビット線プルアップトランジスタをオフとする手
段とを設けたことを特徴とするものである。
数ブロックに分割されたメモリセルアレイを有し、冗長
切り換えをブロック単位で行う構成とした半導体記憶装
置であって、不良ブロックのスタンバイ時ビット線プル
アップトランジスタを常時オフとする手段と、データ書
き込み時には選択ブロックのデータ破壊防止用ビット線
プルアップトランジスタのみをオンとし、データ読み出
し時及びスタンバイ時には全ブロックの上記データ破壊
防止用ビット線プルアップトランジスタをオフとする手
段とを設けたことを特徴とするものである。
【0008】
【実施例】以下、本発明を、図示の実施例により説明す
る。
る。
【0009】図1は本発明の一実施例の回路構成図であ
る。
る。
【0010】図に於いて、MCはメモリセルであり、そ
の構成は、従来と同様図3に示される通りである。B、
バーBはビット線、TN5,TN6,TN7はスタンバ
イ時ビット線プルアップトランジスタ(Nチャネル)、
TN1,TN2はデータ破壊防止用ビット線プルアップ
トランジスタ(Nチャネル)、CDはカラムデコーダ、
INVはインバータ、TN3,TP1及びTP2,TN
4はカラム選択用CMOSトランスファーゲート、D、
バーDはデータ線である。
の構成は、従来と同様図3に示される通りである。B、
バーBはビット線、TN5,TN6,TN7はスタンバ
イ時ビット線プルアップトランジスタ(Nチャネル)、
TN1,TN2はデータ破壊防止用ビット線プルアップ
トランジスタ(Nチャネル)、CDはカラムデコーダ、
INVはインバータ、TN3,TP1及びTP2,TN
4はカラム選択用CMOSトランスファーゲート、D、
バーDはデータ線である。
【0011】NOR1は、ビット線プルアップタイミン
グ信号BPUT(スタンバイ時:L、動作時:H)と冗
長イネーブル信号RE(冗長切り換え時:H、冗長非切
り換え時:L)とを、その入力とし、TN5,TN6,
TN7のゲート信号であるATD信号を出力するノアゲ
ートである。また、NANDは、ブロックアドレスBA
を入力とし、ブロック選択信号BS′(選択時:L、非
選択時:H)を出力するナンドゲートである。NOR2
は、上記ブロック選択信号BS′冗長イネーブルREと
をその入力とし、ブロック選択信号BSを出力するノア
ゲートである。ANDは、上記ブロック選択信号BSと
書き込み信号WR(書き込み時:H、その他:L)をそ
の入力とし、TN1,TN2のゲート信号であるBS・
WRを出力するアンドゲートである。
グ信号BPUT(スタンバイ時:L、動作時:H)と冗
長イネーブル信号RE(冗長切り換え時:H、冗長非切
り換え時:L)とを、その入力とし、TN5,TN6,
TN7のゲート信号であるATD信号を出力するノアゲ
ートである。また、NANDは、ブロックアドレスBA
を入力とし、ブロック選択信号BS′(選択時:L、非
選択時:H)を出力するナンドゲートである。NOR2
は、上記ブロック選択信号BS′冗長イネーブルREと
をその入力とし、ブロック選択信号BSを出力するノア
ゲートである。ANDは、上記ブロック選択信号BSと
書き込み信号WR(書き込み時:H、その他:L)をそ
の入力とし、TN1,TN2のゲート信号であるBS・
WRを出力するアンドゲートである。
【0012】まず、冗長救済時(当該ブロックが不良ブ
ロックである時)について説明する。冗長救済時には、
冗長イネーブル信号REが“H”レベルとなり、ブロッ
クアドレスBA、ビット線プルアップタイミング信号B
PUTの状態にかかわらず、ブロック選択信号BS、A
TD信号は“L”レベルになる。このため、TN1,T
N2,TN5,TN6,TN7は常時オフとなり、ビッ
ト線への電流供給源は断たれる。よって、ビット線−グ
ランド間ショートを救済することができる。
ロックである時)について説明する。冗長救済時には、
冗長イネーブル信号REが“H”レベルとなり、ブロッ
クアドレスBA、ビット線プルアップタイミング信号B
PUTの状態にかかわらず、ブロック選択信号BS、A
TD信号は“L”レベルになる。このため、TN1,T
N2,TN5,TN6,TN7は常時オフとなり、ビッ
ト線への電流供給源は断たれる。よって、ビット線−グ
ランド間ショートを救済することができる。
【0013】つぎに、非冗長救済時、すなわち、そのブ
ロックが正常であり、そのブロックを使用する場合につ
いて説明する。この時、冗長イネーブル信号REは
“L”レベルである。
ロックが正常であり、そのブロックを使用する場合につ
いて説明する。この時、冗長イネーブル信号REは
“L”レベルである。
【0014】スタンバイ時に於いては、ビット線プルア
ップタイミング信号BPUT及び書き込み信号WRは
“L”レベルとなり、ATD信号は“H”レベルとな
り、TN5,TN6,TN7がオンし、ビット線がプル
アップされる。また、WR・BS信号は“L”レベル
で、TN1,TN2はオフである。
ップタイミング信号BPUT及び書き込み信号WRは
“L”レベルとなり、ATD信号は“H”レベルとな
り、TN5,TN6,TN7がオンし、ビット線がプル
アップされる。また、WR・BS信号は“L”レベル
で、TN1,TN2はオフである。
【0015】読み出し時には、ビット線プルアップタイ
ミング信号BPUTは“H”レベルのため、ATD信号
は“L”レベルとなり、TN5,TN6,TN7はオフ
し、また、書き込み信号WRは“L”レベルのため、W
R・BS信号は“L”レベルとなり、TN1,TN2は
オフする。よって、メモリセルは、ビット線を、その動
きを阻害する素子なしに、ドライブすることができ、ビ
ット線対間に十分な電位差が現われる。
ミング信号BPUTは“H”レベルのため、ATD信号
は“L”レベルとなり、TN5,TN6,TN7はオフ
し、また、書き込み信号WRは“L”レベルのため、W
R・BS信号は“L”レベルとなり、TN1,TN2は
オフする。よって、メモリセルは、ビット線を、その動
きを阻害する素子なしに、ドライブすることができ、ビ
ット線対間に十分な電位差が現われる。
【0016】書き込み時には、TN5,TN6,TN7
は、読み出し時と同様オフしている。書き込み信号WR
は“H”レベルであり、また、そのブロックに書き込も
うとしているので、ブロック選択信号BSは“H”レベ
ルである。よって、WR・BS信号は“H”レベルとな
り、TN1,TN2はオンする。このため、データ書き
込みの行われていない非選択カラムはTN1,TN2に
より支えられ、ビット線に乗るノイズが減少し、メモリ
セルのデータ破壊を防止することができる。なお、TN
1,TN2の駆動能力≪TAN3,TAN4,TBN
3,TBN4,TCN3,TCN4の駆動能力であり、
また、TN1,TN2の駆動能力≪書き込みドライバの
トランジスタの駆動能力である。
は、読み出し時と同様オフしている。書き込み信号WR
は“H”レベルであり、また、そのブロックに書き込も
うとしているので、ブロック選択信号BSは“H”レベ
ルである。よって、WR・BS信号は“H”レベルとな
り、TN1,TN2はオンする。このため、データ書き
込みの行われていない非選択カラムはTN1,TN2に
より支えられ、ビット線に乗るノイズが減少し、メモリ
セルのデータ破壊を防止することができる。なお、TN
1,TN2の駆動能力≪TAN3,TAN4,TBN
3,TBN4,TCN3,TCN4の駆動能力であり、
また、TN1,TN2の駆動能力≪書き込みドライバの
トランジスタの駆動能力である。
【0017】
【発明の効果】以上の説明より明らかなように、本発明
によれば、ビット線−グランド間ショートを完全に救済
することができるものである。
によれば、ビット線−グランド間ショートを完全に救済
することができるものである。
【図1】本発明の一実施例の半導体記憶装置の回路構成
図である。
図である。
【図2】従来の半導体記憶装置の回路構成図である。
【図3】メモリセルの回路構成図である。
MC メモリセル TN5,TN6,TN7 スタンバイ時ビット線プルア
ップトランジスタ TN1,TN2 データ破壊防止用ビット線プルアップ
トランジスタ NOR1 ノアゲート NOR2 ノアゲート NAND ナンドゲート AND アンドゲート
ップトランジスタ TN1,TN2 データ破壊防止用ビット線プルアップ
トランジスタ NOR1 ノアゲート NOR2 ノアゲート NAND ナンドゲート AND アンドゲート
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G11C 29/00 G11C 11/413 G11C 11/41
Claims (1)
- 【請求項1】 複数ブロックに分割されたメモリセルア
レイを有し、冗長切り換えをブロック単位で行う構成と
した半導体記憶装置であって、不良ブロックのスタンバ
イ時ビット線プルアップトランジスタを常時オフとする
手段と、データ書き込み時には選択ブロックのデータ破
壊防止用ビット線プルアップトランジスタのみをオンと
し、データ読み出し時及びスタンバイ時には全ブロック
の上記データ破壊防止用ビット線プルアップトランジス
タをオフとする手段とを設けたことを特徴とする半導体
記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4226102A JP2869260B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
US08/109,329 US5349557A (en) | 1992-08-25 | 1993-08-19 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4226102A JP2869260B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0676597A JPH0676597A (ja) | 1994-03-18 |
JP2869260B2 true JP2869260B2 (ja) | 1999-03-10 |
Family
ID=16839862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4226102A Expired - Fee Related JP2869260B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5349557A (ja) |
JP (1) | JP2869260B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0152168B1 (ko) * | 1994-04-15 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치 |
JP3263259B2 (ja) * | 1994-10-04 | 2002-03-04 | 株式会社東芝 | 半導体記憶装置 |
JPH0969300A (ja) * | 1995-06-23 | 1997-03-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5896334A (en) * | 1997-08-14 | 1999-04-20 | Micron Technology, Inc. | Circuit and method for memory device with defect current isolation |
US6249464B1 (en) | 1999-12-15 | 2001-06-19 | Cypress Semiconductor Corp. | Block redundancy in ultra low power memory circuits |
KR102436347B1 (ko) * | 2015-12-16 | 2022-08-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 위크 셀 검출 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59201298A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2559028B2 (ja) * | 1986-03-20 | 1996-11-27 | 富士通株式会社 | 半導体記憶装置 |
US4961168A (en) * | 1987-02-24 | 1990-10-02 | Texas Instruments Incorporated | Bipolar-CMOS static random access memory device with bit line bias control |
US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
JP3115623B2 (ja) * | 1991-02-25 | 2000-12-11 | 株式会社日立製作所 | スタティック型ram |
-
1992
- 1992-08-25 JP JP4226102A patent/JP2869260B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-19 US US08/109,329 patent/US5349557A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5349557A (en) | 1994-09-20 |
JPH0676597A (ja) | 1994-03-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |