JPS59201298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59201298A JPS59201298A JP58075661A JP7566183A JPS59201298A JP S59201298 A JPS59201298 A JP S59201298A JP 58075661 A JP58075661 A JP 58075661A JP 7566183 A JP7566183 A JP 7566183A JP S59201298 A JPS59201298 A JP S59201298A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- transistor
- pull
- regular
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は予備メモリセルを有する半導体記憶装置に関す
る。
る。
一般に半導体記憶装置は、大容量化に伴なうチッグツィ
ズの増大とパターンの微細化（ＩＣより、ビツト不良あ
るいはカラム不良等が増加して歩留りが低下する。
ズの増大とパターンの微細化（ＩＣより、ビツト不良あ
るいはカラム不良等が増加して歩留りが低下する。
そこで、予めチップ内に予備のメモリセル列又ｔ：Ｊノ
ー〔リセル行を設けておき、テストにより正規のメモリ
ヒルにビット不良あるいはカラム不良等が発見さＩＬる
゛と、ヒユーズなどを含む回路をプログラムすることに
より、ビット不良あるいはカラム不良を含むメモリセル
列の代りに予備のメモリセル列が選択さｎるようにして
いる。
ー〔リセル行を設けておき、テストにより正規のメモリ
ヒルにビット不良あるいはカラム不良等が発見さＩＬる
゛と、ヒユーズなどを含む回路をプログラムすることに
より、ビット不良あるいはカラム不良を含むメモリセル
列の代りに予備のメモリセル列が選択さｎるようにして
いる。
第１図は従来の予備メモリセル列又はメモＩＪ −ｔ＝
ニルを有する半導体記憶装置のブロック図である。
ニルを有する半導体記憶装置のブロック図である。
図にお−いて、（１）は複数個のメモリセルをマトリッ
クス状に配置し正規メモリセル群を惜成する正規メモリ
セルアレイである。
クス状に配置し正規メモリセル群を惜成する正規メモリ
セルアレイである。
（２）は正規デコーダ、（３）はアドレスバッファであ
つ−Ｃ１こノｔらで正規選択手段を梠成している。
つ−Ｃ１こノｔらで正規選択手段を梠成している。
（４）は予皓メモリセル群としての予備メモリセル列１
１又は予備メモリセル行である。（５）は予備デコーダ
、（６）は予備プログラム回路であって、こ扛らで予備
選択手段を構成している。
１又は予備メモリセル行である。（５）は予備デコーダ
、（６）は予備プログラム回路であって、こ扛らで予備
選択手段を構成している。
なお、予備メモリセル列又は予備メモリセル行のいずれ
が選択さ扛る場合も同様であるので本文では以下予備メ
モリセル列のみを記載する。
が選択さ扛る場合も同様であるので本文では以下予備メ
モリセル列のみを記載する。
次に上記構成の動作について説明する。先ず、テストな
どにより正規メモリセルアレイ（１）に不良が発見され
ると、正規デコーダ（２）の出力線や予備列プログラム
回路（６）などに設けられているヒユーズ、スイッチな
どの電気的導通手段をオフ又はオンすることにより、以
後は不良ビットを含むメモリセル列の代りに予備メモリ
セル列（４）が選択さｊ。
どにより正規メモリセルアレイ（１）に不良が発見され
ると、正規デコーダ（２）の出力線や予備列プログラム
回路（６）などに設けられているヒユーズ、スイッチな
どの電気的導通手段をオフ又はオンすることにより、以
後は不良ビットを含むメモリセル列の代りに予備メモリ
セル列（４）が選択さｊ。
る。その結果、任意のアドレスに対して不良のないメモ
リセルが選択される。
リセルが選択される。
しかしながら、このような従来の半導体記憶装置では、
正規メモリセルアレイ（１）中の不良メモリセルのアク
セストランジスタの不良が原因となることもあり、この
ようなときは信号線としてのビット線が１１Ｌ源ライン
にプルアップされている場合、プルアップトランジスタ
及びアクセストランジスタを介してメモリセルのグラン
ド端子へ直流電流経路ができてしまう。即ち、予備メモ
リセル列（４）を使用して不良ビットを含むメモリセル
列を置換することにより記憶動作は正常になるが、前記
直流電流経路による血流リーク電流の増加を生じること
がある。特にバッテリバックアップ機能を有するデバイ
スにおいてはデータリテンション時の電源相、流が増加
してしまい、このような欠陥ビットを含むチップの救済
が困難になるという欠点があった。
正規メモリセルアレイ（１）中の不良メモリセルのアク
セストランジスタの不良が原因となることもあり、この
ようなときは信号線としてのビット線が１１Ｌ源ライン
にプルアップされている場合、プルアップトランジスタ
及びアクセストランジスタを介してメモリセルのグラン
ド端子へ直流電流経路ができてしまう。即ち、予備メモ
リセル列（４）を使用して不良ビットを含むメモリセル
列を置換することにより記憶動作は正常になるが、前記
直流電流経路による血流リーク電流の増加を生じること
がある。特にバッテリバックアップ機能を有するデバイ
スにおいてはデータリテンション時の電源相、流が増加
してしまい、このような欠陥ビットを含むチップの救済
が困難になるという欠点があった。
本発明はこのような従来装置の欠点に鑑みてなさｒたも
ので、不良メモリセル、アクセストランジスタ、ビット
線、プルアップトランジスタ、電源ラインからなる電源
電流経路の途中にヒユーズ又ｔよスイッチなどの電力供
給を遮断しつる電気的導通手段を設け、不良が発見され
たこの経路を遮断することにより無駄な直流リーク電流
をなくするようにしたものである。
ので、不良メモリセル、アクセストランジスタ、ビット
線、プルアップトランジスタ、電源ラインからなる電源
電流経路の途中にヒユーズ又ｔよスイッチなどの電力供
給を遮断しつる電気的導通手段を設け、不良が発見され
たこの経路を遮断することにより無駄な直流リーク電流
をなくするようにしたものである。
第２図は本発明に係る半導体記憶装置の一実施 。
例を示す二部詳細なブロック図であり、プルアップトラ
ンジスタからビット線への電力の供給経路を遮断する場
合を示す０図において、（７）は例えばアルミニウム層
で構成された電源ライン、（８）は電源ライン（７）に
接続さｆＬ／とプルアップトランジスタ、（９）はスイ
ッチ、（１０）はメモリセル、（１０Ｂ）は不良メモリ
セル、（１１）は正規メモリセル列、（１２）はメモリ
セル（１０）に各々接続されたビット線、（１２ａ）は
不良メモリセル（ＩＯａ）が接続さｊしたビット線であ
る。
ンジスタからビット線への電力の供給経路を遮断する場
合を示す０図において、（７）は例えばアルミニウム層
で構成された電源ライン、（８）は電源ライン（７）に
接続さｆＬ／とプルアップトランジスタ、（９）はスイ
ッチ、（１０）はメモリセル、（１０Ｂ）は不良メモリ
セル、（１１）は正規メモリセル列、（１２）はメモリ
セル（１０）に各々接続されたビット線、（１２ａ）は
不良メモリセル（ＩＯａ）が接続さｊしたビット線であ
る。
次に、上記（１°ζ成の動作について説明するＯ先ず、
正規メモリセル列（１１）の１つに不良メモリセル（１
ｅａ）が発見されると、この不良メモリセル（１０ｇ）
のある正規メモリセル列（１１） ’ｅ第１図に示す予
備メモリセル列（４）に置き換えると共に、不良メモリ
セル（１０ａ）のある正規メモリセル列（１１）に図示
しないアクセストランジスタを介して接続されているビ
ット線（１’２ａ）上に設けられたスイッチ（９ａ）を
開放する。このスイッチ（９ａ）のυ７１放により、プ
ルアップトランジスタ（８）、ビット線（１２ａ）及び
アクセストランジスタを介しての電源ライン（７）から
グランドへの直流電流経路を開放するので、アクセスト
ランジスタの不良に起因する直流リーク電流を遮断する
ことができる。。
正規メモリセル列（１１）の１つに不良メモリセル（１
ｅａ）が発見されると、この不良メモリセル（１０ｇ）
のある正規メモリセル列（１１） ’ｅ第１図に示す予
備メモリセル列（４）に置き換えると共に、不良メモリ
セル（１０ａ）のある正規メモリセル列（１１）に図示
しないアクセストランジスタを介して接続されているビ
ット線（１’２ａ）上に設けられたスイッチ（９ａ）を
開放する。このスイッチ（９ａ）のυ７１放により、プ
ルアップトランジスタ（８）、ビット線（１２ａ）及び
アクセストランジスタを介しての電源ライン（７）から
グランドへの直流電流経路を開放するので、アクセスト
ランジスタの不良に起因する直流リーク電流を遮断する
ことができる。。
第３図は本発明の半導体記憶装置を、バッテリバックア
ップアプリケーションに用いらｎる完全ＣＭ、Ｏ８半導
体記憶装置に適用した場合を示す一部詳λ（口１回路図
である。−例として６トランジスタ形ＣＭＯＳ メモリ
セルアレイを用いた場合である。同図において第２図と
同一部分は同一符号を用いて説明は省略する。（１３）
は正規メモリセルアレイ、（１９）ｐ（１９ａ ）はポ
リシリコンで作らｎたヒユーズである。
ップアプリケーションに用いらｎる完全ＣＭ、Ｏ８半導
体記憶装置に適用した場合を示す一部詳λ（口１回路図
である。−例として６トランジスタ形ＣＭＯＳ メモリ
セルアレイを用いた場合である。同図において第２図と
同一部分は同一符号を用いて説明は省略する。（１３）
は正規メモリセルアレイ、（１９）ｐ（１９ａ ）はポ
リシリコンで作らｎたヒユーズである。
次に上記構成による完全ＣＭＯ８半導体記憶装置の動作
について説明する。
について説明する。
先ず、テストなどで正規メモリセルアレイ（１３）中に
不良メモリセル（１０ｍ）が発見されると、その不良メ
モリセルを含む正規メモリセル列を予備メモリセル列で
置換すると共に、電源ライン（７）からプルアップトラ
ンジスタ（８）を介して不良メモリセルに接続さ扛たビ
ット線（１２ａ）に至る経路上に設けられたポリシリコ
ンのヒユーズ（１９ａ）をレーザなどの手段で切断する
。以上の操作により、不良メモリセル（１０ａ）におい
て、アクセストランジスタの不良などの原因によるプル
アップトランジスタ（８）及びアクセストランジスタを
介しての直流リーク電流を辿断することが可能となり、
バッテリバンクアップｉけ有するデバイスの救済が容易
となる。
不良メモリセル（１０ｍ）が発見されると、その不良メ
モリセルを含む正規メモリセル列を予備メモリセル列で
置換すると共に、電源ライン（７）からプルアップトラ
ンジスタ（８）を介して不良メモリセルに接続さ扛たビ
ット線（１２ａ）に至る経路上に設けられたポリシリコ
ンのヒユーズ（１９ａ）をレーザなどの手段で切断する
。以上の操作により、不良メモリセル（１０ａ）におい
て、アクセストランジスタの不良などの原因によるプル
アップトランジスタ（８）及びアクセストランジスタを
介しての直流リーク電流を辿断することが可能となり、
バッテリバンクアップｉけ有するデバイスの救済が容易
となる。
なお、上記実施例では、スイッチ（９）あるいはヒユ−
ズ（１９）全プルアップトランジスタ（８）からビット
線への経路上に設けたが電源ライン（７）からプルアッ
プトランジスタ（８）への経路上に設けてｔよいことは
勿論である。また完全ＣＭＱＳ半導体記憶族置に装いて
説明したが、ＮＭＯ３形叱ルを有する半導体記憶装置に
ついても同様匹適用できることば勿論である。又、電源
電圧ラインはポリシリコンあるいは他の金属などによっ
て形成してもよいことは勿論である。
ズ（１９）全プルアップトランジスタ（８）からビット
線への経路上に設けたが電源ライン（７）からプルアッ
プトランジスタ（８）への経路上に設けてｔよいことは
勿論である。また完全ＣＭＱＳ半導体記憶族置に装いて
説明したが、ＮＭＯ３形叱ルを有する半導体記憶装置に
ついても同様匹適用できることば勿論である。又、電源
電圧ラインはポリシリコンあるいは他の金属などによっ
て形成してもよいことは勿論である。
壕ｆＣ１電源ライン（１）からプルアップトランジスタ
（８）を介してビット線（１２）に致る経路上に設けた
スイッチ等をオフする手段としてレーザアニール、電気
的スイッチングなどを用いてもよいことは勿論である。
（８）を介してビット線（１２）に致る経路上に設けた
スイッチ等をオフする手段としてレーザアニール、電気
的スイッチングなどを用いてもよいことは勿論である。
以上説明したように、本発明に係る半導体記憶装置によ
れば、不良メモリセルのビット線等の信号線と、電源ラ
インのプルアップトランジスタの経路にスイッチ又はヒ
ユーズなとめ電気的導通手段を設けて不良が発見さｆた
ときこの経路を切断するようにしたので、不要の直流リ
ーク電流を防止できる効果がちる。
れば、不良メモリセルのビット線等の信号線と、電源ラ
インのプルアップトランジスタの経路にスイッチ又はヒ
ユーズなとめ電気的導通手段を設けて不良が発見さｆた
ときこの経路を切断するようにしたので、不要の直流リ
ーク電流を防止できる効果がちる。
第１１図は従来の予備メモリセル列を有する半導体記憶
装置のブロック図、第２図は本発明の一実施例を示す半
導体記憶装置のブロック図、第３図は不発ルｉＶｃよる
半導体記憶装置を完全ＣＭＯ８半導体記憶装置に適用し
た場合を示す回路図である。 （７）・・・・電源ライン、（８）・・・・プルアップ
トランジスタ、（１０，）・・・・メモリセル、、
（１１）・・・・メモリセル列、（１２）、（１２ａ）
・・・・ビット線、（１９）、（１９ａ）・・・・スイ
ッチ○代理人大岩増Ｊ１１： 第１図
装置のブロック図、第２図は本発明の一実施例を示す半
導体記憶装置のブロック図、第３図は不発ルｉＶｃよる
半導体記憶装置を完全ＣＭＯ８半導体記憶装置に適用し
た場合を示す回路図である。 （７）・・・・電源ライン、（８）・・・・プルアップ
トランジスタ、（１０，）・・・・メモリセル、、
（１１）・・・・メモリセル列、（１２）、（１２ａ）
・・・・ビット線、（１９）、（１９ａ）・・・・スイ
ッチ○代理人大岩増Ｊ１１： 第１図
Claims (1)
- 複数個のメモリセルをマトリックス状に配置した正規メ
モリセル群と、この正規メ％ リセル群の所望のメモリ
セルを選択する正規デコーダを含む正規選択手段と、予
備メモリセル群と、この予備メモリセル群を選択する予
備デコーダを含む予備選択手段とを有する半導体記憶装
置において、ｈ１１記正規メモリセル群の信号線とこの
信号線を■を諒ラインにプルアップするプルアップトラ
ンジスタとの経路に′心力の供給を遮断しうる紙気的導
逆手段を設けたことを特徴とする半導体記憶装置。、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075661A JPS59201298A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075661A JPS59201298A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201298A true JPS59201298A (ja) | 1984-11-14 |
Family
ID=13582626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58075661A Pending JPS59201298A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201298A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268000A (ja) * | 1984-12-24 | 1986-11-27 | Nec Corp | 半導体記憶回路装置 |
| JPS6478493A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
| JPH02146185A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| JPH06101338A (ja) * | 1992-09-18 | 1994-04-12 | Kajima Corp | 梁用型枠 |
| US5349557A (en) * | 1992-08-25 | 1994-09-20 | Sharp Kabushiki Kaisha | Semiconductor memory device |
-
1983
- 1983-04-27 JP JP58075661A patent/JPS59201298A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268000A (ja) * | 1984-12-24 | 1986-11-27 | Nec Corp | 半導体記憶回路装置 |
| JPS6478493A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
| JPH02146185A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| US5349557A (en) * | 1992-08-25 | 1994-09-20 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JPH06101338A (ja) * | 1992-09-18 | 1994-04-12 | Kajima Corp | 梁用型枠 |
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