JPH0676593A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0676593A JPH0676593A JP4228611A JP22861192A JPH0676593A JP H0676593 A JPH0676593 A JP H0676593A JP 4228611 A JP4228611 A JP 4228611A JP 22861192 A JP22861192 A JP 22861192A JP H0676593 A JPH0676593 A JP H0676593A
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- Japan
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- line
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- power line
- power supply
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Abstract
(57)【要約】
【目的】 メモリセルの不良個所に流れるリーク電流を
なくす。 【構成】 行列配置されたメモリセル10の各列及び行
にビット線11及びワード線12が対応付けられ、さら
に電源ライン13が各行に対応して配置される。この電
源ライン13は、電源の投入から一定期間経過した後に
オフするトランジスタ14と、その後の電源ライン13
の電圧に対応してオンするトランジスタ15を介して主
電源ライン26に接続される。これにより、一旦フロー
ティング状態となったときにリーク電流によって電圧が
低下する電源ライン13が主電源ライン16から自動的
に切り離される。
なくす。 【構成】 行列配置されたメモリセル10の各列及び行
にビット線11及びワード線12が対応付けられ、さら
に電源ライン13が各行に対応して配置される。この電
源ライン13は、電源の投入から一定期間経過した後に
オフするトランジスタ14と、その後の電源ライン13
の電圧に対応してオンするトランジスタ15を介して主
電源ライン26に接続される。これにより、一旦フロー
ティング状態となったときにリーク電流によって電圧が
低下する電源ライン13が主電源ライン16から自動的
に切り離される。
Description
【0001】
【産業上の利用分野】本発明は、不良個所の救済を可能
とする冗長手段を備える半導体メモリ装置に関する。
とする冗長手段を備える半導体メモリ装置に関する。
【0002】
【従来の技術】従来のスタティック型RAM(SRA
M)のメモリセルは、6トランジスタからなる完全CM
OS型と、4トランジスタ及び2抵抗からなる高抵抗負
荷型の2種類がある。このうち、完全CMOS型セル
は、1対のCMOSインバータがクロスカップリングさ
れたフリップフロップ構成を成しており、記憶安定性や
静止状態での消費電力の点で高抵抗負荷型セルより優れ
ている。
M)のメモリセルは、6トランジスタからなる完全CM
OS型と、4トランジスタ及び2抵抗からなる高抵抗負
荷型の2種類がある。このうち、完全CMOS型セル
は、1対のCMOSインバータがクロスカップリングさ
れたフリップフロップ構成を成しており、記憶安定性や
静止状態での消費電力の点で高抵抗負荷型セルより優れ
ている。
【0003】図2は、完全CMOS型セルの構成を示す
回路図である。メモリセル10は、一対のCMOSイン
バータ1、2及び2つのアクセストランジスタ3、4か
らなり、CMOSインバータ1の出力がCMOSインバ
ータ2の入力に接続されると共に、CMOSインバータ
2の出力がCMOSインバータ1の入力に接続されて双
安定型のフリップフロップが構成される。これらCMO
Sインバータ1、2のそれぞれの出力は、ワード線5を
ゲート入力とするアクセストランジスタ3、4を介して
一対のビット線6に接続され、これにより、アクセスト
ランジスタ3、4を通してメモリセル10とビット線6
との間で、読み出し及び書き込みのデータ転送が行われ
る。そして、メモリセル10は、図3に示すように、複
数が行列配置され、それぞれの行及び列に対応するよう
にワード線5及びビット線6が設けられる。また、メモ
リセル10に電力を与えるための電源ライン7がメモリ
セル10の各行に対応して配置され、さらに各電源ライ
ン7が接続される主電源ライン8がメモリセル10の周
辺部分に配置される。以上の複数のワード線5及びビッ
ト線6は、アドレスデータの指定に基づいて択一的に活
性化され、特定のアドレスのメモリセル10を選択する
ように構成される。
回路図である。メモリセル10は、一対のCMOSイン
バータ1、2及び2つのアクセストランジスタ3、4か
らなり、CMOSインバータ1の出力がCMOSインバ
ータ2の入力に接続されると共に、CMOSインバータ
2の出力がCMOSインバータ1の入力に接続されて双
安定型のフリップフロップが構成される。これらCMO
Sインバータ1、2のそれぞれの出力は、ワード線5を
ゲート入力とするアクセストランジスタ3、4を介して
一対のビット線6に接続され、これにより、アクセスト
ランジスタ3、4を通してメモリセル10とビット線6
との間で、読み出し及び書き込みのデータ転送が行われ
る。そして、メモリセル10は、図3に示すように、複
数が行列配置され、それぞれの行及び列に対応するよう
にワード線5及びビット線6が設けられる。また、メモ
リセル10に電力を与えるための電源ライン7がメモリ
セル10の各行に対応して配置され、さらに各電源ライ
ン7が接続される主電源ライン8がメモリセル10の周
辺部分に配置される。以上の複数のワード線5及びビッ
ト線6は、アドレスデータの指定に基づいて択一的に活
性化され、特定のアドレスのメモリセル10を選択する
ように構成される。
【0004】ところで、装置の大容量化や高集積化が進
むと、不良個所が発生する確率が高くなるため、この不
良個所を救済するための冗長手段が不可欠となる。この
冗長手段は、本来のメモリセルと同一構造の予備メモリ
セルと、この予備メモリセルに接続されるビット線及び
ワード線を備えており、ヒューズ等のスイッチ素子を切
断することにより、不良個所が生じたビット線あるいは
ワード線を不活性化すると同時に予備のビット線あるい
はワード線を活性化するものである。このような冗長手
段を備えるメモリ装置は、例えば、特開昭63−235
1号公報に提案されている。
むと、不良個所が発生する確率が高くなるため、この不
良個所を救済するための冗長手段が不可欠となる。この
冗長手段は、本来のメモリセルと同一構造の予備メモリ
セルと、この予備メモリセルに接続されるビット線及び
ワード線を備えており、ヒューズ等のスイッチ素子を切
断することにより、不良個所が生じたビット線あるいは
ワード線を不活性化すると同時に予備のビット線あるい
はワード線を活性化するものである。このような冗長手
段を備えるメモリ装置は、例えば、特開昭63−235
1号公報に提案されている。
【0005】
【発明が解決しようとする課題】以上のような冗長手段
においては、不良個所が生じたメモリセルが予備に設け
られるメモリセルに置き換えられることになるが、絶縁
不良等によるリークが発生した場合、不良個所のビット
線を不活性状態に固定したとしても、電源ラインからメ
モリセルへのリーク電流が流れることがあり、このリー
ク電流が不良原因となる虞れがある。即ち、各メモリセ
ルが停止状態(スタンバイ状態)にあるときに電流の殆
ど流れることのない完全CMOS型においては、停止状
態で僅かな電流が流れると、動作テストの際に待機電流
不良と判定されるため、冗長回路によって不良個所を救
済したにも拘わらず動作テストの結果が良品とならず、
結果的に歩留まりの低下を招くことになる。
においては、不良個所が生じたメモリセルが予備に設け
られるメモリセルに置き換えられることになるが、絶縁
不良等によるリークが発生した場合、不良個所のビット
線を不活性状態に固定したとしても、電源ラインからメ
モリセルへのリーク電流が流れることがあり、このリー
ク電流が不良原因となる虞れがある。即ち、各メモリセ
ルが停止状態(スタンバイ状態)にあるときに電流の殆
ど流れることのない完全CMOS型においては、停止状
態で僅かな電流が流れると、動作テストの際に待機電流
不良と判定されるため、冗長回路によって不良個所を救
済したにも拘わらず動作テストの結果が良品とならず、
結果的に歩留まりの低下を招くことになる。
【0006】そこで本発明は、冗長回路により不良個所
を置き換えた際、確実に不良個所の救済を可能にするこ
とを目的とする。
を置き換えた際、確実に不良個所の救済を可能にするこ
とを目的とする。
【0007】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一対のCMOSインバータ回路がフリップフロップ
構成に接続されて各インバータ回路の出力側にそれぞれ
選択トランジスタが接続され、複数が行列配置されるス
タティック型のメモリセルと、このメモリセルの各列に
対応付けられて上記選択トランジスタに接続される複数
の第1の信号線と、上記メモリセルの各行に対応付けら
れて上記選択トランジスタのゲートに接続される複数の
第2の信号線と、上記メモリセルの各行または列毎に上
記インバータ回路の電源側に接続される複数の第1の電
力線と、これら複数の第1の電力線が共通に接続されて
それぞれに所定の電圧を供給する第2の電力線と、を備
え、上記第1の電力線は、上記第2の電力線の電圧が立
ち上がってから一定期間を経過した後に閉じる第1のス
イッチ素子及び、この第1のスイッチ素子が閉じてから
さらに一定期間経過した後、上記第1の電力線の電圧の
レベルに応答して開く第2のスイッチ素子を並列に介し
て上記第1の電力線に接続されることにある。
解決するために成されたもので、その特徴とするところ
は、一対のCMOSインバータ回路がフリップフロップ
構成に接続されて各インバータ回路の出力側にそれぞれ
選択トランジスタが接続され、複数が行列配置されるス
タティック型のメモリセルと、このメモリセルの各列に
対応付けられて上記選択トランジスタに接続される複数
の第1の信号線と、上記メモリセルの各行に対応付けら
れて上記選択トランジスタのゲートに接続される複数の
第2の信号線と、上記メモリセルの各行または列毎に上
記インバータ回路の電源側に接続される複数の第1の電
力線と、これら複数の第1の電力線が共通に接続されて
それぞれに所定の電圧を供給する第2の電力線と、を備
え、上記第1の電力線は、上記第2の電力線の電圧が立
ち上がってから一定期間を経過した後に閉じる第1のス
イッチ素子及び、この第1のスイッチ素子が閉じてから
さらに一定期間経過した後、上記第1の電力線の電圧の
レベルに応答して開く第2のスイッチ素子を並列に介し
て上記第1の電力線に接続されることにある。
【0008】
【作用】本発明によれば、第1の電力線の電位の立ち上
がりから一定期間経過した後に閉じる第1のスイッチ素
子を設けたことにより、電源が投入されて第1の電力線
に所定の電圧が与えられた後に第1の電力線が一時的に
フローティング状態となる。そして、第1のスイッチ素
子が閉じてから一定期間経過した後に電力線の電圧レベ
ルに応答して開く第2のスイッチ素子を設けたことによ
り、フローティング状態にある第1の電力線電圧がリー
ク電流によって低下すると第1及び第2のスイッチ素子
が何れも閉じたままとなるため、第2の電力線から第1
の電力線への電圧の供給が断たれる。
がりから一定期間経過した後に閉じる第1のスイッチ素
子を設けたことにより、電源が投入されて第1の電力線
に所定の電圧が与えられた後に第1の電力線が一時的に
フローティング状態となる。そして、第1のスイッチ素
子が閉じてから一定期間経過した後に電力線の電圧レベ
ルに応答して開く第2のスイッチ素子を設けたことによ
り、フローティング状態にある第1の電力線電圧がリー
ク電流によって低下すると第1及び第2のスイッチ素子
が何れも閉じたままとなるため、第2の電力線から第1
の電力線への電圧の供給が断たれる。
【0009】
【実施例】図1は、本発明の半導体メモリ装置の要部を
示す回路図である。この図において、メモリセル10は
完全CMOS型を成すもので、図2と同一のものであ
る。行列配置されるメモリセル10の各列には、それぞ
れ一対のビット線11が対応付けられてメモリセル10
のインバータ1、2の出力が接続され、メモリセル10
の各行には、ワード線12が対応付けられてメモリセル
10のアクセストランジスタ3、4のゲートに接続され
る。また、各メモリセル10の電源となる電源ライン1
3がメモリセル10の各行に対応して配置され、この電
源ライン13にメモリセル10のインバータ1、2が接
続される。この電源ライン13は、並列に接続される2
つのスイッチトランジスタ14、15を介して主電源ラ
イン16に接続され、このトランジスタ14、15の何
れかがオンしているときに主電源ライン16の電圧VA
が電源ライン13を介して各メモリセル10に印加され
る。トランジスタ14、15に対しては、それぞれコン
トロールライン17、18が対応付けれられ、コントロ
ールライン17がトランジスタ14のゲートに接続され
ると共に、コントロールライン18と電源ライン13と
を入力に受けるNANDゲート19の出力がトランジス
タ15のゲートに与えられる。
示す回路図である。この図において、メモリセル10は
完全CMOS型を成すもので、図2と同一のものであ
る。行列配置されるメモリセル10の各列には、それぞ
れ一対のビット線11が対応付けられてメモリセル10
のインバータ1、2の出力が接続され、メモリセル10
の各行には、ワード線12が対応付けられてメモリセル
10のアクセストランジスタ3、4のゲートに接続され
る。また、各メモリセル10の電源となる電源ライン1
3がメモリセル10の各行に対応して配置され、この電
源ライン13にメモリセル10のインバータ1、2が接
続される。この電源ライン13は、並列に接続される2
つのスイッチトランジスタ14、15を介して主電源ラ
イン16に接続され、このトランジスタ14、15の何
れかがオンしているときに主電源ライン16の電圧VA
が電源ライン13を介して各メモリセル10に印加され
る。トランジスタ14、15に対しては、それぞれコン
トロールライン17、18が対応付けれられ、コントロ
ールライン17がトランジスタ14のゲートに接続され
ると共に、コントロールライン18と電源ライン13と
を入力に受けるNANDゲート19の出力がトランジス
タ15のゲートに与えられる。
【0010】コントロールライン18は、遅延素子20
を介してコントロールライン17に接続され、このコン
トロールライン17に制御回路30が接続される。この
制御回路30は、主電源ライン16に接続されるダイオ
ード31、同じく主電源ライン16に接続される抵抗3
2及びダイオード31と抵抗32とに接続されるコンデ
ンサ33からなり、抵抗32とコンデンサ33との接続
点より、主電源ライン16の電圧V1の立ち上がりに対
して遅れて立ち上がる出力を発生し、この出力が遅延素
子21を通してコントロールライン17に与えられる。
これにより、コントロールライン17の電圧VAが、主
電源ライン16の電圧V1に対して制御回路30及び遅
延素子21の遅延分だけ遅れて立ち上がり、コントロー
ルライン18の電圧VBがさらに遅延素子20の遅延分
だけ遅れて立ち上がることになる。
を介してコントロールライン17に接続され、このコン
トロールライン17に制御回路30が接続される。この
制御回路30は、主電源ライン16に接続されるダイオ
ード31、同じく主電源ライン16に接続される抵抗3
2及びダイオード31と抵抗32とに接続されるコンデ
ンサ33からなり、抵抗32とコンデンサ33との接続
点より、主電源ライン16の電圧V1の立ち上がりに対
して遅れて立ち上がる出力を発生し、この出力が遅延素
子21を通してコントロールライン17に与えられる。
これにより、コントロールライン17の電圧VAが、主
電源ライン16の電圧V1に対して制御回路30及び遅
延素子21の遅延分だけ遅れて立ち上がり、コントロー
ルライン18の電圧VBがさらに遅延素子20の遅延分
だけ遅れて立ち上がることになる。
【0011】続いて、回路の立ち上がりの動作について
説明する。図2は、その動作を説明するタイミング図で
ある。まず、初期状態(電源立ち上げ前)においては、
主電源ライン16及び各コントロールライン17、18
の電圧V1、VA、VBがローレベルにあり、NANDゲ
ート19の出力電圧VCがローレベルにあるため、トラ
ンジスタ14がオン状態、トランジスタ15がオフ状態
となっている。
説明する。図2は、その動作を説明するタイミング図で
ある。まず、初期状態(電源立ち上げ前)においては、
主電源ライン16及び各コントロールライン17、18
の電圧V1、VA、VBがローレベルにあり、NANDゲ
ート19の出力電圧VCがローレベルにあるため、トラ
ンジスタ14がオン状態、トランジスタ15がオフ状態
となっている。
【0012】電源が投入されると主電源ライン16の電
圧V1が立ち上がり、トランジスタ14、15を通して
電源ライン13に電圧が与えられて電圧V2が立ち上が
る。これと同時にNANDゲート19の出力電圧VCが
ハイレベルとなるため、トランジスタ15はオフ状態と
なる。そして、コントロールライン17の電圧VAが、
主電源ライン16の電圧V1の立ち上がりに対してd1
だけ遅れて立ち上がると、トランジスタ14がオフする
ため、主電源ライン16から電源ライン13への電圧の
供給が断たれて電源ライン13がフローティング状態と
なる。このとき、各電源ライン13に接続される各メモ
リセル10が、全てリーク電流のない正常なセルであれ
ば電源ライン13の電位V2が一定のレベルに保たれる
が、リーク電流が流れる不良セルがある場合には電源ラ
イン13の電圧V2が低下する。そこで、主電源ライン
16の電圧V1の立ち上がりに対してd2だけ遅れてコ
ントロールライン18の電圧VBが立ちが上がったと
き、電源ライン13の電圧V2がハイレベルであでばN
ANDゲート19の出力電圧VCがローレベルとなって
トランジスタ15がオン状態となり、電源ライン13に
再び主電源ライン16の電圧V1が供給される。これに
対して、コントロールライン18の電圧VBが立ち上が
ったときに電源ライン13の電圧V2がローレベルであ
れば、NANDゲート19の出力電圧V2がハイレベル
を維持し、トランジスタ15がオン状態とならずに電源
ライン13への電圧の供給は断たれたままとなる。従っ
て、リーク電流の流れる不良セルが接続された電源ライ
ン13は、電源の投入時に自動的に主電源ライン16か
ら電気的に切り離される。
圧V1が立ち上がり、トランジスタ14、15を通して
電源ライン13に電圧が与えられて電圧V2が立ち上が
る。これと同時にNANDゲート19の出力電圧VCが
ハイレベルとなるため、トランジスタ15はオフ状態と
なる。そして、コントロールライン17の電圧VAが、
主電源ライン16の電圧V1の立ち上がりに対してd1
だけ遅れて立ち上がると、トランジスタ14がオフする
ため、主電源ライン16から電源ライン13への電圧の
供給が断たれて電源ライン13がフローティング状態と
なる。このとき、各電源ライン13に接続される各メモ
リセル10が、全てリーク電流のない正常なセルであれ
ば電源ライン13の電位V2が一定のレベルに保たれる
が、リーク電流が流れる不良セルがある場合には電源ラ
イン13の電圧V2が低下する。そこで、主電源ライン
16の電圧V1の立ち上がりに対してd2だけ遅れてコ
ントロールライン18の電圧VBが立ちが上がったと
き、電源ライン13の電圧V2がハイレベルであでばN
ANDゲート19の出力電圧VCがローレベルとなって
トランジスタ15がオン状態となり、電源ライン13に
再び主電源ライン16の電圧V1が供給される。これに
対して、コントロールライン18の電圧VBが立ち上が
ったときに電源ライン13の電圧V2がローレベルであ
れば、NANDゲート19の出力電圧V2がハイレベル
を維持し、トランジスタ15がオン状態とならずに電源
ライン13への電圧の供給は断たれたままとなる。従っ
て、リーク電流の流れる不良セルが接続された電源ライ
ン13は、電源の投入時に自動的に主電源ライン16か
ら電気的に切り離される。
【0013】
【発明の効果】本発明によれば、不良個所への電圧の供
給が自動的に停止され、不良個所でのリークがあった場
合でもメモリセルが停止状態のときには電流が殆ど流れ
なくなり、動作テストの際に待機電流不良と判定される
ことがなくなる。従って、各種の冗長手段により不良個
所が救済された場合に確実に不良個所をなくすことがで
き、製造歩留まりの低下を防止できる。
給が自動的に停止され、不良個所でのリークがあった場
合でもメモリセルが停止状態のときには電流が殆ど流れ
なくなり、動作テストの際に待機電流不良と判定される
ことがなくなる。従って、各種の冗長手段により不良個
所が救済された場合に確実に不良個所をなくすことがで
き、製造歩留まりの低下を防止できる。
【0014】また、不良セルへの電圧の供給を停止する
ためにヒューズの切断等の処理が必要ないことから、生
産性を向上することができ、製造歩留まりの低下防止と
併せてコストの低減が図れる。
ためにヒューズの切断等の処理が必要ないことから、生
産性を向上することができ、製造歩留まりの低下防止と
併せてコストの低減が図れる。
【図1】本発明の半導体メモリ装置の一実施例の回路図
である。
である。
【図2】本発明の半導体メモリ装置の動作を説明するタ
イミング図である。
イミング図である。
【図3】スタティック型RAMの回路図である。
【図4】従来の半導体メモリ装置の回路図である。
1、2 CMOSインバータ 3、4 アクセストランジスタ 5、12 ワード線 6、11 ビット線 7、13 電源ライン 8、16 主電源ライン 10 メモリセル 14、15 スイッチトランジスタ 17、18 コントロールライン 19 NANDゲート 20、21 遅延素子 30 制御回路
Claims (2)
- 【請求項1】 一対のCMOSインバータ回路がフリッ
プフロップ構成に接続されて各インバータ回路の出力側
にそれぞれ選択トランジスタが接続され、複数が行列配
置されるスタティック型のメモリセルと、このメモリセ
ルの各列に対応付けられて上記選択トランジスタに接続
される複数の第1の信号線と、上記メモリセルの各行に
対応付けられて上記選択トランジスタのゲートに接続さ
れる複数の第2の信号線と、上記メモリセルの各行また
は列毎に上記インバータ回路の電源側に接続される複数
の第1の電力線と、これら複数の第1の電力線が共通に
接続されてそれぞれに所定の電圧を供給する第2の電力
線と、を備え、上記第1の電力線は、上記第2の電力線
の電圧が立ち上がってから一定期間を経過した後に閉じ
る第1のスイッチ素子及び、この第1のスイッチ素子が
閉じてからさらに一定期間経過した後、上記第1の電力
線の電圧のレベルに応答して開く第2のスイッチ素子を
並列に介して上記第1の電力線に接続されることを特徴
とする半導体メモリ装置。 - 【請求項2】 上記第1の電力線の電圧を受け、電圧の
立ち上がりから一定期間経過した後に第1のタイミング
を発生すると共に、この第1のタイミングの発生からさ
らに一定期間経過した後に第2のタイミングを発生し、
上記第1及び第2のスイッチ素子を動作させる制御手段
を有することを特徴とする請求項1記載の半導体メモリ
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4228611A JPH0676593A (ja) | 1992-08-27 | 1992-08-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4228611A JPH0676593A (ja) | 1992-08-27 | 1992-08-27 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0676593A true JPH0676593A (ja) | 1994-03-18 |
Family
ID=16879065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4228611A Pending JPH0676593A (ja) | 1992-08-27 | 1992-08-27 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0676593A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
JP2007220289A (ja) * | 2001-05-11 | 2007-08-30 | Renesas Technology Corp | 半導体記憶装置 |
JP2012099217A (ja) * | 2012-02-21 | 2012-05-24 | Renesas Electronics Corp | 半導体記憶装置 |
-
1992
- 1992-08-27 JP JP4228611A patent/JPH0676593A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
US6246627B1 (en) | 1997-01-31 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section and method thereof |
KR100306103B1 (ko) * | 1997-01-31 | 2001-12-17 | 모리시타 요이찌 | 반도체장치및그제어방법 |
JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
JP2007220289A (ja) * | 2001-05-11 | 2007-08-30 | Renesas Technology Corp | 半導体記憶装置 |
JP2012099217A (ja) * | 2012-02-21 | 2012-05-24 | Renesas Electronics Corp | 半導体記憶装置 |
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