JPH0676593A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0676593A JPH0676593A JP4228611A JP22861192A JPH0676593A JP H0676593 A JPH0676593 A JP H0676593A JP 4228611 A JP4228611 A JP 4228611A JP 22861192 A JP22861192 A JP 22861192A JP H0676593 A JPH0676593 A JP H0676593A
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- Japan
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- voltage
- line
- power source
- power line
- power supply
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Abstract
(57)【要約】
【目的】 メモリセルの不良個所に流れるリーク電流を
なくす。 【構成】 行列配置されたメモリセル１０の各列及び行
にビット線１１及びワード線１２が対応付けられ、さら
に電源ライン１３が各行に対応して配置される。この電
源ライン１３は、電源の投入から一定期間経過した後に
オフするトランジスタ１４と、その後の電源ライン１３
の電圧に対応してオンするトランジスタ１５を介して主
電源ライン２６に接続される。これにより、一旦フロー
ティング状態となったときにリーク電流によって電圧が
低下する電源ライン１３が主電源ライン１６から自動的
に切り離される。
なくす。 【構成】 行列配置されたメモリセル１０の各列及び行
にビット線１１及びワード線１２が対応付けられ、さら
に電源ライン１３が各行に対応して配置される。この電
源ライン１３は、電源の投入から一定期間経過した後に
オフするトランジスタ１４と、その後の電源ライン１３
の電圧に対応してオンするトランジスタ１５を介して主
電源ライン２６に接続される。これにより、一旦フロー
ティング状態となったときにリーク電流によって電圧が
低下する電源ライン１３が主電源ライン１６から自動的
に切り離される。
Description
【０００１】
【産業上の利用分野】本発明は、不良個所の救済を可能
とする冗長手段を備える半導体メモリ装置に関する。
とする冗長手段を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】従来のスタティック型ＲＡＭ（ＳＲＡ
Ｍ）のメモリセルは、６トランジスタからなる完全ＣＭ
ＯＳ型と、４トランジスタ及び２抵抗からなる高抵抗負
荷型の２種類がある。このうち、完全ＣＭＯＳ型セル
は、１対のＣＭＯＳインバータがクロスカップリングさ
れたフリップフロップ構成を成しており、記憶安定性や
静止状態での消費電力の点で高抵抗負荷型セルより優れ
ている。
Ｍ）のメモリセルは、６トランジスタからなる完全ＣＭ
ＯＳ型と、４トランジスタ及び２抵抗からなる高抵抗負
荷型の２種類がある。このうち、完全ＣＭＯＳ型セル
は、１対のＣＭＯＳインバータがクロスカップリングさ
れたフリップフロップ構成を成しており、記憶安定性や
静止状態での消費電力の点で高抵抗負荷型セルより優れ
ている。
【０００３】図２は、完全ＣＭＯＳ型セルの構成を示す
回路図である。メモリセル１０は、一対のＣＭＯＳイン
バータ１、２及び２つのアクセストランジスタ３、４か
らなり、ＣＭＯＳインバータ１の出力がＣＭＯＳインバ
ータ２の入力に接続されると共に、ＣＭＯＳインバータ
２の出力がＣＭＯＳインバータ１の入力に接続されて双
安定型のフリップフロップが構成される。これらＣＭＯ
Ｓインバータ１、２のそれぞれの出力は、ワード線５を
ゲート入力とするアクセストランジスタ３、４を介して
一対のビット線６に接続され、これにより、アクセスト
ランジスタ３、４を通してメモリセル１０とビット線６
との間で、読み出し及び書き込みのデータ転送が行われ
る。そして、メモリセル１０は、図３に示すように、複
数が行列配置され、それぞれの行及び列に対応するよう
にワード線５及びビット線６が設けられる。また、メモ
リセル１０に電力を与えるための電源ライン７がメモリ
セル１０の各行に対応して配置され、さらに各電源ライ
ン７が接続される主電源ライン８がメモリセル１０の周
辺部分に配置される。以上の複数のワード線５及びビッ
ト線６は、アドレスデータの指定に基づいて択一的に活
性化され、特定のアドレスのメモリセル１０を選択する
ように構成される。
回路図である。メモリセル１０は、一対のＣＭＯＳイン
バータ１、２及び２つのアクセストランジスタ３、４か
らなり、ＣＭＯＳインバータ１の出力がＣＭＯＳインバ
ータ２の入力に接続されると共に、ＣＭＯＳインバータ
２の出力がＣＭＯＳインバータ１の入力に接続されて双
安定型のフリップフロップが構成される。これらＣＭＯ
Ｓインバータ１、２のそれぞれの出力は、ワード線５を
ゲート入力とするアクセストランジスタ３、４を介して
一対のビット線６に接続され、これにより、アクセスト
ランジスタ３、４を通してメモリセル１０とビット線６
との間で、読み出し及び書き込みのデータ転送が行われ
る。そして、メモリセル１０は、図３に示すように、複
数が行列配置され、それぞれの行及び列に対応するよう
にワード線５及びビット線６が設けられる。また、メモ
リセル１０に電力を与えるための電源ライン７がメモリ
セル１０の各行に対応して配置され、さらに各電源ライ
ン７が接続される主電源ライン８がメモリセル１０の周
辺部分に配置される。以上の複数のワード線５及びビッ
ト線６は、アドレスデータの指定に基づいて択一的に活
性化され、特定のアドレスのメモリセル１０を選択する
ように構成される。
【０００４】ところで、装置の大容量化や高集積化が進
むと、不良個所が発生する確率が高くなるため、この不
良個所を救済するための冗長手段が不可欠となる。この
冗長手段は、本来のメモリセルと同一構造の予備メモリ
セルと、この予備メモリセルに接続されるビット線及び
ワード線を備えており、ヒューズ等のスイッチ素子を切
断することにより、不良個所が生じたビット線あるいは
ワード線を不活性化すると同時に予備のビット線あるい
はワード線を活性化するものである。このような冗長手
段を備えるメモリ装置は、例えば、特開昭６３−２３５
１号公報に提案されている。
むと、不良個所が発生する確率が高くなるため、この不
良個所を救済するための冗長手段が不可欠となる。この
冗長手段は、本来のメモリセルと同一構造の予備メモリ
セルと、この予備メモリセルに接続されるビット線及び
ワード線を備えており、ヒューズ等のスイッチ素子を切
断することにより、不良個所が生じたビット線あるいは
ワード線を不活性化すると同時に予備のビット線あるい
はワード線を活性化するものである。このような冗長手
段を備えるメモリ装置は、例えば、特開昭６３−２３５
１号公報に提案されている。
【０００５】
【発明が解決しようとする課題】以上のような冗長手段
においては、不良個所が生じたメモリセルが予備に設け
られるメモリセルに置き換えられることになるが、絶縁
不良等によるリークが発生した場合、不良個所のビット
線を不活性状態に固定したとしても、電源ラインからメ
モリセルへのリーク電流が流れることがあり、このリー
ク電流が不良原因となる虞れがある。即ち、各メモリセ
ルが停止状態（スタンバイ状態）にあるときに電流の殆
ど流れることのない完全ＣＭＯＳ型においては、停止状
態で僅かな電流が流れると、動作テストの際に待機電流
不良と判定されるため、冗長回路によって不良個所を救
済したにも拘わらず動作テストの結果が良品とならず、
結果的に歩留まりの低下を招くことになる。
においては、不良個所が生じたメモリセルが予備に設け
られるメモリセルに置き換えられることになるが、絶縁
不良等によるリークが発生した場合、不良個所のビット
線を不活性状態に固定したとしても、電源ラインからメ
モリセルへのリーク電流が流れることがあり、このリー
ク電流が不良原因となる虞れがある。即ち、各メモリセ
ルが停止状態（スタンバイ状態）にあるときに電流の殆
ど流れることのない完全ＣＭＯＳ型においては、停止状
態で僅かな電流が流れると、動作テストの際に待機電流
不良と判定されるため、冗長回路によって不良個所を救
済したにも拘わらず動作テストの結果が良品とならず、
結果的に歩留まりの低下を招くことになる。
【０００６】そこで本発明は、冗長回路により不良個所
を置き換えた際、確実に不良個所の救済を可能にするこ
とを目的とする。
を置き換えた際、確実に不良個所の救済を可能にするこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一対のＣＭＯＳインバータ回路がフリップフロップ
構成に接続されて各インバータ回路の出力側にそれぞれ
選択トランジスタが接続され、複数が行列配置されるス
タティック型のメモリセルと、このメモリセルの各列に
対応付けられて上記選択トランジスタに接続される複数
の第１の信号線と、上記メモリセルの各行に対応付けら
れて上記選択トランジスタのゲートに接続される複数の
第２の信号線と、上記メモリセルの各行または列毎に上
記インバータ回路の電源側に接続される複数の第１の電
力線と、これら複数の第１の電力線が共通に接続されて
それぞれに所定の電圧を供給する第２の電力線と、を備
え、上記第１の電力線は、上記第２の電力線の電圧が立
ち上がってから一定期間を経過した後に閉じる第１のス
イッチ素子及び、この第１のスイッチ素子が閉じてから
さらに一定期間経過した後、上記第１の電力線の電圧の
レベルに応答して開く第２のスイッチ素子を並列に介し
て上記第１の電力線に接続されることにある。
解決するために成されたもので、その特徴とするところ
は、一対のＣＭＯＳインバータ回路がフリップフロップ
構成に接続されて各インバータ回路の出力側にそれぞれ
選択トランジスタが接続され、複数が行列配置されるス
タティック型のメモリセルと、このメモリセルの各列に
対応付けられて上記選択トランジスタに接続される複数
の第１の信号線と、上記メモリセルの各行に対応付けら
れて上記選択トランジスタのゲートに接続される複数の
第２の信号線と、上記メモリセルの各行または列毎に上
記インバータ回路の電源側に接続される複数の第１の電
力線と、これら複数の第１の電力線が共通に接続されて
それぞれに所定の電圧を供給する第２の電力線と、を備
え、上記第１の電力線は、上記第２の電力線の電圧が立
ち上がってから一定期間を経過した後に閉じる第１のス
イッチ素子及び、この第１のスイッチ素子が閉じてから
さらに一定期間経過した後、上記第１の電力線の電圧の
レベルに応答して開く第２のスイッチ素子を並列に介し
て上記第１の電力線に接続されることにある。
【０００８】
【作用】本発明によれば、第１の電力線の電位の立ち上
がりから一定期間経過した後に閉じる第１のスイッチ素
子を設けたことにより、電源が投入されて第１の電力線
に所定の電圧が与えられた後に第１の電力線が一時的に
フローティング状態となる。そして、第１のスイッチ素
子が閉じてから一定期間経過した後に電力線の電圧レベ
ルに応答して開く第２のスイッチ素子を設けたことによ
り、フローティング状態にある第１の電力線電圧がリー
ク電流によって低下すると第１及び第２のスイッチ素子
が何れも閉じたままとなるため、第２の電力線から第１
の電力線への電圧の供給が断たれる。
がりから一定期間経過した後に閉じる第１のスイッチ素
子を設けたことにより、電源が投入されて第１の電力線
に所定の電圧が与えられた後に第１の電力線が一時的に
フローティング状態となる。そして、第１のスイッチ素
子が閉じてから一定期間経過した後に電力線の電圧レベ
ルに応答して開く第２のスイッチ素子を設けたことによ
り、フローティング状態にある第１の電力線電圧がリー
ク電流によって低下すると第１及び第２のスイッチ素子
が何れも閉じたままとなるため、第２の電力線から第１
の電力線への電圧の供給が断たれる。
【０００９】
【実施例】図１は、本発明の半導体メモリ装置の要部を
示す回路図である。この図において、メモリセル１０は
完全ＣＭＯＳ型を成すもので、図２と同一のものであ
る。行列配置されるメモリセル１０の各列には、それぞ
れ一対のビット線１１が対応付けられてメモリセル１０
のインバータ１、２の出力が接続され、メモリセル１０
の各行には、ワード線１２が対応付けられてメモリセル
１０のアクセストランジスタ３、４のゲートに接続され
る。また、各メモリセル１０の電源となる電源ライン１
３がメモリセル１０の各行に対応して配置され、この電
源ライン１３にメモリセル１０のインバータ１、２が接
続される。この電源ライン１３は、並列に接続される２
つのスイッチトランジスタ１４、１５を介して主電源ラ
イン１６に接続され、このトランジスタ１４、１５の何
れかがオンしているときに主電源ライン１６の電圧ＶA
が電源ライン１３を介して各メモリセル１０に印加され
る。トランジスタ１４、１５に対しては、それぞれコン
トロールライン１７、１８が対応付けれられ、コントロ
ールライン１７がトランジスタ１４のゲートに接続され
ると共に、コントロールライン１８と電源ライン１３と
を入力に受けるＮＡＮＤゲート１９の出力がトランジス
タ１５のゲートに与えられる。
示す回路図である。この図において、メモリセル１０は
完全ＣＭＯＳ型を成すもので、図２と同一のものであ
る。行列配置されるメモリセル１０の各列には、それぞ
れ一対のビット線１１が対応付けられてメモリセル１０
のインバータ１、２の出力が接続され、メモリセル１０
の各行には、ワード線１２が対応付けられてメモリセル
１０のアクセストランジスタ３、４のゲートに接続され
る。また、各メモリセル１０の電源となる電源ライン１
３がメモリセル１０の各行に対応して配置され、この電
源ライン１３にメモリセル１０のインバータ１、２が接
続される。この電源ライン１３は、並列に接続される２
つのスイッチトランジスタ１４、１５を介して主電源ラ
イン１６に接続され、このトランジスタ１４、１５の何
れかがオンしているときに主電源ライン１６の電圧ＶA
が電源ライン１３を介して各メモリセル１０に印加され
る。トランジスタ１４、１５に対しては、それぞれコン
トロールライン１７、１８が対応付けれられ、コントロ
ールライン１７がトランジスタ１４のゲートに接続され
ると共に、コントロールライン１８と電源ライン１３と
を入力に受けるＮＡＮＤゲート１９の出力がトランジス
タ１５のゲートに与えられる。
【００１０】コントロールライン１８は、遅延素子２０
を介してコントロールライン１７に接続され、このコン
トロールライン１７に制御回路３０が接続される。この
制御回路３０は、主電源ライン１６に接続されるダイオ
ード３１、同じく主電源ライン１６に接続される抵抗３
２及びダイオード３１と抵抗３２とに接続されるコンデ
ンサ３３からなり、抵抗３２とコンデンサ３３との接続
点より、主電源ライン１６の電圧Ｖ1の立ち上がりに対
して遅れて立ち上がる出力を発生し、この出力が遅延素
子２１を通してコントロールライン１７に与えられる。
これにより、コントロールライン１７の電圧ＶAが、主
電源ライン１６の電圧Ｖ1に対して制御回路３０及び遅
延素子２１の遅延分だけ遅れて立ち上がり、コントロー
ルライン１８の電圧ＶBがさらに遅延素子２０の遅延分
だけ遅れて立ち上がることになる。
を介してコントロールライン１７に接続され、このコン
トロールライン１７に制御回路３０が接続される。この
制御回路３０は、主電源ライン１６に接続されるダイオ
ード３１、同じく主電源ライン１６に接続される抵抗３
２及びダイオード３１と抵抗３２とに接続されるコンデ
ンサ３３からなり、抵抗３２とコンデンサ３３との接続
点より、主電源ライン１６の電圧Ｖ1の立ち上がりに対
して遅れて立ち上がる出力を発生し、この出力が遅延素
子２１を通してコントロールライン１７に与えられる。
これにより、コントロールライン１７の電圧ＶAが、主
電源ライン１６の電圧Ｖ1に対して制御回路３０及び遅
延素子２１の遅延分だけ遅れて立ち上がり、コントロー
ルライン１８の電圧ＶBがさらに遅延素子２０の遅延分
だけ遅れて立ち上がることになる。
【００１１】続いて、回路の立ち上がりの動作について
説明する。図２は、その動作を説明するタイミング図で
ある。まず、初期状態（電源立ち上げ前）においては、
主電源ライン１６及び各コントロールライン１７、１８
の電圧Ｖ1、ＶA、ＶBがローレベルにあり、ＮＡＮＤゲ
ート１９の出力電圧ＶCがローレベルにあるため、トラ
ンジスタ１４がオン状態、トランジスタ１５がオフ状態
となっている。
説明する。図２は、その動作を説明するタイミング図で
ある。まず、初期状態（電源立ち上げ前）においては、
主電源ライン１６及び各コントロールライン１７、１８
の電圧Ｖ1、ＶA、ＶBがローレベルにあり、ＮＡＮＤゲ
ート１９の出力電圧ＶCがローレベルにあるため、トラ
ンジスタ１４がオン状態、トランジスタ１５がオフ状態
となっている。
【００１２】電源が投入されると主電源ライン１６の電
圧Ｖ1が立ち上がり、トランジスタ１４、１５を通して
電源ライン１３に電圧が与えられて電圧Ｖ2が立ち上が
る。これと同時にＮＡＮＤゲート１９の出力電圧ＶCが
ハイレベルとなるため、トランジスタ１５はオフ状態と
なる。そして、コントロールライン１７の電圧ＶAが、
主電源ライン１６の電圧Ｖ1の立ち上がりに対してｄ１
だけ遅れて立ち上がると、トランジスタ１４がオフする
ため、主電源ライン１６から電源ライン１３への電圧の
供給が断たれて電源ライン１３がフローティング状態と
なる。このとき、各電源ライン１３に接続される各メモ
リセル１０が、全てリーク電流のない正常なセルであれ
ば電源ライン１３の電位Ｖ2が一定のレベルに保たれる
が、リーク電流が流れる不良セルがある場合には電源ラ
イン１３の電圧Ｖ2が低下する。そこで、主電源ライン
１６の電圧Ｖ1の立ち上がりに対してｄ２だけ遅れてコ
ントロールライン１８の電圧ＶBが立ちが上がったと
き、電源ライン１３の電圧Ｖ2がハイレベルであでばＮ
ＡＮＤゲート１９の出力電圧ＶCがローレベルとなって
トランジスタ１５がオン状態となり、電源ライン１３に
再び主電源ライン１６の電圧Ｖ1が供給される。これに
対して、コントロールライン１８の電圧ＶBが立ち上が
ったときに電源ライン１３の電圧Ｖ2がローレベルであ
れば、ＮＡＮＤゲート１９の出力電圧Ｖ2がハイレベル
を維持し、トランジスタ１５がオン状態とならずに電源
ライン１３への電圧の供給は断たれたままとなる。従っ
て、リーク電流の流れる不良セルが接続された電源ライ
ン１３は、電源の投入時に自動的に主電源ライン１６か
ら電気的に切り離される。
圧Ｖ1が立ち上がり、トランジスタ１４、１５を通して
電源ライン１３に電圧が与えられて電圧Ｖ2が立ち上が
る。これと同時にＮＡＮＤゲート１９の出力電圧ＶCが
ハイレベルとなるため、トランジスタ１５はオフ状態と
なる。そして、コントロールライン１７の電圧ＶAが、
主電源ライン１６の電圧Ｖ1の立ち上がりに対してｄ１
だけ遅れて立ち上がると、トランジスタ１４がオフする
ため、主電源ライン１６から電源ライン１３への電圧の
供給が断たれて電源ライン１３がフローティング状態と
なる。このとき、各電源ライン１３に接続される各メモ
リセル１０が、全てリーク電流のない正常なセルであれ
ば電源ライン１３の電位Ｖ2が一定のレベルに保たれる
が、リーク電流が流れる不良セルがある場合には電源ラ
イン１３の電圧Ｖ2が低下する。そこで、主電源ライン
１６の電圧Ｖ1の立ち上がりに対してｄ２だけ遅れてコ
ントロールライン１８の電圧ＶBが立ちが上がったと
き、電源ライン１３の電圧Ｖ2がハイレベルであでばＮ
ＡＮＤゲート１９の出力電圧ＶCがローレベルとなって
トランジスタ１５がオン状態となり、電源ライン１３に
再び主電源ライン１６の電圧Ｖ1が供給される。これに
対して、コントロールライン１８の電圧ＶBが立ち上が
ったときに電源ライン１３の電圧Ｖ2がローレベルであ
れば、ＮＡＮＤゲート１９の出力電圧Ｖ2がハイレベル
を維持し、トランジスタ１５がオン状態とならずに電源
ライン１３への電圧の供給は断たれたままとなる。従っ
て、リーク電流の流れる不良セルが接続された電源ライ
ン１３は、電源の投入時に自動的に主電源ライン１６か
ら電気的に切り離される。
【００１３】
【発明の効果】本発明によれば、不良個所への電圧の供
給が自動的に停止され、不良個所でのリークがあった場
合でもメモリセルが停止状態のときには電流が殆ど流れ
なくなり、動作テストの際に待機電流不良と判定される
ことがなくなる。従って、各種の冗長手段により不良個
所が救済された場合に確実に不良個所をなくすことがで
き、製造歩留まりの低下を防止できる。
給が自動的に停止され、不良個所でのリークがあった場
合でもメモリセルが停止状態のときには電流が殆ど流れ
なくなり、動作テストの際に待機電流不良と判定される
ことがなくなる。従って、各種の冗長手段により不良個
所が救済された場合に確実に不良個所をなくすことがで
き、製造歩留まりの低下を防止できる。
【００１４】また、不良セルへの電圧の供給を停止する
ためにヒューズの切断等の処理が必要ないことから、生
産性を向上することができ、製造歩留まりの低下防止と
併せてコストの低減が図れる。
ためにヒューズの切断等の処理が必要ないことから、生
産性を向上することができ、製造歩留まりの低下防止と
併せてコストの低減が図れる。
【図１】本発明の半導体メモリ装置の一実施例の回路図
である。
である。
【図２】本発明の半導体メモリ装置の動作を説明するタ
イミング図である。
イミング図である。
【図３】スタティック型ＲＡＭの回路図である。
【図４】従来の半導体メモリ装置の回路図である。
１、２ ＣＭＯＳインバータ ３、４ アクセストランジスタ ５、１２ ワード線 ６、１１ ビット線 ７、１３ 電源ライン ８、１６ 主電源ライン １０ メモリセル １４、１５ スイッチトランジスタ １７、１８ コントロールライン １９ ＮＡＮＤゲート ２０、２１ 遅延素子 ３０ 制御回路
Claims (2)
- 【請求項１】 一対のＣＭＯＳインバータ回路がフリッ
プフロップ構成に接続されて各インバータ回路の出力側
にそれぞれ選択トランジスタが接続され、複数が行列配
置されるスタティック型のメモリセルと、このメモリセ
ルの各列に対応付けられて上記選択トランジスタに接続
される複数の第１の信号線と、上記メモリセルの各行に
対応付けられて上記選択トランジスタのゲートに接続さ
れる複数の第２の信号線と、上記メモリセルの各行また
は列毎に上記インバータ回路の電源側に接続される複数
の第１の電力線と、これら複数の第１の電力線が共通に
接続されてそれぞれに所定の電圧を供給する第２の電力
線と、を備え、上記第１の電力線は、上記第２の電力線
の電圧が立ち上がってから一定期間を経過した後に閉じ
る第１のスイッチ素子及び、この第１のスイッチ素子が
閉じてからさらに一定期間経過した後、上記第１の電力
線の電圧のレベルに応答して開く第２のスイッチ素子を
並列に介して上記第１の電力線に接続されることを特徴
とする半導体メモリ装置。 - 【請求項２】 上記第１の電力線の電圧を受け、電圧の
立ち上がりから一定期間経過した後に第１のタイミング
を発生すると共に、この第１のタイミングの発生からさ
らに一定期間経過した後に第２のタイミングを発生し、
上記第１及び第２のスイッチ素子を動作させる制御手段
を有することを特徴とする請求項１記載の半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228611A JPH0676593A (ja) | 1992-08-27 | 1992-08-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228611A JPH0676593A (ja) | 1992-08-27 | 1992-08-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676593A true JPH0676593A (ja) | 1994-03-18 |
Family
ID=16879065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228611A Pending JPH0676593A (ja) | 1992-08-27 | 1992-08-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0676593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP2007220289A (ja) * | 2001-05-11 | 2007-08-30 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012099217A (ja) * | 2012-02-21 | 2012-05-24 | Renesas Electronics Corp | 半導体記憶装置 |
-
1992
- 1992-08-27 JP JP4228611A patent/JPH0676593A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
| US6246627B1 (en) | 1997-01-31 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section and method thereof |
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