JPH0855496A - 書込可能なメモリ装置及び冗長アドレス情報の記憶方法 - Google Patents
書込可能なメモリ装置及び冗長アドレス情報の記憶方法Info
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- JPH0855496A JPH0855496A JP7073084A JP7308495A JPH0855496A JP H0855496 A JPH0855496 A JP H0855496A JP 7073084 A JP7073084 A JP 7073084A JP 7308495 A JP7308495 A JP 7308495A JP H0855496 A JPH0855496 A JP H0855496A
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- Japan
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- circuit
- memory device
- writable
- cell
- writable memory
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 読出回路としてＰＯＲ型のリセット回路を用
いない双安定型回路を有する記憶装置を実現する。 【構成】 本発明による書込可能なメモリ装置は、少な
くとも第１及び第２の端子を有する双安定型回路（ＬＡ
ＴＣＨ）を有し静的な状態において消費電力がほぼ零に
なる読出回路を有する書込可能なメモリ装置において、
書込可能な第１（ＣＬ１）及び第２（ＣＬ２）の不揮発
性メモリセルを具え、前記双安定型回路を前記第１及び
第２の端子により前記２個のメモリセル間に接続すると
共に、前記双安定型回路をそれぞれ第１（ＳＷ１）及び
第２（ＳＷ２）のスイッチング回路素子を介して第１及
び第２のメモリセルに結合し、これらスイッチング回路
素子が、前記第１及び第２のメモリセルと書込工程中に
書込回路に接続し、読出工程中に前記双安定回路に接続
するように構成したことを特徴とする。
いない双安定型回路を有する記憶装置を実現する。 【構成】 本発明による書込可能なメモリ装置は、少な
くとも第１及び第２の端子を有する双安定型回路（ＬＡ
ＴＣＨ）を有し静的な状態において消費電力がほぼ零に
なる読出回路を有する書込可能なメモリ装置において、
書込可能な第１（ＣＬ１）及び第２（ＣＬ２）の不揮発
性メモリセルを具え、前記双安定型回路を前記第１及び
第２の端子により前記２個のメモリセル間に接続すると
共に、前記双安定型回路をそれぞれ第１（ＳＷ１）及び
第２（ＳＷ２）のスイッチング回路素子を介して第１及
び第２のメモリセルに結合し、これらスイッチング回路
素子が、前記第１及び第２のメモリセルと書込工程中に
書込回路に接続し、読出工程中に前記双安定回路に接続
するように構成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
のメモリ素子、特に記憶装置の冗長回路用のメモリ装置
に関するものである。
のメモリ素子、特に記憶装置の冗長回路用のメモリ装置
に関するものである。
【０００２】
【従来の技術】半導体記憶装置は、一般に電界効果トラ
ンジスタを有するセル型のメモリ素子から或る２次元マ
トリックス装置を具え、メモリ素子は行（ワード線）と
列（ビット線）との交点に位置している。メモリ素子に
情報を書き込み又は書込んだ情報を読み出すため、メモ
リ素子が位置する行／列の交点を選択できる必要があ
る。このため、互いに個別に復調され、いわゆるメモリ
素子の“アドレス”を構成する行アドレス信号及び列ア
ドレス信号が用いられる。モノリシックに集積化された
半導体記憶装置においては、マトリックス中に含まれる
一部のメモリ素子が動作を害するような欠陥を生ずるお
それがある。
ンジスタを有するセル型のメモリ素子から或る２次元マ
トリックス装置を具え、メモリ素子は行（ワード線）と
列（ビット線）との交点に位置している。メモリ素子に
情報を書き込み又は書込んだ情報を読み出すため、メモ
リ素子が位置する行／列の交点を選択できる必要があ
る。このため、互いに個別に復調され、いわゆるメモリ
素子の“アドレス”を構成する行アドレス信号及び列ア
ドレス信号が用いられる。モノリシックに集積化された
半導体記憶装置においては、マトリックス中に含まれる
一部のメモリ素子が動作を害するような欠陥を生ずるお
それがある。
【０００３】わずかな数の不能メモリ素子の存在により
記憶装置全体の動作が害されるのを回避するため、テス
ト中に故障していることが判明したメモリ素子の代りに
用いられる通常“冗長メモリ素子”と称せられている付
加的なメモリ素子を用いることが既知である。この記憶
装置の回路部分は、いわゆる冗長回路を構成し、記憶装
置の全体の動作の一部の代替部分を適切に接続し起動さ
せる。冗長メモリ素子の総数及び冗長回路部分は記憶装
置の冗長を表わす。記憶装置において、冗長回路は書込
可能な不揮発性記憶レジスタを有し、このレジスタを用
いて記憶装置の動作からカットオフされるべき故障した
メモリ素子の位置に対応するアドレス情報を記憶するこ
とができる。このレジスタは、記憶装置の試験に応じて
一旦情報を記憶し、その後記憶装置の寿命が続く限り記
憶した情報を保持する必要がある。
記憶装置全体の動作が害されるのを回避するため、テス
ト中に故障していることが判明したメモリ素子の代りに
用いられる通常“冗長メモリ素子”と称せられている付
加的なメモリ素子を用いることが既知である。この記憶
装置の回路部分は、いわゆる冗長回路を構成し、記憶装
置の全体の動作の一部の代替部分を適切に接続し起動さ
せる。冗長メモリ素子の総数及び冗長回路部分は記憶装
置の冗長を表わす。記憶装置において、冗長回路は書込
可能な不揮発性記憶レジスタを有し、このレジスタを用
いて記憶装置の動作からカットオフされるべき故障した
メモリ素子の位置に対応するアドレス情報を記憶するこ
とができる。このレジスタは、記憶装置の試験に応じて
一旦情報を記憶し、その後記憶装置の寿命が続く限り記
憶した情報を保持する必要がある。
【０００４】半導体記憶装置に冗長度を持たせるために
用いられる不揮発性記憶レジスタのメモリ素子に情報を
書込む回路は、例えば欧州特許第９３８３０４７４．８
号明細書に開示されている。この既知の回路では、ディ
ジタル集積回路を含む記憶装置がターンオンし、又は記
憶装置の電源回路の休止が終了した後にその動作が回復
した場合、１組の初期動作を実行して記憶装置中の種々
の素子を予め定めた状態に戻す必要がある。この電源を
オンさせるリセット動作の時間を合せるために外部信号
を供給しない場合、記憶装置にはリセット動作用の初期
パルスを発生させる内部回路が設けられる。冗長素子に
よって置換されるべき故障したメモリ素子のアドレスに
関する情報を含むメモリ素子の読出はスタティック型と
され、すなわち記憶装置がターンオンするのに対応して
行なわれ、これらのセルに記憶されている情報は双安定
型の記憶回路に転送されて記憶される。一方、プリップ
フロップ回路も同様に、ターンオンする毎に並びに電源
電圧が動作に必要な最小電圧値以下に降下する毎にリセ
ットパルスが供給され、電源電圧は再び上昇してしま
う。このように、プリップフロップ回路は不適切な初期
状態に設定されるおそれがあり、この場合故障している
メモリ素子の検出ができなくなってしまう。
用いられる不揮発性記憶レジスタのメモリ素子に情報を
書込む回路は、例えば欧州特許第９３８３０４７４．８
号明細書に開示されている。この既知の回路では、ディ
ジタル集積回路を含む記憶装置がターンオンし、又は記
憶装置の電源回路の休止が終了した後にその動作が回復
した場合、１組の初期動作を実行して記憶装置中の種々
の素子を予め定めた状態に戻す必要がある。この電源を
オンさせるリセット動作の時間を合せるために外部信号
を供給しない場合、記憶装置にはリセット動作用の初期
パルスを発生させる内部回路が設けられる。冗長素子に
よって置換されるべき故障したメモリ素子のアドレスに
関する情報を含むメモリ素子の読出はスタティック型と
され、すなわち記憶装置がターンオンするのに対応して
行なわれ、これらのセルに記憶されている情報は双安定
型の記憶回路に転送されて記憶される。一方、プリップ
フロップ回路も同様に、ターンオンする毎に並びに電源
電圧が動作に必要な最小電圧値以下に降下する毎にリセ
ットパルスが供給され、電源電圧は再び上昇してしま
う。このように、プリップフロップ回路は不適切な初期
状態に設定されるおそれがあり、この場合故障している
メモリ素子の検出ができなくなってしまう。
【０００５】
【発明が解決しようとする課題】関連する技術分野にお
いて種々のパワーオンリセッティング回路が知られてお
り、これらの回路は他の用途にも用いられ、文献におい
てパワーオンリセット（ＰＯＲ）回路と称せられてい
る。この回路は電源電圧の降下および上昇を検出して適
切なリセットパルスを発生させている。このリセット回
路の設計においては、電源電圧の上昇特性の変化により
影響を受けない性能であること、新しいパルスを発生さ
せるための最小必要時間、及びパルスを発生させる電源
電圧降下についての最小必要時間のような種々の要件が
考慮される。記憶装置の回路のようなＣＭＯＳ型集積回
路の重要な要件は、直流電力消費を少なくすると共にリ
セット回路を静的状態すなわちスタンバイ状態におくこ
とである。上記スタンバイ状態におく要件は、ある意味
において、前述した要件と適合せず、別の見地からの信
頼性や良好な性能を有するリセット回路を実現するため
適当な静的電力消費がしばしば余儀なくされている。本
発明の技術的課題は、ＰＯＲ型のリセット回路を用いな
い双安定型回路を具える読出回路を有する記憶装置用の
冗長回路の不揮発性記憶レジスタに用いるのに好適なメ
モリ装置を提供することにある。
いて種々のパワーオンリセッティング回路が知られてお
り、これらの回路は他の用途にも用いられ、文献におい
てパワーオンリセット（ＰＯＲ）回路と称せられてい
る。この回路は電源電圧の降下および上昇を検出して適
切なリセットパルスを発生させている。このリセット回
路の設計においては、電源電圧の上昇特性の変化により
影響を受けない性能であること、新しいパルスを発生さ
せるための最小必要時間、及びパルスを発生させる電源
電圧降下についての最小必要時間のような種々の要件が
考慮される。記憶装置の回路のようなＣＭＯＳ型集積回
路の重要な要件は、直流電力消費を少なくすると共にリ
セット回路を静的状態すなわちスタンバイ状態におくこ
とである。上記スタンバイ状態におく要件は、ある意味
において、前述した要件と適合せず、別の見地からの信
頼性や良好な性能を有するリセット回路を実現するため
適当な静的電力消費がしばしば余儀なくされている。本
発明の技術的課題は、ＰＯＲ型のリセット回路を用いな
い双安定型回路を具える読出回路を有する記憶装置用の
冗長回路の不揮発性記憶レジスタに用いるのに好適なメ
モリ装置を提供することにある。
【０００６】
【課題を解決するための手段並びに作用】本発明による
書込可能なメモリ装置は、少なくとも第１及び第２の端
子を有する双安定型回路（ＬＡＴＣＨ）を有し静的な状
態において消費電力がほぼ零になる読出回路を有する書
込可能なメモリ装置において、書込可能な第１（ＣＬ
１）及び第２（ＣＬ２）の不揮発性メモリセルを具え、
前記双安定型回路を前記第１及び第２の端子により前記
２個のメモリセル間に接続すると共に、前記双安定型回
路をそれぞれ第１（ＳＷ１）及び第２（ＳＷ２）のスイ
ッチング回路素子を介して第１及び第２のメモリセルに
結合し、これらスイッチング回路素子が、前記第１及び
第２のメモリセルを書込工程中に書込回路に接続し、読
出工程中に前記双安定回路に接続するように構成したこ
とを特徴とする。このように構成することにより、読出
回路を構成する双安定型回路を付勢する際、リセットす
るための回路が不要になる。
書込可能なメモリ装置は、少なくとも第１及び第２の端
子を有する双安定型回路（ＬＡＴＣＨ）を有し静的な状
態において消費電力がほぼ零になる読出回路を有する書
込可能なメモリ装置において、書込可能な第１（ＣＬ
１）及び第２（ＣＬ２）の不揮発性メモリセルを具え、
前記双安定型回路を前記第１及び第２の端子により前記
２個のメモリセル間に接続すると共に、前記双安定型回
路をそれぞれ第１（ＳＷ１）及び第２（ＳＷ２）のスイ
ッチング回路素子を介して第１及び第２のメモリセルに
結合し、これらスイッチング回路素子が、前記第１及び
第２のメモリセルを書込工程中に書込回路に接続し、読
出工程中に前記双安定回路に接続するように構成したこ
とを特徴とする。このように構成することにより、読出
回路を構成する双安定型回路を付勢する際、リセットす
るための回路が不要になる。
【０００７】
【実施例】図１のブロック線図において、メモリ素子を
ブロックＣＬ１及びＣＬ２で示す。本発明では、メモリ
装置は１対の書込可能な不揮発性メモリセルを有し、こ
れらメモリセルは電界効果トランジスタ型のメモリセル
と同様にＣＭＯＳ技術により形成することができる。こ
れらのメモリセルは、通常の技術によりそれらの端子に
適切な電圧を印加することにより情報を書込むことがで
きる。本発明では、メモリ装置の読出回路は、ＰＯＲ回
路の代りに、プリップフロップ型の回路ＬＡＴＣＨに接
続されたスイッチング回路素子ＳＷ１及びＳＷ２をさら
に具える。これらのスイッチング回路素子はトランジス
タで構成される電子式スイッチ又は相補的トランジスタ
とする。これらメモリ素子を冗長回路に用いる場合、記
憶装置の試験中にスイッチング素子によりブロックＷＲ
Ｔで示す書込回路手段に接続することにより書込工程を
実行することができる。この記憶装置の動作中に、スイ
ッチング素子はメモリセルへの接続の代りに読出工程だ
けをエネーブルし、メモリ装置に記憶されている情報を
プリップフロップ回路に記憶して別の回路段で処理を行
なう。本発明では、メモリマトリックス中の故障した素
子のアドレスの冗長回路のレジスタへの記憶に相当する
書込工程中に、一方のセルだけに書込を行ない、他方の
セルはクリアにする。リセット回路とは異なり、記憶装
置がターンオンすると、２個のスイッチング回路素子は
プリップフロップ回路への付勢に応じて直接動作状態に
なり、これらの電力消費は零である。記憶装置のターン
オンに対応して２個のメモリセルの一方のメモリセルが
論理“ハイ”に書込まれると、直ちにプリップフロップ
回路を規定の状態に移行させる。これは、所期セッティ
ング状態に拘わらずプリップフロップ回路に記憶された
情報となり、この情報は、セル中の情報を変更させるこ
となく装置の信号処理段で利用することができる。情報
が書込れたセルによって非平衡状態にされたプリップフ
ロップ回路は、電源がオンする毎に他方のセルのクリア
な状態をそのまま保持する。
ブロックＣＬ１及びＣＬ２で示す。本発明では、メモリ
装置は１対の書込可能な不揮発性メモリセルを有し、こ
れらメモリセルは電界効果トランジスタ型のメモリセル
と同様にＣＭＯＳ技術により形成することができる。こ
れらのメモリセルは、通常の技術によりそれらの端子に
適切な電圧を印加することにより情報を書込むことがで
きる。本発明では、メモリ装置の読出回路は、ＰＯＲ回
路の代りに、プリップフロップ型の回路ＬＡＴＣＨに接
続されたスイッチング回路素子ＳＷ１及びＳＷ２をさら
に具える。これらのスイッチング回路素子はトランジス
タで構成される電子式スイッチ又は相補的トランジスタ
とする。これらメモリ素子を冗長回路に用いる場合、記
憶装置の試験中にスイッチング素子によりブロックＷＲ
Ｔで示す書込回路手段に接続することにより書込工程を
実行することができる。この記憶装置の動作中に、スイ
ッチング素子はメモリセルへの接続の代りに読出工程だ
けをエネーブルし、メモリ装置に記憶されている情報を
プリップフロップ回路に記憶して別の回路段で処理を行
なう。本発明では、メモリマトリックス中の故障した素
子のアドレスの冗長回路のレジスタへの記憶に相当する
書込工程中に、一方のセルだけに書込を行ない、他方の
セルはクリアにする。リセット回路とは異なり、記憶装
置がターンオンすると、２個のスイッチング回路素子は
プリップフロップ回路への付勢に応じて直接動作状態に
なり、これらの電力消費は零である。記憶装置のターン
オンに対応して２個のメモリセルの一方のメモリセルが
論理“ハイ”に書込まれると、直ちにプリップフロップ
回路を規定の状態に移行させる。これは、所期セッティ
ング状態に拘わらずプリップフロップ回路に記憶された
情報となり、この情報は、セル中の情報を変更させるこ
となく装置の信号処理段で利用することができる。情報
が書込れたセルによって非平衡状態にされたプリップフ
ロップ回路は、電源がオンする毎に他方のセルのクリア
な状態をそのまま保持する。
【０００８】図２は、図１に示すブロックの具体的実施
例を示す。
例を示す。
【０００９】本発明は上述した実施例だけに限定されず
種々の変形や変更が可能である。
種々の変形や変更が可能である。
【００１０】
【発明の効果】以上説明したように、本発明により設計
の自由度が増大すると共に製造コストも安価になり、さ
らに、プリップフロップ回路を付勢する際リセットする
ため回路が不要になる。
の自由度が増大すると共に製造コストも安価になり、さ
らに、プリップフロップ回路を付勢する際リセットする
ため回路が不要になる。
【図１】本発明による読出回路を有するメモリ装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】ＣＭＯＳ技術を用いて集積化される本発明によ
るメモリ装置及び読出回路の実施例を示す回路図であ
る。
るメモリ装置及び読出回路の実施例を示す回路図であ
る。
ＣＬ１，ＣＬ２ メモリセル ＳＷ１，ＳＷ２ スイッチング回路素子 ＬＡＴＣＨ プリップフロップ型の回路 ＷＲＴ 書込回路手段
Claims (8)
- 【請求項１】 少なくとも第１及び第２の端子を有する
双安定型回路（ＬＡＴＣＨ）を有し静的な状態において
消費電力がほぼ零になる読出回路を有する書込可能なメ
モリ装置において、 書込可能な第１（ＣＬ１）及び第２（ＣＬ２）の不揮発
性メモリセルを具え、前記双安定型回路を前記第１及び
第２の端子により前記２個のメモリセル間に接続すると
共に、前記双安定型回路をそれぞれ第１（ＳＷ１）及び
第２（ＳＷ２）のスイッチング回路素子を介して第１及
び第２のメモリセルに結合し、これらスイッチング回路
素子が、前記第１及び第２のメモリセルを書込工程中に
書込回路に接続し、読出工程中に前記双安定回路に接続
するように構成したことを特徴とする書込可能なメモリ
装置。 - 【請求項２】 請求項１に記載の書込可能なメモリ装置
において、前記第１及び第２のメモリセルの少なくとも
一方のメモリセルが、書込工程後にクリアにされている
ことを特徴とする書込可能なメモリ装置。 - 【請求項３】 請求項１又は２に記載の書込可能なメモ
リ装置において、前記第１及び第２のスイッチング回路
素子を電子スイッチとしたことを特徴とする書込可能な
メモリ装置。 - 【請求項４】 請求項３に記載の書込可能なメモリ装置
において、前記電子スイッチを相補的トランジスタで構
成したことを特徴とする書込可能なメモリ装置。 - 【請求項５】 請求項１から４までのいずれか１項に記
載の書込可能なメモリ装置において、前記第１及び第２
の不揮発性メモリセルを電界効果トランジスタ型のメモ
リセルとしたことを特徴とする書込可能なメモリ装置。 - 【請求項６】 請求項１から５までのいずれか１項に記
載の書込可能なメモリ装置において、前記双安定型回路
がループに接続した第１及び第２のインバータを有し、
前記双安定型回路の第１及び第２の端子を第１のインバ
ータと第２のインバータとの間の接続点に接続したこと
を特徴とする書込可能なメモリ装置。 - 【請求項７】 冗長メモリ装置型の不揮発性記憶装置に
おいて、冗長回路に用いられる請求項１から６までのい
ずれか１項に記載の少なくとも１個のメモリ装置を有す
ることを特徴とする不揮発性記憶装置。 - 【請求項８】 冗長アドレス情報を書込可能な不揮発性
記憶装置に記憶するに際し、 １対の不揮発性メモリセルを用い、これらのメモリセル
とスイッチング回路手段により書込段に接続する書込工
程中に、前記メモリセルの少なくとも一方のメモリセル
をクリアな状態に維持し、読出工程中に、前記メモリセ
ルを前記スイッチング回路手段を経て双安定型回路の第
１及び第２の端子に接続すると共に前記双安定型回路を
信号処理段に結合することを特徴とする冗長アドレス情
報の記憶方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830154A EP0675501B1 (en) | 1994-03-31 | 1994-03-31 | Non-volatile memory element with double programmable cell and corresponding reading circuit for redundancy circuits |
| IT94830154:4 | 1994-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855496A true JPH0855496A (ja) | 1996-02-27 |
Family
ID=8218413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073084A Pending JPH0855496A (ja) | 1994-03-31 | 1995-03-30 | 書込可能なメモリ装置及び冗長アドレス情報の記憶方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5696716A (ja) |
| EP (1) | EP0675501B1 (ja) |
| JP (1) | JPH0855496A (ja) |
| DE (1) | DE69427461T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111755049A (zh) * | 2019-03-28 | 2020-10-09 | 龙芯中科技术有限公司 | 存储单元和存储器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69624786D1 (de) * | 1996-02-02 | 2002-12-19 | St Microelectronics Srl | Einschalt-Rücksetzschaltung mit Nullverbrauch |
| US5949710A (en) * | 1996-04-10 | 1999-09-07 | Altera Corporation | Programmable interconnect junction |
| FR2752324B1 (fr) * | 1996-08-08 | 1998-09-18 | Sgs Thomson Microelectronics | Memoire non volatile en circuit-integre a lecture rapide |
| US6115286A (en) * | 1997-03-05 | 2000-09-05 | Siemens Aktiengesellschaft | Data memory |
| FR2764426B1 (fr) * | 1997-06-04 | 1999-07-16 | Sgs Thomson Microelectronics | Circuit integre a memoire non volatile electriquement programmable avec registre de configuration d'options |
| DE19951818C2 (de) * | 1999-10-27 | 2001-11-29 | Micronas Gmbh | Elektrisch lösch- und programmierbare nichtflüchtige Speicheranordnung |
| US7151682B2 (en) * | 2004-12-22 | 2006-12-19 | Intel Corporation | Method and apparatus to read information from a content addressable memory (CAM) cell |
| US7768818B1 (en) | 2008-03-27 | 2010-08-03 | Altera Corporation | Integrated circuit memory elements |
| US7911826B1 (en) | 2008-03-27 | 2011-03-22 | Altera Corporation | Integrated circuits with clearable memory elements |
| JP6342350B2 (ja) * | 2015-02-24 | 2018-06-13 | 東芝メモリ株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197996A (ja) * | 1986-02-24 | 1987-09-01 | Toshiba Corp | 半導体メモリのセンスアンプ |
| US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
| JPH01271996A (ja) * | 1988-04-22 | 1989-10-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| EP0576046B1 (en) * | 1988-06-24 | 1996-03-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US4980859A (en) * | 1989-04-07 | 1990-12-25 | Xicor, Inc. | NOVRAM cell using two differential decouplable nonvolatile memory elements |
| JPH04188498A (ja) * | 1990-11-22 | 1992-07-07 | Fujitsu Ltd | 書き換え可能な不揮発性半導体記憶装置 |
| JPH07122080A (ja) * | 1993-08-31 | 1995-05-12 | Sony Corp | 半導体不揮発性記憶装置 |
-
1994
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-
1997
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Cited By (2)
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