KR940008212B1 - 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치 - Google Patents

리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치
제1도는 종래에 있어서 리던던트 셀이 내장된 반도체 메모리 장치의 회로도.
제2도는 리던던시 박스의 상세 회로도.
제3도는 본 발명에 따라 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치의 회로도.
제4도는 리던던트 셀 테스트 수단의 상세 회로도.
제5도는 리던던트 셀 테스트 신호 발생 장치의 회로도.
본 발명은 리던던시(redundancy) 기능을 가지는 반도체 메모리 장치에 관한 것으로, 특히 리던던트 메모리 셀의 테스트(test)수단이 내장되도록 하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 급속한 고집적화 추세에 따른 반도체 칩(chip) 면적의 증가는 칩내의 각각의 소자당 불량 발생율을 증가시켜 상기 불량 메모리 셀을 대치하기 위한 리던던트 회로 및 리던던트용 메모리 셀의 적용은 대용량화된 거의 모든 반도체 메모리 장치에서 필수적인 요소가 되었다. 그래서 고집적화에 따른 상기 리던던트용 메모리 셀의 수도 그만큼 증가되며, 이것은 증가된 상기 리던던트용 메모리 셀내에 또다른 불량 발생율의 증가를 가져온다. 그러나 현재까지 공지되어 있는 기술로는 상기 리던던트용 메모리 셀의 불량(fail)여부를 가리지 않고 상기 리던던트용 메모리 셀을 사용하므로 리페어 동작(이것은 상기 리던던트용 메모리 셀로 노멀 메모리 어레이내의 불량메모리 셀을 대치하는 동작임)시에 리던던트용 메모리 셀 중에서 불량이 발생한 메모리셀이 노멀 메모리 어레이내의 불량난 메모리셀을 대치하는 경우가 발생하며, 이것은 반도체 메모리 장치가 고집적화할수록 그 발생 확률이 더 높게 나타난다.
이와 관련하여 종래에 있어서 리던던트용 메모리 셀이 내장된 반도체 메모리장치의 일부분 회로도를 제1도에 도시하였다. 그리고 상기 제1도의 리던던시 박스의 상세 회로도를 제2도에 도시하였다. 상기 제1도는 노멀 메모리 셀 어레이 블록(100A)과, 리던던트용 메모리 셀 어레이 블록(100B)과, 상기 노멀 메모리 셀 어레이(100A)의 디코더부(D1, D2, D3, D4)와, 상기 리던던트용 메모리 셀 어레이(100B)의 메모리 셀을 선택하는 리던던시 박스(box)로 구성된다. 상기 노멀 디코더부(D1, D2, D3, D4)의 구성은 공지된 사항이므로 구체 회로도를 생략하였으며 동작 설명 역시 공지된 사항으로서 생략하였다. 상기 제1도의 전체적인 구성은, 상기 노멀 어레이(100A)내의 메모리 셀이 불량셀이 아닌 경우에는 상기 노멀 디코더부(D1, D2, D3, D4)의 제어에 의해 그대로 리드 동작이 수행되고, 상기 노멀 어레이(100A)내의 리드하고자 하는 메모리 셀이 불량셀로 발생될 경우에는 상기 불량 메모리셀과 동일한 로우 어드레스(row address)를 받는 상기 리던던트 어레이(100B)내의 메모리 셀이 대신 상기의 리드 동작을 수행하도록 되는 구성이다. 상기의 구성은 통상적인 반도체 메모리 장치의 일부분을 나타낸 것으로 상기 메모리 셀의 로우 방향과 컬럼(column)방향으로는 무수히 많은 메모리셀이 있음은 주지의 사실이다.
상기 리던던시 박스(RB1, RB2)의 구체회로도인 제2도는 이 분야에 통상적으로 사용되는 기술로서 구성상 특징은 다음과 같다. 상기 제2도에서 점선 블록(60)으로 나타난 곳은 펄스 발생 장치로서 리던던시 동작을 수행하는 클록 펄스를 발생시킨다. F0은 메인 퓨즈(main fuse : 또는 마스터(master) 퓨즈라고도 한다)로서 리던던시 동작시에는 전기적인 방법이나 레이저(laser) 투사 등의 방법에 의하여 끊어지게 된다. F1과 F2 그리고 F3과 F4는 리던던시 동작시에 입력되는 외부 어드레스의 상태에 따라 서로 상보적으로 끊어지게 된다. 상기 제2도의 구성은 실제 리던던시 박스의 일부분을 나타내며 그 동작 설명을 하기한다. 상기 제1도의 노멀 메모리셀(1)(2)을 리던던트 셀 (11)(12)로 대치한다고 가정한다. 여기서 상기 노멀 메모리 셀(1)(2)이 불량셀로 판명됨은 테스트를 통해서 알게 된다. 상기 노멀 메모리셀(1)(2)를 선택하는 제1노멀 디코더(D1)를 인에이블(enable)시키는 어드레스는 A0 : 0, A1 : 0이다. (상기 제1노멀 디코더(D1)의 어드레스 입력은 A0, A1이기 때문임) 그래서 불량셀로 발생된 상기 노멀 메모리 셀(1)(2)를 선택하는 노멀 디코더의 입력 어드레스를 상기 제1리던던시 박스(RB1)의 입력으로 결정하고 상기 리던던트 셀(11)(12)로 대치하기 위하여 퓨즈를 적절하게 끊는다. 상기 제2도의 리던던시 박스에서 A0 : 0, A1 : 0일때 상기 리던던시 박스의 출력신호인RBA가 인에이블 되기 위해서는 먼저 상기 F0퓨즈를 컷팅(cutting)하고, 상기 F1퓨즈와 F3퓨즈를 컷팅하면 상기RBA신호의 발생이 인에이블 된다. 한편 상기 F0퓨즈가 컷팅되어 리던던시 동작을 수행할시에는 상기 펄스 발생장치(60)는 *70에 도시된 바와 같이 소정의 시간동안 "하이(high)"레벨의 클록 펄스를 발생시킨다. 그러면 C라인은 "하이"레벨로 되고 상기 C라인이 게이트에 접속되어 있는 트랜지스터(31)가 "턴온(turn-on)"되어 D노드의 전위를 "로우(low)"레벨로 강하시킨다. 이로 부터 A라인과 B라인은 각각 "로우"레벨과 "하이"레벨로 변화되어 전송게이트(21)(22)(23)(24)를 "턴온"시킨다. 그리고 상기 F1퓨즈와 F3퓨즈가 컷팅되었으므로 A0와 A1신호가 F2퓨즈와 F4퓨즈를 통해 각각 "하이"레벨의 신호로서 E노드와 F노드에 도달된다. 이때 상기 A라인이 게이트에 접속되어 있는 풀다운 트랜지스터(25)(26)는 상기 A라인이 "로우"레벨의 신호이므로 "턴오프(turn-off)"되고, 따라서 노아게이트(51)의 두 입력은 "로우"레벨이므로 상기 노아게이트(51)는 "하이"레벨의 상기RBA신호를 발생시킨다. 그러면 상기 "하이"레벨의RBA신호는 상기 제1도의 노멀 디코더(D1)(D2)(D3)(D4)를 디세이블(disable)시키고 (이는 상기 제1도에서 상기RBA1과RBA2신호를 입력하는 노아케이트(10)의 출력이 "로우"레벨의 신호로 되고, 상기 노아게이트(10)의 출력을 각각 일입력하는 상기 디코더부(D1, D2, D3, D4)가 디세이블되어 각각의 출력이 "로우"레벨로 됨) 상기 리던던트 어레이(100B)내의 메모리 셀의 데이타를 입출력라인(I/O, I/O)으로 전달할 수 있다. 즉, 상기 노멀 어레이(100A)내의 불량셀(1)(2)는 리던던트 어레이(100B)내의 메모리셀(11)(12)로 (상기 "하이"레벨의RBA1신호에 의해) 대치되는 것이다. 상기 제2도의 리던던시 박스가 만일 리던던시 동작을 수행하지 않을시에는 상기 펄스 발생장치(60)에서 펄스가 발생하여도 퓨즈(F0)가 컷팅되어 있지 않으면 노아게이트(51)의 출력은 "로우"레벨의 신호로 되고, 따라서 상기RBA1 및RBA2신호는 각각 "로우"레벨로 되어 상기 제1도의 노멀 디코더부(D1, D2, D3, D4)가 인에이블됨을 쉽게 이해할 수 있을 것이다. 상기와 같이 메모리 셀을 선택하는 어드레스를 정보로 하여 리던던시 박스내의 퓨즈를 컷팅하여 리던던트 어레이내의 메모리 셀로 노멀 어레이내의 불량 메모리 셀을 대치하는 경우에, 상기 대치되는 리던던트 어레이내의 메모리 셀이 불량셀이 아닐시에는 완벽한 리페어 동작이 이루어지지만, 만일 상기 대치되는 리던던트 어레이내의 메모리 셀조차도 불량셀일시에는(예를 들어 상기 제1도의 리던던트용 메모리셀(11)(12)중 임의의 하나가 불량셀인 경우) 상기 제1리던던시 박스(RB1)를 선택하여 리던던시 동작을 수행하여도 리페어가 이루어지지 않게 된다. 그러나 상기 리던던시 박스내의 퓨즈를 상기 리던던시 동작을 수행하기 위해 컷팅을 하였기 때문에, 상기 퓨즈는 다시 원래의 상태로(즉, 컷팅되기 전의 상태)복귀시킬 수 없게 되고 상기 메모리 소자는 영원히 불량으로 처리되는 악현상이 유발된다.
따라서 본 발명의 목적은, 리던던트용 메모리 셀의 불량 여부를 알 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명은 소정의 데이타를 저장하는 메모리셀이 행과 열방향으로 각각 다수개로씩 배열되어 이루어지는 노멀 메모리 셀 어레이와, 상기 노멀 메모리 셀 어레이내에 불량셀이 발생시에 이를 대체하기 위한 셀이 저장되어 있는 리던던트 메모리 셀 어레이와, 외부 어드레스 신호를 입력하여 상기 노멀 메모리 셀 어레이내의 소정의 선택된 메모리 셀을 지정하기 위한 노멀 디코더와, 상기 외부 어드레스 신호를 입력하고 상기 불량셀의 발생에 따른 리페어동작시 상기 리던던트 메모리 셀 어레이내의 메모리 셀을 지정하며 상기 노멀 디코더의 출력을 디세이블시키기 위한 리던던트 박스를 가지고, 상기 불량셀이 발생시에 리페어동작을 수행하는 반도체 메모리 장치에 있어서, 상기 리던던트 메모리셀과 데이타 입출력선과의 사이에 형성되고 상기 리던던시 박스의 출력신호의 제어입력에 응답하여 상기 리던던트 메모리셀과, 상기 데이타 입출력선을 연결하는 리던던트 컬럼게이트와, 상기 리던던트 메모리 셀 어레이내의 메모리 셀의 불량 여부를 테스트하기 위한 리던던트 테스트신호와 상기 외부 어드레스 신호를 입력하고 상기 리던던트 테스트신호가 활성화되어 입력될 시 상기 외부 어드레스 신호 입력에 대응된 리던던트 메모리 셀에 연결되는 리던던트 컬럼게이트를 선택하기 위하여 상기 외부 어드레스 신호를 디코딩하는 리던던트 디코더회로와, 상기 리던던트 디코더회로와 상기 리던던트 컬럼게이트의 게이트단과의 사이에 채널이 형성되고 상기 리던던트 테스트신호를 게이트입력하여, 상기 리던던트 테스트신호가 활성화되어 입력될시 상기 리던던트 디코더회로의 출력신호를 상기 리던던트 컬럼게이트의 게이트단으로 공급하는 스위칭회로를 구비하여, 테스트동작시 상기 리던던트 테스트신호를 활성화켜 상기 리던던트 컬럼게이트가 상기 리던던트 디코더회로의 제어에 응답된 스위칭동작을 수행함에 의해 상기 리페어동작이 실행되기 전에 상기 리던던트 메모리 셀 어레이내의 메모리 셀의 불량 여부를 테스트하는 반도체 메모리 장치임을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명에 따른 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치의 회로도를 제3도에 도시하였고, 상기 테스트 수단의 상세 회로도를 제4도에 도시하였다. 그리고 리던던시 동작의 수행에 앞서 상기 테스트 수단을 인에이블시키기 위한 리던던트 셀 테스트 신호 발생 장치에 관하여 제5도에 실시예로서 도시하였다.
본 발명에 따른 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치의 회로도인 상기 제3도의 구성을 설명한다. 설명에 앞서 상기 제3도의 구성은 종래 회로도를 나타낸 상기 제1도의 구성처럼 발명의 근간을 이루는 부분만 간략하게 도시하였으며, 본 발명에 따른 리던던트 셀의 테스트 수단을 제외한 나머지 부분은 상기 제1도의 구성과 동일하므로 설명을 생략한다. 상기 리던던트 셀 테스트 수단은, 리페어동작이 실행되기 전에 상기 리던던트 메모리 셀 어레이내의 메모리 셀의 불량 여부를 테스트하기 위한 신호RTE를 발생하는 리던던트 셀 테스트 신호 발생장치(RTE : 제5도 참조)와, 상기 테스트 신호RTE및 외부 어드레스 신호를 입력하고 리던던트 메모리 셀의 테스트시 이를 디코딩하는 리던던트용 디코더 회로(RD1)(RD2)와, 상기 테스트 신호RTE에 의해 제어되며 상기 리던던트 디코더 회로(RD1)(RD2) 및 리던던시 수행회로(RB1)(RB2)의 출력을 상기 리던던트 메모리셀 어레이와 입출력 라인(I/O, I/O)를 연결하는 컬럼게이트(T11-T14)의 게이트단으로 연결하는 스위칭 회로(S1-S4)를 구비하는 구성이다.
상기 리던던트 셀 테스트 신호 발생 장치(RTE)는 상기 제5도의 실시예에 도시된 바와 같이 채널의 양단이 전원전압단 및 칩의 패드 사이에 접속되고 게이트가 접지전압단에 접속되며 상기 패드쪽에 접속된 채널단에 상기 전원전압 레벨의 전위를 항상 유지케하는 피모오스트랜지스터로 이루어진 풀업 트랜지스터(81)와, 상기 칩의 패드 및 풀업 트랜지스터(81)의 공통 단자에 입력단이 접속되고 상기 리던던트 셀 테스트 신호RTE를 출력하는 지연회로(85)로 이루어진다. 상기 리던던트 셀 테스트 신호 발생 장치는 칩의 특정핀(pin)에 소정의 특정 전압을 인가하는 방법이나 소정의 특정 타이밍(timing)을 이용하는 방법 등에 의해 구현될 수 있으며 상기 제5도는 특정핀을 이용하는 방법에 의해 구현된 실시예이며 이것은 다른 방법에 의해 구현될 수도 있음을 유의하여야 한다.
제4도에 도시된 실시예로서의 리던던트용 디코더 회로(RD1, RD2)는 상기 외부어드레스 및 상기 리던던트 셀 테스트 신호RTE를 입력하는 2개의 낸드게이트(71)(73)와, 상기 각각의 낸드게이트(71)(73)의 출력단에 입력단자가 연결된 2개의 인버터(72)(74)로 이루어진다. 상기 스위칭 회로(S1-S4)는, 상기 리던던트 디코더회로(RD1)(RD2)의 출력단과 상기 리던던트 메모리 셀 어레이내의 메모리 셀과 입출력라인(I/O, I/O)을 연결하는 트랜지스터의 게이트에 연결되고 상기 리던던트 셀 테스트 신호 (RTE)에 제어단이 접속된 디코더 회로용 스위칭 회로(S1)(S2)와, 상기 리던던시 수행회로(RB1)(RB2)의 출력단과 상기 리던던트 메모리 셀 어레이내의 메모리 셀과 입출력 라인(I/O, I/O)를 연결하는 트랜지스터의 게이트에 연결되고 반전된 상기 리던던트 셀 테스트 신호(RTE)에 제어단이 접속된 리던던시 박스용 스위칭회로(S3)(S4)로 이루어진다. 상기 스위칭 회로(S1-S4)는, 본 발명의 실시예로서 각각 엔모오스 트랜지스터로 구성하였다. 또한 상기 리던던트 셀 테스트 수단은, 도시된 바와 같이 상기 리던던트 셀 테스트의 인에이블 신호가 노멀 디코더를 디세이블시키도록 하기 위하여, 상기 노멀 디코더 회로의 일입력으로 연결되는 소정의 경로를 더 구비한다.
상기 제3도의 구성에 의거하여 리던던트 메모리 셀에 대한 테스트에 관한 동작설명을 하기한다. 예를 들어 제1리던던시 박스(RB1)에 의해 선택되는 리던던트 메모리 셀(11)과 (12)의 불량 여부를 테스트한다고 가정하면, 먼저, 리던던트셀 테스트를 위하여RTE신호를 "하이"레벨의 신호로서 인에이블시킨다. 상기RTE신호가 인에이블되면 제1 및 제2스위칭 트랜지스터(S1)(S2)가 "턴온"되어 제1 및 제2리던던트 디코더 (RD1)(RD2)의 출력을 상기 리던던트 메모리셀(11)(12)과 입출력 라인을 연결하는 트랜지스터의 게이트단으로 전달하고, 이로부터 상기 리던던트 메모리 셀(11)(12)의 데이타가 I/O 및 I/O라인으로 전달될 수 있는 준비가 된다. 이때 상기RTE신호에 의해 제3 및 제4스위칭 트랜지스터(S3)(S4)는 "턴오프"되므로 제1 및 제2리던던시 박스(RB1)(RB2)의 출력은 상기 리던던트 메모리 셀(11)(12)과 입출력 라인을 연결하는 트랜지스터의 게이트단으로 전달되지 못한다. 또한 상기에서 상기RTE신호가 "하이"레벨의 신호로서 인에이블됨에 의해 리던던시 디코더(RD1)(RD2)는 인에이블되고 노멀 디코더(D1, D2, D3, D4)는 디세이블되어 노멀 메모리 셀 어레이내의 메모리셀은 선택되지 못하는 것을 유의하기 바란다. 리던던트 메모리 셀(12)의 테스트는 테스트시에 로우 어드레스를 "0"으로 주어 워드라인(WL(0))을 선택하고 컬럼 어드레스를 A0 : 0, A1 : 0으로 주게 되면 상기 제1리던던시 디코더(RD1)가 인에이블되어(한편, 제2리던던시 디코더(RD2)는 A0 : 1, A1 : 0으로 주면 인에이블되고 그외의 경우에는 디세이블되므로, 리던던트 메모리셀(13)(14)를 테스트하기 위하여는 외부 어드레스를 A0 : 1, A1 : 0으로 주면 된다.) 리던던트 메모리 셀(12)의 액세스(ACCESS)가 가능하게 되며 상기 리던던트 메모리 셀(12)의 불량 여부를 알 수 있게 된다. 만일, 리던던트 메모리 셀(11)의 테스트는 테스트시에 로우어드레스를 "1"로 주어 워드라인(WL(1))을 선택하고, 그외의 과정은 상기 리던던트 메모리 셀(12)의 테스트 방법과 동일하게 수행함으로서 상기 리던던트 메모리 셀(11)의 불량 여부를 알 수 있음은 쉽게 이해할 것이다. 즉, 하나의 리던던트 구성 단위에 연결된 리던던시 디코더에 입력으로 들어가는 어드레스 신호를 서로 다르게 구성함으로서 각 리던던트 셀 단위의 액세스가 가능하게 된다. 상기 제1리던던시 디코더(RD1)와 제2리던던시 디코더(RD2)의 어드레스 입력은 다르게 구성되어야 하고 상기 제1리던던시 디코더(RD1)와 제2리던던시 디코더(RD2)를 각각 인에이블시킬 수 있는 어드레스의 조합은 칩 설계시에 정하여지는 것으로 이는 공지된 사항이다.
상술한 바와 같이 리던던트 메모리셀의 불량 여부 테스트가 수행되며, 만일 상기 리던던트 메모리셀 테스트가 아닌 경우에는 상기RTE신호는 디세이블 되어 상기 제1 및 제2리던던시 디코더(RD1)(RD2)는 디세이블되고 상기 노멀 디코더(D1, D2, D3, D4)는 인에이블된다. 그리고 상기 제1 및 제2스위칭 트랜지스터(S1)(S2)는 "턴오프"되고 상기 제3 및 제4스위칭 트랜지스터(S3)(S4)는 "턴온"되어 종래 회로의 동작을 수행하게 된다. 상기 제4도의 구성에서 알 수 있듯이, 상기RTE신호가 "하이"레벨의 신호로 인가되면 인버터(80)를 통해 상기RTE신호를 각각 일입력으로 하는 낸드게이트(61)(63)(65)(67)를 디세이블시켜 상기 노멀 디코더가 디세이블됨을 알 수 있다. 또한 상기 "하이"레벨의RTE신호는 상기RTE신호를 일입력으로 하는 낸드게이트(71)(73)를 인에이블시켜 상기 리던던시 디코더가 인에이블됨을 알 수 있다.
한편 상기 제5도에 도시된 리던던트 메모리 셀 테스트 신호 발생장치에서 패드(PAD)가 플로팅(floating) 상태이면 풀업 트랜지스터(81)에 의해서 상기RTE신호가 "로우"레벨의 신호로 출력되어 리던던트 메모리 셀의 테스트가 이루어지지 않게 되고, 상기 패드에 접지전압(Vss)을 인가하면 상기RTE신호가 "하이"레벨의 신호로 출력되어 리던던트 메모리 셀의 테스트가 인에이블됨을 알 수 있다. 상술한 설명에서 알 수 있듯이 본 발명에 의한 리던던트 메모리 셀 테스트 수단을 구비할시에는, 리던던트 메모리 셀의 불량 여부를 알 수 있으므로 노멀 메모리 셀 어레이내의 불량난 메모리셀을 리던던트 메모리 셀 어레이내의 불량난 메모리셀로 대치하는 악현상을 방지할 수 있게 된다.
상기 제3도, 제4도 및 제5도에 개시한 리던던트 메모리 셀 테스트 수단은 본 발명의 사상을 실현한 최적의 실시예로서, 상기 리던던트 셀 테스트 신호 발생 장치는 리던던트 셀 테스트시에 상기 리던던시 디코더만을 인에이블시킬 수 있는 신호는 발생시키는 한에서는 다르게 구현해도 본 발명의 목적을 달성할 수 있으며, 또한 상기 리던던시 디코더의 구성소자 및 스위칭 트랜지스터 역시 본 발명의 기술적 범주내에서는 다르게 실현할 수 있음을 알야야 할 것이다.
상술한 설명을 토대로 하면, 본 발명에 따른 수단을 통해 불량나지 않은 리던던트 메모리 셀로만 노멀 메모리셀 어레이의 메모리 셀을 대치함으로서 생산적인 면에서 일드(yield)를 높일 수 있으며, 전체적인 테스트 시간에 소요되는 시간을 줄일 수 있으므로 칩의 코스트(cost)를 다운(down)시키는 효과가 있다.

Claims (5)

  1. 소정의 데이타를 저장하는 메모리셀이 행과 열방향으로 각각 다수개로씩 배열되어 이루어지는 노멀 메모리 셀 어레이와, 상기 노멀 메모리 셀 어레이내에 불량셀이 발생시에 이를 대체하기 위한 셀이 저장되어 있는 리던던트 메모리 셀 어레이와, 외부 어드레스 신호를 입력하여 상기 노멀 메모리 셀 어레이내의 소정의 선택된 메모리셀을 지정하기 위한 노멀 디코더와, 상기 외부 어드레스 신호를 입력하고 상기 불량셀의 발생에 따른 리페어동작시 상기 리던던트 메모리 셀 어레이내의 메모리셀을 지정하며 상기 노멀 디코더의 출력을 디세이블시키기 위한 리던던트 박스를 가지고, 상기 불량셀이 발생시에 리페어동작을 수행하는 반도체 메모리 장치에 있어서, 상기 리던던트 메모리셀과 데이타 입출력선과의 사이에 형성되고 상기 리던던시 박스의 출력신호의 제어입력에 응답하여 상기 리던던트 메모리 셀과 상기 데이타 입출력선을 연결하는 리던던트 컬럼게이트와, 상기 리던던트 메모리 셀 어레이내의 메모리 셀의 불량 여부를 테스트하기 위한 리던던트 테스트신호와 상기 외부 어드레스 신호를 입력하고 상기 리던던트 테스트신호가 활성화되어 입력될 시 상기 외부 어드레스 신호 입력에 대응된 리던던트 메모리셀에 연결되는 리던던트 컬럼게이트를 선택하기 위하여 상기 외부 어드레스 신호를 디코딩하는 리던던트 디코더회로와, 상기 리던던트 디코더회로와 상기 리던던트 컬럼게이트의 게이트단과의 사이에서 채널이 형성되고 상기 리던던트 테스트신호를 게이트입력하여, 상기 리던던트 테스트신호가 활성화되어 입력될 시 상기 리던던트 디코더회로의 출력신호를 상기 리던던트 컬럼게이트의 게이트단으로 공급하는 스위칭회로를 구비하여 테스트동작시 상기 리던던트 테스트신호를 활성화시켜 상기 리던던트 컬럼 게이트가 상기 리던던트 디코더회로의 제어에 응답된 스위칭동작을 수행함에 의해 상기 리페어동작이 실행되기 전에 상기 리던던트 메모리 셀 어레이내의 메모리 셀의 불량 여부를 테스트함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 리던던트 테스트 신호가, 채널의 양단이 전원전압단 및 칩의 패드 사이에 접속되고 게이트가 접지단에 접속되어 상기 패드쪽에 접속된 채널단에 상기 전원전압 레벨의 전위를 항상 유지케하는 풀업 트랜지스터와, 상기 칩의 패드 및 풀업 트랜지스터의 공통 단자에 입력단이 접속되고 상기 리던던트 테스트신호를 출력하는 지연회로로 이루어지는 리던던트 테스트신호 발생장치로 부터 출력됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 리던던트 디코더회로가, 상기 외부 어드레스신호 및 상기 리던던트 테스트 신호를 입력하는 낸드게이트와, 상기 낸드게이트의 출력단에 입력단자가 연결된 인버터로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 스위칭 회로가, 상기 리던던트 디코더회로의 출력단과 상기 리던던트 컬럼게이트의 게이트단 사이에 채널이 형성되고 상기 리던던트 테스트신호에 제어단이 접속된 리던던트 디코더회로용 스위칭 회로와, 상기 리던던트 박스의 출력단과 상기 리던던트 컬럼게이트의 게이트단 사이에 채널이 형성되고 상기 리던던트 테스트신호의 반전신호에 제어단이 접속된 리던던시 박스용 스위칭회로로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  5. 소정의 데이타를 저장하는 메모리셀이 행과 열방향으로 각각 다수개로씩 배열되어 이루어지는 노멀 메모리 셀 어레이와, 상기 노멀 메모리 셀 어레이 내에 불량셀이 발생시에 대체하기 위한 셀이 저장되어 있는 리던던트 메모리 셀 어레이와, 외부 어드레스 신호를 입력하여 상기 노멀 메모리 셀 어레이내의 소정의 선택된 메모리셀을 지정하기 위한 노멀 디코더와, 상기 외부 어드레스 신호를 입력하여 소정의 리페어 동작시 상기 리던던트 메모리 셀 어레이내의 소정의 선택된 셀의 출력을 인에이블시키고 상기 노멀 디코더의 출력을 디세이블시키기 위한 리던던시 수행 회로를 구비하는 반도체 메모리 장치에 있어서, 상기 리페어 동작이 실행되기 전에 상기 리던던트 메모리 셀 어레이내의 메모리 셀의 불량 여부를 테스트하기 위한 테스트 신호를 발생하는 리던던트 셀 테스트 신호 발생장치와, 상기 데스트 신호 및 외부 어드레스 신호를 입력하여 디코딩하는 리던던트 디코더 회로와, 상기 테스트 신호에 의해 제어되며 상기 디코더 회로 및 리던던시 수행회로의 출력 신호를 상기 리던던트 메모리셀 어레이내의 메모리셀의 데이타 입출력 제어신호로 인가해주기 위한 스위칭 회로와, 상기 리던던트 셀 테스트의 반전된 신호를 상기 노멀 디코더 회로의 일입력씩으로 연결하는 경로를 구비함을 특징으로 하는 반도체 메모리 장치.
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