KR940005699B1 - 리던던시 회로를 갖는 반도체 기억소자 - Google Patents

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KR940005699B1
KR940005699B1 KR1019910000482A KR910000482A KR940005699B1 KR 940005699 B1 KR940005699 B1 KR 940005699B1 KR 1019910000482 A KR1019910000482 A KR 1019910000482A KR 910000482 A KR910000482 A KR 910000482A KR 940005699 B1 KR940005699 B1 KR 940005699B1
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윤도섭
전용원
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금성일렉트론 주식회사
문정환
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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

내용 없음.

Description

리던던시 회로를 갖는 반도체 기억소자
제1도는 종래의 리던던시 회로도.
제2도는 본 발명에 따른 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 메인 셀 12 : 리던던시 로우 디코더
13 : 셀 선택부 øTEST : 멀티 비트 테스트 모드시 발생되는 신호
Pi : 멀티 비트 테스트 모드시 여분의 패드에서 발생되는 신호
øWLDi : 워드라인 드라이브 신호
PXi : 프리디코더어드레스 RDPRS : 로우 디코더 프리챠지 신호
본 발명은 고밀도의 기억소자에 관한 것으로, 특히 멀티 비트 테스트 모드(Multi bit Test Mode)를 사용한 기억소자에서 리던던시(Redundancy) 로우 디코더를 먼저 검증하여 기억소자의 이상 여부를 검증하도록 한 리던던시 회로를 갖는 기억소자에 관한 것이다.
현재 회로 설계 기술과 공정기술의 발달로 기억소자는 점점더 고밀도화 되었다. 따라서, 기억소자의 검증시간을 줄이기 위하여 멀티 비트 테스트 모드가 사용된다.
종래의 기억소자는 제1도와 같이 구성된 것으로, 레이져를 이용하거나 전기적인 방법으로 퓨즈(ⓧ)를 끊어 주기 전에는 리던던트 셀(Redundant Cell)(2)을 검증할 수가 없었다.
즉, 종래의 리던던시의 동작을 간단히 설명하면 제1도에서와 같이 리던던트 셀(2)은 퓨즈가 끊어지기 전에는 PXi 신호에 의해 상기 퓨즈에 접속된 엔모스 트랜지스터가 노드 E를 "0"가 되도록 하므로 낸드게이트가 저전위 신호를 출력하여 워드라인에 데이타(øWLD0-øWLD3)가 인가되지 않는다. 이에 따라, 종래에는 RDPR 신호에 관계없이 리던던트 셀(2)의 선택이 불가능하다.
따라서, 종래에는 레이져나 전기적인 방법으로 퓨즈를 끊어주기 전에는 리던던트 셀(2)를 검증할 수가 없었기 때문에 상기 리던던트 셀(2)의 패스/페일(Pass/Fail) 여부에 관계없이 메인 셀(Main Cell)(1)을 검증하고 페일 비트(Fail Bit)의 분포를 분석하였으며, 또한 리던던트 셀(2)이 페일인 경우에도 리페어(Repair)를 실시하여 기억소자의 가격에 중요한 영향을 미치는 검증시간이 길어지는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 멀티 비트 테스트 모드시 발생되는 신호와 여분의 어드레스 패드에 의한 신호를 논리 조합함에 의해 리던던시 셀을 검증하도록 하는 리던던시 회로를 이용한 기억소자를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명은 제2도에 도시한 바와 같이, 테스트 신호(øTEST)와 패드 신호(Pi)를 낸드 게이트와 인버터를 순차적으로 통해 메인 셀(11)에 인가하여 퓨즈에 일측단에 접속된 노아게이트의 타측단에 접속하고 이 신호를 인버터를 통해 리던던트 로우 디코더(12)에 인가하여 낸드게이트의 일측단에 접속함에 의해 상기 메인 셀(11)과 리던던트 로우 디코더(12)를 선택하는 셀 선택부(13)로 구성한 것으로, 이와같은 본 발명의 동작을 상세히 설명하면 다음과 같다.
본 발명에서는 리페어 전후에 노말 테스트 모드, 멀티 비트 테스트 모드에 대하여 설명하고자 한다.
먼저, 리페어 전에 노말 테스트 모드시 테스트 신호(øTEST)가 "0"이기 때문에 여분의 어드레스 패드로부터의 신호(Pi)가 메인 셀(11)의 노드 B에 아무런 영향을 미치지 않는다.
즉, 셀 선택부(13)는 테스트 신호(øTEST)가 "0"이므로 낸드게이트가 "1"을 출력하여 인버터를 통해 메인 셀(11)의 노아게이트 일측단에 "0"를 인가하고 상기 인버터의 출력을 인버터를 다시 통해 반전시켜 리던던시 로우 셀(12)의 낸드게이트 일측단에 인가하게 된다.
이에 따라, 메인 셀(11)은 노말 모드에서 테스트 신호(øTEST)가 "0"상태이기 때문에 노아게이트의 일측단인 노드 B가 "0"상태이고 RDPR과 PXi 신호에 의하여 상기 노아게이트의 타측단인 노드 A가 "0"이므로 메인 셀(11)의 선택이 가능하다.
그리고, 리던던트 로우 디코더(12)는 테스트 신호(øTEST)가 "0"상태이기 때문에 노드 C는 "1"의 상태가 되고 RDPRS와 PXi 신호에 의하여 노드 D가 "1"의 상태가 되므로 리던던트 로우 디코더(12)가 선택되지 않는다.
또한, 리페어 전의 멀티 비트 테스트 모드시 테스트 신호(øTEST)가 "1"이므로 패드 신호(Pi)가 "0"이면 셀 선택부(13)는 낸드게이트가 고전위를 출력하여 인버터를 통해 "1"인 신호가 인가된 메인 셀(11)은 노말 테스트 모드시와 같이 선택이 가능하게 된다.
그러나, 패드 신호(Pi)가 "1"이 되면 낸드게이트가 "0"인 신호를 출력하여 인버터를 통해 "1"인 신호가 메인 셀(11)의 노아게이트 일측단에 인가되므로 워드라인을 구동하기 위한 트랜지스터가 턴오프 상태된다.
따라서, RDPR 신호에 관계없이 메인 셀(11)의 선택이 불가능하게 된다.
그리고, 테스트 신호(øTEST)가 "1"이고 패드 신호(Pi)가 "0"이면 셀 선택부(13)의 낸드게이트가 "0"인 신호를 출력하여 이 "0"인 신호가 2개의 인버터를 통해 리던던시 로우 디코더(12)에 인가되어진다.
이때, 리던던시 로우 디코더(12)는 PXi 신호에 의해 퓨즈에 접속된 트랜지스터가 턴온되어 낸드게이트의 일측단(D)이 "1"상태이므로 셀 선택부(13)의 "0"신호가 타측단에 인가된 상기 낸드게이트가 "1"인 신호를 출력하여 상기 리던던시 로우 디코더(12)의 선택이 불가능하게 된다.
또한, 패드 신호(Pi)가 "1"이 되면 셀 선택부(13)에서 "0"인 신호가 인가된 리던던시 로우 디코더(12)의 낸드게이트가 "1"인 신호를 출력하므로 선택이 가능하게 된다.
한편, 퓨즈(제2도에서의 ⓧ로 표시함)가 끊어진 상태인 리페어 후 노말 테스트 모드가 되면 기억소자가 초기 동작할 때 RDPR 신호가 "0"상태이므로 메인 셀(11)은 노아게이트의 출력이 인가된 피모스 트랜지스터가 턴온되고 상기 RDPR 신호가 "1"이 된 후에도 상기 피모스 트랜지스터의 출력에 의해 상기 노아게이트가 "0"인 신호를 상기 피모스 트랜지스에 인가되므로 메인 셀(11)의 선택이 불가능하게 된다.
그리고, 리던던트 로우 디코더(12)는 초기의 "0"인 RDPRS 신호에 의해 피모스 트랜지스터가 턴온되어 퓨즈에 접속되었던 낸드게이트의 일측단(E)이 "1"상태가 계속 유지되므로 상기 RDPR 신호가 "1"이 된 후에도 상기 낸드게이트의 일측단(E)이 계속 "1"상태를 유지함에 의해 상기 리던던시 로우 디코더(12)가 선택되어진다.
또한, 멀티 비트 테스트 모드가 되면 초기의 "0"인 RDPR 신호에 영향을 받으므로 노말 테스트 모드시와 동일하게 테스트 신호(øTEST)와 패드 신호(Pi)에 관계없이 메인 셀(11)의 선택이 불가능하고 리던던시 로우 디코더(12)는 선택 가능하게 된다.
즉, 본 발명은 리페어 전 상태의 멀티 비트 테스트 모드에서 테스트 신호(øTEST)와 여분의 패드로 부터의 신호(Pi)를 "1"상태로 하여 리던던시 로우 디코더(12)를 테스트함에 의해 기억소자의 이상 여부를 검증하게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 기억소자의 검증시 리던던트 셀을 먼저 검증함으로써 리던던트 셀의 수에 따라 메인 셀의 페일비트의 분포 분석 시간을 줄일수 있고 리던던트 셀이 불량인 경우에도 리페어 하게 되는 단점을 보완하여 기억소자의 가격에 큰 영향을 미치는 검증시간의 단축이 가능하게 하는 효과가 있다.

Claims (1)

  1. 리던던시 회로를 갖는 기억소자에 있어서, 멀티 비트 테스트 신호(øTEST)와 여분의 패드로 부터의 입력 신호(Pi)를 낸드 게이트에서 논리 조합하여 이 신호를 인버터를 통해 메인 셀(11)에 인가하여 퓨즈에 접속된 노아게이트의 일측단에 접속함에 의해 메인 셀 워드라인을 구동 제어하고 상기 인버터의 출력을 인버터를 통해 리던던시 로우 디코더(12)에 인가하여 리던던시 로우 디코더 워드라인을 구동 제어 하도록 구성한 것을 특징으로 하는 리던던시 회로를 갖는 기억소자.
KR1019910000482A 1991-01-15 1991-01-15 리던던시 회로를 갖는 반도체 기억소자 KR940005699B1 (ko)

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