KR20020064014A - 번-인 테스트 기능을 구비한 반도체 메모리 장치 - Google Patents

번-인 테스트 기능을 구비한 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치는 마스터 퓨즈 회로 및 어드레스 저장 및 디코딩 회로를 포함한다. 상기 어드레스 저장 및 디코딩 회로는 메인 셀들 중 결함 메인 셀을 지정하기 위한 어드레스 정보를 저장하고, 스위치 제어 신호들에 응답하여 현재 입력된 어드레스 정보를 받아들인다. 상기 메인 셀들이 테스트되는 번-인 테스트 모드 동안, 상기 마스터 퓨즈 회로는 번-인 테스트를 알리는 번-인 테스트 신호에 응답하여, 상기 마스터 퓨즈의 연결 상태에 관계없이 상기 어드레스 정보가 상기 어드레스 저장 및 디코딩 회로로 입력되는 것을 차단하도록, 상기 스위치 제어 신호들을 발생한다.

Description

번-인 테스트 기능을 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH BURN-IN TEST FUNCTION}
본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 결함 메모리 셀이 리던던트 메모리 셀로 대체되도록 하는 리던던시 회로를 구비한 반도체 메모리 장치에 관한 것이다.
일단 반도체 메모리 장치들이 제조되면, 메모리 장치들의 전반적인 품질을 확보하기 위해서, 결함 장치들을 검출하고 제거하는 스크린 동작이 수행된다. 그러한 스크린 동작에 있어서, 필드 가속 및 온도 가속을 포함하는 번-인 테스트 (burn-in test)가 수행된다. 스트레스 테스트라 불리는 번-인 테스트에 있어서, 반도체 메모리 장치는 전압 및 온도가 상기 메모리 장치의 정상적인 동작 전압 및 온도보다 훨씬 더 높게 설정된 상태에서 동작된다. 게다가, 정상적인 동작 동안 초기 페일을 야기하는 전압보다 더 높은 스트레스 전압이 짧은 시간 동안 상기 반도체 메모리 장치에 인가된다. 결과적으로, 초기 동작까지 결함이 존재하지 않는 반도체 메모리 장치가 미리 검출되고 제거된다. 반도체 메모리 장치의 전반적인 용량이 고용량 및 고집적화됨에 따라 수율을 향상시키기 위해 리던던시 스킴 (redundancy scheme)이 사용되고 있다. 칩 크기의 증가를 최소화하면서 리페어 효율을 향상시키기 위해서는 리던던시 자유도 (redundancy freedom)를 극대화하는 것이 중요하다.
번-인 테스트 동작에 필요한 시간을 단축하기 위해서는 모든 셀들에 하이 또는 로우 전압을 비트 라인 감지 증폭기를 통해 인가하는 시간이 증가되어야 하며, 이는 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 일반적으로, 번-인 테스트 동작은, 도 1에 도시된 바와 같이, 정상적인 동작 동안 선택되는 어레이 블럭들보다 2∼4배 어레이 블럭들을 선택하고, 상기 선택된 어레이 블럭들의 워드 라인들을 동시에 활성화시키며, 상기 활성화된 워드 라인들에 연결된 셀들에 VCC or OV 전압을 인가함으로써 이루어진다.
번-인 테스트 동작에 필요한 시간을 단축하기 위해 활성화되는 워드 라인들의 수를 더욱 증가시키는 경우, 워드 라인들이 동시에 활성화될 수 있는 어레이 블럭의 크기가 그에 대응하여 감소된다. 이는 로우 리던던시 자유도가 감소됨을 의미한다. 좀 더 구체적으로 설명하면, 다음과 같다. 도 2를 참조하면, 도 1에 도시된 것과 비교하여 볼 때, 번-인 테스트시 동시에 활성화되는 워드 라인들의 수를 2배 증가시킨 경우, 워드 라인들이 동시에 활성화될 수 있는 어레이 블럭의 크기는 (2M*8BLOCK) (도 1 참조)에서 (2M*4BLOCK) (도 2 참조)로 절반으로 감소한다. 이와 동시에, 로우 리던던시 자유도 역시 절반으로 감소되어, 감소된 어레이 블럭 크기 (2M*4BLOCK) 내로 한정된다.
결론적으로, 앞서 설명된 테스트 방법을 사용하는 경우, 번-인 테스트 시간은 절반으로 단축될 수 있다. 하지만, 로우 리던던시 자유도 역시 절반으로 감소되는 문제점이 생긴다. 이는 로우 리던던시 자유도의 감소로 인해 수율이 저하됨을 의미한다. 이를 극복하기 위해서는 로우 리던던시 개수가 증가되어야 하고, 결국 칩 크기의 증가 원인이 된다.
본 발명의 목적은 로우 리던던시 자유도의 감소없이 번-인 테스트 시간을 단축할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 4배 번-인 테스트시 선택되는 메모리 블럭들을 설명하기 위한 도면;
도 2는 8배 번-인 테스트시 선택되는 메모리 블럭들을 설명하기 위한 도면;
도 3은 본 발명에 따른 마스터 퓨즈 회로의 바람직한 실시예; 그리고
도 4는 본 발명에 따른 리던던시 어드레스 저장 및 디코딩 회로의 바람직한 실시예이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 마스터 퓨즈 회로200 : 어드레스 저장 및 디코딩 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 복수 개의 메인 셀들과 복수 개의 리던던시 셀들을 포함한다. 상기 반도체 메모리 장치는 어드레스 저장 및 디코딩 회로 및 마스터 퓨즈 회로를 포함한다. 상기 어드레스 저장 및 디코딩 회로는 상기 메인 셀들 중 결함 메인 셀을 지정하기위한 어드레스 정보를 저장하고, 스위치 제어 신호들에 응답하여 현재 입력된 어드레스 정보를 받아들이되, 상기 저장된 어드레스 정보에 대응하는 결함 메인 셀이 현재 입력된 어드레스 정보에 의해서 지정될 때 리던던시 플래그 신호를 발생한다. 상기 마스터 퓨즈 회로는 상기 결함 메인 셀이 리던던시 셀로 대체되었는 지의 여부를 저장하기 위한 마스터 퓨즈를 가지며, 상기 마스터 퓨즈의 연결 상태에 따라 상기 스위치 제어 신호들을 발생한다. 상기 메인 셀들이 테스트되는 번-인 테스트 모드 동안, 상기 마스터 퓨즈 회로는 번-인 테스트를 알리는 번-인 테스트 신호에 응답하여, 상기 마스터 퓨즈의 연결 상태에 관계없이 상기 어드레스 정보가 상기 어드레스 저장 및 디코딩 회로로 입력되는 것을 차단하도록, 상기 스위치 제어 신호들을 발생한다.
(작용)
이러한 장치에 의하면, 번-인 테스트 동작이 수행될 때 리던던시 워드 라인이 지정되지 않는다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
본 발명에 따르면, 번-인 테스트 동작 동안에는 많은 셀들에 스트레스를 가하기 위해 동시에 많은 워드 라인들이 활성화되도록 함으로써 번-인 테스트 동작에 필요한 시간이 단축될 수 있다. 그리고, 정상적인 동작 동안에는 칩 크기의 증가가 최소하되도록 로우 리던던시 자유도를 극대화하여 수율이 향상될 수 있다. 즉, 본발명은 로우 리던던시 효율을 극대화하면서 번-인 테스트시 동시에 활성화되는 워드 라인들의 수를 극대화함으로써 번-인 테스트 시간을 줄일 수 있다.
본 발명에 따른 반도체 메모리 장치에는 리페어 동작이 수행되었는 지의 여부를 알리기 위한 마스터 퓨즈를 구비한 마스터 퓨즈 회로와 결함 셀에 대응하는 어드레스 정보를 저장하는 어드레스 저장 및 디코딩 회로가 제공된다. 상기 어드레스 저장 및 디코딩 회로는 현재 입력된 어드레스 정보가 상기 저장된 어드레스 정보와 일치하는 지를 판별하고, 판별 결과로서 리던던시 플래그 신호를 발생한다. 리던던시 플래그 신호가 활성화될 때, 결함 메모리 셀 대신에 리던던시 메모리 셀이 선택된다. 본 발명의 바람직한 실시예에 따른 마스터 퓨즈 회로 (100)가 도 3에 도시되어 있고, 본 발명의 바람직한 실시예에 따른 어드레스 저장 및 디코딩 회로 (200)가 도 4에 도시되어 있다.
먼저 도 3를 참조하면, 본 발명의 마스터 퓨즈 회로 (100)는 2개의 PMOS 트랜지스터들 (102, 106), 2개의 NMOS 트랜지스터들 (104, 110), 마스터 퓨즈 (MF), 그리고 2개의 인버터들 (108, 112)로 구성된다. 상기 PMOS 트랜지스터 (102)는 전원 전압과 상기 마스터 퓨즈 (MF)의 일 단자 사이에 형성된 전류 통로 및 파워 업 신호 (PSET)를 받아들이도록 연결된 게이트를 갖는다. 게이트가 파워 업 신호 (PSET)를 받아들이도록 연결된 NMOS 트랜지스터 (104)는 마스터 퓨즈 (MF)의 타 단자와 접지 전압 사이에 형성된 전류 통로를 갖는다. 상기 PMOS 트랜지스터 (106)는 전원 전압과 상기 마스터 퓨즈 (MF)와 상기 NMOS 트랜지스터 (104)의 접속 노드 (ND1) 사이에 형성된 전류 통로 및 번-인 테스트 플래그 신호 (PBINB)를 받아들이도록 연결된 게이트를 갖는다.
여기서, 상기 파워 업 신호 (PSET)는 전원 전압이 소정의 레벨에 도달하기 이전에 로우 레벨로 유지되고 전원 전압이 소정 레벨에 도달할 때 (또는 소정 레벨을 초과할 때) 하이 레벨이 된다. 상기 번-인 테스트 신호 (PBINB)는 이 분야에 잘 알려진 모드 레지스터 세트 (mode register set, MRS) (미도시됨)로부터 제공된다. 상기 번-인 테스트 신호 (PBINB)는 번-인 테스트 모드시 로우 레벨을 갖고 정상적인 동작 모드시 하이 레벨을 갖도록 외부 특정 테스트 모드 진입 타이밍과 어드레스의 조합에 의해서 프로그램될 것이다. 모드 레지스터 세트를 보여주는 일예가 U.S. Pat. No. 5,973,988에 "SEMICONDUCTOR MEMORY DEVICE HAVING CIRCUIT FOR MONITORING SET VALUE OF MODE REGISTER"라는 제목으로 게재되어 있다.
계속해서 도 3을 참조하면, 상기 인버터 (108)는 상기 마스터 퓨즈 (MF)와 상기 NMOS 트랜지스터 (104)의 접속 노드 (ND1)에 연결된 입력 단자를 가지며, 상기 인버터 (112)는 상기 인버터 (108)의 출력 단자에 연결된 입력 단자를 갖는다. 상기 인버터 (108)의 출력 단자로부터 제 1 스위치 제어 신호 (SCTN1)가 출력되고, 상기 인버터 (112)의 출력 단자로부터 제 2 스위치 제어 신호 (SCTN2)가 출력된다. 상기 제 1 및 제 2 스위치 제어 신호들 (SCTN1, SCTN2)은 이후 설명된 어드레스 저장 및 디코딩 회로 (200)에 인가된다. 상기 NMOS 트랜지스터 (110)는 상기 접속 노드 (ND1)와 접지 전압 사이에 형성된 전류 통로 및 상기 인버터 (108)의 출력 단자에 연결된 게이트를 갖는다. 상기 인버터 (108) 및 상기 NMOS 트랜지스터 (110)는 래치 회로를 구성한다.
상기 어드레스 저장 및 디코딩 회로 (200)는 결함 메모리 셀을 포함하는 메모리 블럭을 지정하기 위한 어드레스 정보 (DRA_BLK)와 상기 결함 메모리 셀을 지정하기 위한 어드레스 정보 (DRA_WL)를 저장하는 복수 개의 퓨즈들 (F1-F2, F3-F4)과 상기 퓨즈들에 직렬 연결된 복수 개의 NMOS 트랜지스터들 (202-204, 206-208)를 포함한다. 상기 복수 개의 NMOS 트랜지스터들 (202-204, 206-208)은 상기 마스터 퓨즈 회로 (100)로부터 출력된 제 1 스위치 제어 신호 (SCTN1)에 따라 동시에 턴 온/오프된다. 상기 어드레스 저장 및 디코딩 회로 (200)는 PMOS 트랜지스터들 (210, 212), NMOS 트랜지스터들 (214-220), NAND 게이트들 (222, 226), 그리고 인버터 (224)로 구성되며, 도면에 도시된 바와 같이 연결된다.
도 3에서, 상기 마스터 퓨즈 (MF)는 대응하는 메모리 블럭의 메인 메모리 셀이 리페어되기 이전에 연결 상태로 유지되는 반면에, 대응하는 메모리 블럭의 메인 메모리 셀이 리페어될 때 절단된다. 도 4에서, PRTR 신호는 정상적인 워드 라인이 선택되는 지 또는 리던던시 워드 라인이 선택되는 지의 여부를 나타내는 신호이며, 모드 레지스터 세트 (MRS)에 프로그램된다. PRTR 신호는 정상적인 워드 라인이 선택될 때 로우 레벨로 프로그램되고, 리던던시 워드 라인이 선택될 때 하이 레벨로 프로그램된다.
상기 마스터 퓨즈 (MF)가 절단된 경우, 파워-업 후 정상적인 동작이 수행될 때 (또는 PBINB 신호가 하이 레벨로 유지될 때), 제 1 스위치 제어 신호 (SCTN1)는 로우 레벨이 되고, 제 2 스위치 제어 신호 (SCTN2)는 하이 레벨이 된다. 제어 신호 (PRTR)가 하이 레벨이 되면, 어드레스 저장 및 디코딩 회로 (200)는 외부로부터 제공되는 로우 블럭 어드레스에 대응하는 리던던시 워드 라인이 활성화되도록 하이 레벨의 리던던시 플래그 신호 (PRENi)를 출력한다. 이때, 정상적인 워드 라인이 비활성화됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
그러한 동작을 보여주는 예들이 U.S. Pat. No. 5,327,380에 "METHOD AND APPARATUS FOR INHIBITING A PREDECODER WHEN SELECTING A REDUNDANT ROW LINE"라는 제목으로, U.S. Pat. No. 5,355,339에 "ROW REDUNDANCY CIRCUIT OF A SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, U.S. Pat. No. 6,067,268에 "REDUNDANCY FUSE BOX AND METHOD FOR ARRANGING THE SAME"라는 제목으로 그리고 U.S. Pat. No. 6,094,382에 "INTEGRATED CIRCUIT MEMORY DEVICES WITH IMPROVED LAYOUT OF USE BOXES AND BUSES"라는 제목으로 각각 게재되어 있으며, 레퍼런스로 참조된다.
번-인 테스트 동작이 수행될 때 또는 PBINB 신호가 로우 레벨이 될 때, 제 1 스위치 제어 신호 (SCTN1)는 로우 레벨이 되고, 제 2 스위치 제어 신호 (SCTN2)는 하이 레벨이 된다. 상기 어드레스 저장 및 디코딩 회로 (200)의 NMOS 트랜지스터들 (202-204, 206-208)이 턴 오프되게 하고, NMOS 트랜지스터들 (214, 216)이 턴 온되게 한다. 그러므로, 어드레스 정보 (DRA_WL, DRA_BLK)가 어드레스 저장 및 디코딩 회로 (200)에 입력되지 않는다. 제어 신호 (PRTR)가 로우 레벨로 유지되기 때문에, NAND 게이트 (222)의 입력 단자들 (ND1, ND2)은 로우 레벨이 된다. 그러므로, 외부 어드레스에 대응하는 정상적인 워드 라인이 활성화되도록 리던던시 플래그 신호 (PRENi)는 로우 레벨로 비활성화된다.
상술한 바와 같이, 번-인 테스트 동작 동안에는 많은 셀들에 스트레스를 가하기 위해 동시에 많은 워드 라인들이 활성화되도록 함으로써 번-인 테스트 동작에 필요한 시간이 단축될 수 있다. 그리고, 정상적인 동작 동안에는 칩 크기의 증가가 최소하되도록 로우 리던던시 자유도를 극대화하여 수율이 향상될 수 있다.

Claims (3)

  1. 복수 개의 메인 셀들과 복수 개의 리던던시 셀들을 포함하는 반도체 메모리 장치에 있어서:
    상기 메인 셀들 중 결함 메인 셀을 지정하기 위한 어드레스 정보를 저장하고, 스위치 제어 신호들에 응답하여 현재 입력된 어드레스 정보를 받아들이되, 상기 저장된 어드레스 정보에 대응하는 결함 메인 셀이 현재 입력된 어드레스 정보에 의해서 지정될 때 리던던시 플래그 신호를 발생하는 어드레스 저장 및 디코딩 회로 및;
    상기 결함 메인 셀이 리던던시 셀로 대체되었는 지의 여부를 저장하기 위한 마스터 퓨즈를 가지며, 상기 마스터 퓨즈의 연결 상태에 따라 상기 스위치 제어 신호들을 발생하는 마스터 퓨즈 회로를 포함하고,
    상기 메인 셀들이 테스트되는 특정 테스트 모드 동안, 상기 마스터 퓨즈 회로는 특정 테스트모드를 알리는 특정 테스트 신호에 응답하여, 상기 마스터 퓨즈의 연결 상태에 관계없이 상기 어드레스 정보가 상기 어드레스 저장 및 디코딩 회로로 입력되는 것을 차단하도록, 상기 스위치 제어 신호들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 번-인 테스트 신호는 번-인 테스트 동안 테스트시 로우 레벨로 활성화되도록 그리고 정상적인 동작 동안 로우 레벨로 비활성화되도록 모드 레지스터 세트에 프로그램되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 마스터 퓨즈 회로는
    전원 전압과 상기 마스터 퓨즈의 일 단자 사이에 연결되며, 파워-업 신호에 의해서 제어되는 제 1 PMOS 트랜지스터와;
    전원 전압과 상기 마스터 퓨즈의 일 단자 사이에 연결되며, 상기 번-인 테스트 신호에 의해서 제어되는 제 2 PMOS 트랜지스터와;
    상기 마스터 퓨즈의 타 단자와 접지 전압 사이에 연결되며, 상기 파워-업 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와;
    상기 마스터 퓨즈의 타 단자에 연결된 입력 단자 및 상기 스위치 제어 신호들 중 제 1 스위치 제어 신호를 출력하는 출력 단자를 갖는 제 1 인버터와;
    상기 마스터 퓨즈의 타 단자와 접지 전압 사이에 연결되며, 상기 제 1 스위치 제어에 의해서 제어되는 제 2 NMOS 트랜지스터 및;
    상기 제 1 인버터의 출력 신호를 받아들여 상기 제 1 스위치 제어 신호의 상보 신호로서 제 2 스위치 제어 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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