DE10154649B4

DE10154649B4 - Halbleiterspeicherbauelement mit redundanten Zellen

Info

Publication number: DE10154649B4
Application number: DE10154649A
Authority: DE
Inventors: Jei-Hwan Yoo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-01-31
Filing date: 2001-10-29
Publication date: 2013-05-29
Anticipated expiration: 2021-10-30
Also published as: US6400620B1; KR100390146B1; KR20020064014A; DE10154649A1

Abstract

Halbleiterspeicherbauelement mit – einer Mehrzahl von Hauptzellen und einer Mehrzahl von redundanten Zellen, – einem Speicher- und Dekodierschaltkreis (200) für Adressen zur Speicherung von Adressinformation, die sich auf eine defekte Hauptzelle bezieht, und zur Erzeugung eines Redundanzmerkersignals, wenn die zur gespeicherten Adressinformation gehörige defekte Hauptzelle durch eine momentane Adressinformation zugewiesen wird, und – einem Haupt-Schmelzsicherungsschaltkreis (100) zur Erzeugung von Schaltsteuersignalen (SCTN1, SCTN2) abhängig davon, ob sich eine Haupt-Schmelzsicherung (MF) in einem verbundenen oder unterbrochenen Zustand befindet, mit Speicherung, ob die defekte Hauptzelle durch die redundante Zelle ersetzt wird, wobei der Haupt-Schmelzsicherungsschaltkreis die Schaltsteuersignale zusätzlich in Abhängigkeit von einem zugeführten spezifischen Testsignal (PBINB) erzeugt, das einen spezifischen Testmodus anzeigt, wobei die Schaltsteuersignale dem Speicher- und Dekodierschaltkreis zugeführte Adressinformation bei Vorliegen des Testmodus unabhängig vom Zustand der Haupt-Schmelzsicherung wegschalten, wobei der Haupt-Schmelzsicherungsschaltkreis folgende Elemente enthält: – einen ersten PMOS-Transistor (102), der zwischen eine Versorgungsspannung und einen ersten Anschluss der Haupt-Schmelzsicherung (MF) eingeschleift ist und durch ein Einschaltsignal (PSET) gesteuert wird, – einen zweiten PMOS-Transistor (106), der zwischen die Versorgungsspannung und einen zweiten Anschluss der Haupt-Schmelzsicherung eingeschleift ist und durch das spezifische Testsignal (PBINB) gesteuert wird, – einen ersten NMOS-Transistor (104), der zwischen den zweiten Anschluss der Haupt-Schmelzsicherung und eine Massespannung eingeschleift ist und durch das Einschaltsignal gesteuert wird, – einen ersten Inverter (108), der eingangsseitig an den zweiten Anschluss der Haupt-Schmelzsicherung angeschlossen ist und ausgangsseitig ein erstes (SCTN1) der Schaltsteuersignale abgibt, – einen zweiten NMOS-Transistor (110), der zwischen den zweiten Anschluss der Haupt-Schmelzsicherung und die Massespannung eingeschleift ist und durch das erste Schaltsteuersignal gesteuert wird, und – einen zweiten Inverter (112), der ein zweites (SCTN2) der Schaltsteuersignale, das komplementär zum ersten Schaltsteuersignal ist, in Abhängigkeit vom Ausgangssignal des ersten Inverters abgibt.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit Hauptzellen und redundanten Zellen.
Nach Herstellung von Halbleiterspeicherbauelementen wird üblicherweise ein Auslesevorgang durchgeführt, um defekte Bauelemente zu detektieren und zu entfernen und damit die Gesamtqualität der Bauelemente sicherzustellen. In einem bestimmten derartigen Auslesevorgang wird ein sogenannter Burn-in-Test oder Voralterungstest ausgeführt, der sowohl eine beschleunigte Feldstärke- als auch Temperaturbelastung beinhalten kann. In einem Voralterungstest, üblicherweise auch Belastungstest genannt, wird das Bauelement in einem Zustand betrieben, bei dem die Spannung und die Temperatur auf Werte deutlich höher als die normale Betriebsspannung und -temperatur des Bauelements gesetzt werden. Außerdem wird über eine kurze Zeitspanne hinweg eine Belastungsspannung höher als diejenige an das Bauelement angelegt, die oftmals einen anfänglichen Ausfall während des normalen Betriebs verursacht. Dadurch wird ein Bauelement, in welchem ein Defekt ansonsten nicht vor dem beginnenden Betrieb des Bauelements existiert, im vorhinein erkannt und aus der Produktion herausgenommen. Zwecks Verbesserung der Produktionsausbeute bei gleichzeitig erhöhter Kapazität und höherem Integrationsgrad des Bauelements wird ein Redundanzschema benutzt, bei dem eine redundante Speicherzelle als Ersatz für eine defekte Zelle dient. Im Redundanzschema ist es wichtig, die Redundanzflexibilität zu maximieren, um die Reparatureffizienz zu erhöhen und dadurch die Vergrößerung der Chipabmessung zu minimieren.
Um die Zeitdauer zur Durchführung des Voralterungs-Testvorgangs zu verkürzen, ist es bevorzugt, die Zeitdauer zu erhöhen, während der eine hohe oder niedrige Spannung an alle Zellen über einen Bitleitungs-Abtastverstärker angelegt wird, wie dem Fachmann allgemein bekannt. Üblicherweise wird der Voralterungs-Testvorgang durch Auswählen einer Anzahl von Zellenfeldblöcken größer als die im Normalbetrieb gewählte Anzahl an Zellenfeldblöcken, Aktivieren von Wortleitungen der ausgewählten Zellenfeldblöcke und Anlegen einer Speisespannung VCC oder Massespannung 0 V an mit den aktivierten Wortleitungen verbundene Zellen durchgeführt.
1 zeigt ein Beispiel von herkömmlich im Voralterungs-Testvorgang ausgewählten Zellenfeldblöcken, wobei die Anzahl an Zellenfeldblöcken bei diesem Testvorgang viermal so groß ist wie die Anzahl an im Normalbetrieb aktivierten Zellenfeldblöcken.
2 zeigt ein weiteres herkömmliches Beispiel, bei dem die Anzahl an im Voralterungs-Testvorgang ausgewählten Zellenfeldblöcken achtmal so groß ist wie die Anzahl an aktivierten Zellenfeldblöcken im Normalbetrieb.
Wenn die Anzahl der Wortleitungen, die aktiviert werden, erhöht wird, um die Zeitdauer für den Voralterungs-Testvorgang zu verkürzen, wird die Anzahl an Zellenfeldblöcken, für weiche die Wortleitungen synchron aktiviert werden können, entsprechend verringert. Dadurch wird die Zeilenredundanzflexibilität herabgesetzt. Bei Vergleich der Zellenfeldblöcke von 2 mit jenen von 1 ist ersichtlich, dass die Anzahl der Wortleitungen, die gleichzeitig aktiviert werden können, um das Doppelte erhöht ist, wobei die Anzahl der Zellenfeldblöcke, innerhalb der die Wortleitungen synchron aktiviert werden können, um die Hälfte verringert ist. Gleichzeitig wird die Zeilenredundanzflexibilität um die Hälfte reduziert, die innerhalb der verringerten Anzahl an Blöcken definiert ist.
Dementsprechend kann die Voralterungs-Testdauer gemäß dem vorstehenden Testschema reduziert werden. Es reduziert jedoch auch die Redundanzflexibilität, was in einer Herabsetzung der Produktionsausbeute resultiert. Um eine Verbesserung bezüglich dieser Schwierigkeiten zu erzielen, ist es wünschenswert, die Anzahl an Zeilenredundanzen zu steigern, die Chipabmessung erhöht sich aber dadurch.
In der Patentschrift US 5.732.031 ist ein Halbleiterspeicherbauelement mit Zellenredundanzfunktionalität offenbart, bei dem ein Redundanzsteuersignal von außen benutzerseitig gesteuert werden kann, um die Redundanzfunktionalität in bestimmten Testmodi zu deaktivieren.
In der Patentschrift US 5.912.579 ist ein Halbleiterspeicherbauelement offenbart, bei dem die Möglichkeit geschaffen ist, den Zugriff auf eine redundante Zelle, die eine defekte normale Zelle ersetzt, zu deaktivieren, um beispielsweise eine defekte redundante Zelle durch eine andere redundante Zelle ersetzen zu können.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs genannten Art zugrunde, mit dem sich die Voralterungs-Testdauer ohne Reduzierung der Zeilenredundanzflexibilität verringern lässt.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1.
Beim erfindungsgemäßen Halbleiterspeicherbauelement ist keine redundante Wortleitung zugewiesen, wenn ein spezifischer Testvorgang, wie ein Voralterungs-Testvorgang, ausgeführt wird. Die Zeitdauer für einen Voralterungs-Testvorgang kann dadurch verringert werden, dass viele Wortleitungen synchron aktiviert werden, um viele Zellen während des Voralterungs-Testvorgangs zu belasten. Außerdem kann die Produktionsausbeute durch Maximieren der Zeilenredundanzflexibilität zwecks Minimierung einer Vergrößerung der Chipabmessung während des Normalbetriebs verbessert werden. Dadurch ist es möglich, die Voralterungs-Testdauer durch Maximieren der Effizienz der Zeilenredundanz zu reduzieren, wobei die Anzahl an synchron aktivierten Leitungen während des Voralterungs-Testvorgangs maximiert wird.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
1 und 2 schematische Darstellungen von während eines Voralterungs-Testvorgangs ausgewählten Speicherblöcken gemäß dem Stand der Technik,
3 ein Schaltbild eines übergeordneten Schmelzsicherungsschaltkreises gemäß der Erfindung und
4 ein Schaltbild eines Speicher- und Dekodierschaltkreises für redundante Adressen gemäß der Erfindung.
Zunächst sei angemerkt, dass ein erfindungsgemäßer übergeordneter Schmelzsicherungsschaltkreis, auch Haupt- oder Master-Schmelzsicherungsschaltkreis bezeichnet, eine übergeordnete Schmelzsicherung, auch Haupt- oder Master-Schmelzsicherung bezeichnet, umfasst, um anzuzeigen, ob ein Reparaturvorgang durchgeführt wird oder nicht. Ein Speicher- und Dekodierschaltkreis für Adressen speichert Adresseninformationen, die zu einer defekten Zelle gehören. Der Speicher- und Dekodierschaltkreis für Adressen stellt fest, ob die gespeicherten Adresseninformationen identisch mit momentanen Adresseninformationen sind, und erzeugt ein Redundanzmerkersignal in Abhängigkeit vom festgestellten Resultat. Wenn das Redundanzmerkersignal aktiviert wird, wird eine redundante anstelle einer defekten Speicherzelle ausgewählt.
3 zeigt einen erfindungsgemäßen übergeordneten Schmelzsicherungsschaltkreis 100, der aus zwei p-Kanal Metall-Oxid-Halbleiter(PMOS)-Transistoren 102, 106, zwei n-Kanal MOS-Transistoren 104, 110, einer übergeordneten Schmelzsicherung MF und zwei Invertern 108, 112 aufgebaut ist. Der PMOS-Transistor 102 weist einen Strompfad auf, der zwischen einer Versorgungsspannung und einem Anschluss der Hauptschmelzsicherung MF gebildet ist, und an eine Gate-Elektrode desselben wird ein Einschaltsignal PSET angelegt. Der NMOS-Transistor 104 weist einen Strompfad auf, der zwischen dem anderen Anschluss der Hauptschmelzsicherung MF und einer Massespannung gebildet ist, während an eine Gate-Elektrode desselben das Einschaltsignal PSET angelegt wird. Der PMOS-Transistor 106 weist einen Strompfad auf, der zwischen der Versorgungsspannung und einem Knoten ND1 gebildet ist, während eine Gate-Elektrode dieses Transistors 106 an ein Voralterungstest-Merkersignal PBINB angekoppelt ist.
Das Einschaltsignal PSET behält einen niedrigen Pegel bei, solange die Versorgungsspannung nicht auf einen vorgegebenen Pegel gelangt, während es auf hohen Pegel geht, wenn die Versorgungsspannung auf den vorgegebenen Pegel geht oder diesen übersteigt. Das Voralterungstest-Merkersignal PBINB wird von einem herkömmlichen, nicht gezeigten Modusregistersatz (MRS) bereitgestellt. Es ist so programmiert, dass es für einen Voralterungs-Testmodus einen niedrigen Pegel und für einen Normalbetriebsmodus einen hohen Pegel aufweist, und zwar gemäß einer Kombination von Adressensignal und externem Signal zur Festlegung eines spezifischen Testmodus. Ein Beispiel, welches den MRS zeigt, ist in der Patentschrift US 5.973.988 offenbart.
Wie aus 3 weiter ersichtlich, ist der Inverter 108 mit einem Eingangsanschluss an den Knoten ND1 angeschlossen, und der Inverter 112 ist mit einem Eingangsanschluss an einen Ausgangsanschluss des Inverters 108 angeschlossen. Der Inverter 108 liefert ein erstes Schaltsteuersignal SCTN1, und der Inverter 112 liefert ein zweites Schaltsteuersignal SCTN2. Die beiden Schaltsteuersignale SCTN1 und SCTN2 werden an einen Speicher- und Dekodierschaltkreis 200 für Adressen angelegt, der unten in Verbindung mit 4 erläutert wird. Der NMOS-Transistor 110 weist einen Strompfad auf, der zwischen dem Knoten ND1 und der Massespannung gebildet ist, während eine Gate-Elektrode dieses Transistors 110 an den Ausgangsanschluss des Inverters 108 gekoppelt ist. Der Inverter 108 und der NMOS-Transistor 110 bilden einen Zwischenspeicherschaltkreis.
4 zeigt den Speicher- und Dekodierschaltkreis 200 für Adressen, der mehrere Schmelzsicherungen F1, F2, F3, F4 und mehrere NMOS-Transistoren 202, 204, 206, 208 aufweist, von denen je einer mit einer der Schmelzsicherungen F1, F2, F3, F4 in Reihe geschaltet ist. Die Schmelzsicherungen F1, F2, F3, F4 speichern Blockauswahlsignale DRABLK zur Zuweisung eines jeweiligen Speicherblocks, der eine defekte Speicherzelle besitzt, und Wortleitungsauswahlsignale DRAWL zur Zuweisung der defekten Speicherzelle. Die NMOS-Transistoren 202, 204, 206, 208 werden synchron in Abhängigkeit vom ersten Schaltsteuersignal SCTN1, dass vom Hauptschmelzsicherungsschaltkreis 100 der 3 bereitgestellt wird, leitend bzw. sperrend geschaltet. Der Speicherund Dekodierschaltkreis 200 für Adressen umfasst PMOS-Transistoren 210 und 212, NMOS-Transistoren 214, 216, 218 und 220, NAND-Gatter 222 und 226 sowie einen Inverter 224.
Der NMOS-Transistor 202 und die Schmelzsicherung F1 sind seriell zwischen das Wortleitungsauswahlsignal DRAWL und einen Knoten ND2 eingeschleift, und in gleicher Weise sind zwischen das Signal DRAWL und den Knoten ND2 der NMOS-Transistor 204 und die Schmelzsicherung F2 seriell eingeschleift. Der NMOS-Transistor 206 und die Schmelzsicherung F3 sind seriell zwischen das Blockauswahlsignal DRABLK und einen Knoten ND3 eingeschleift, und in gleicher Weise sind der NMOS-Transistor 208 und die Schmelzsicherung F4 seriell zwischen dieses Signal DRABLK und den Knoten ND3 eingeschleift. Gate-Elektroden der NMOS-Transistoren 202, 204, 206, 208 sind an das erste Schaltsteuersignal SCTN1 angekoppelt. Der PMOS-Transistor 210 ist zwischen den Knoten ND2 und die Versorgungsspannung eingeschleift, und der PMOS-Transistor 212 ist zwischen einen Knoten ND3 und die Versorgungsspannung eingeschleift. Gate-Elektroden der PMOS-Transistoren 210 und 212 sind an einen Ausgang des NAND-Gatters 226 angekoppelt. Die NMOS-Transistoren 214 und 218 sind seriell zwischen den Knoten ND2 und die Massespannung eingeschleift, und die NMOS-Transistoren 216 und 220 sind seriell zwischen den Knoten ND3 und die Massespannung eingeschleift. Gate-Elektroden der NMOS-Transistoren 214 und 216 sind an das zweite Schaltsteuersignal SCTN2 angekoppelt. Gate-Elektroden der NMOS-Transistoren 218 und 220 sind an einen Ausgang des NAND-Gatters 226 gekoppelt. Die Knoten ND2 und ND3 sind mit je einem Eingang des NAND-Gatters 222 verbunden, und der Inverter 224 liefert ein Redundanzmerkersignal PRENi in Abhängigkeit von einem Ausgangssignal des NAND-Gatters 222.
Die Hauptschmelzsicherung MF von 3 behält einen verbundenen Zustand, solange eine Hauptspeicherzelle des zugehörigen Speicherblocks nicht repariert wird, und sie wird durchtrennt, wenn die Hauptspeicherzelle repariert wird. Ein Signal PRTR ist im MRS so programmiert, dass es anzeigt, ob eine Wortleitung der normalen oder der redundanten Wortleitungen ausgewählt ist. Speziell ist das Signal PRTR so programmiert, dass es einen niedrigen Pegel einnimmt, wenn eine normale Wortleitung ausgewählt wird, während es einen hohen Pegel einnimmt, wenn eine redundante Wortleitung ausgewählt wird.
Für den Fall, dass die Hauptschmelzsicherung MF durchtrennt ist, geht das erste Schaltsteuersignal SCTN1, wenn der Normalbetrieb nach dem Einschalten ausgeführt wird, d. h. nachdem das Signal PBINB einen hohen Pegel beibehalten hat, auf niedrigen Pegel, während das zweite Schaltsteuersignal SCTN2 auf hohen Pegel gelangt. Wenn das Steuersignal PRTR auf hohen Pegel geht, erzeugt der Speicher- und Dekodierschaltkreis 200 für Adressen ein Redundanzmerkersignal PRENi auf hohem Pegel für die redundante Wortleitung, die zu der zu aktivierenden externen Zeilenblockadresse gehört. Die normale Wortleitung wird dann deaktiviert, wie dem Fachmann allgemein bekannt.
Beispiele für den vorstehenden Betrieb sind in der Patentschrift US 5.327.380 , in der Patentschrift US 5.355.339 , in der Patentschrift US 6.067.268 und in der Patentschrift US 6.094.382 offenbart.
Wenn der Voralterungs-Testvorgang durchgeführt wird oder das Signal PBINB auf niedrigen Pegel gelangt, geht das erste Schaltsteuersignal SCTN1 auf hohen Pegel, während das zweite Schaltsteuersignal SCTN2 auf niedrigen Pegel geht. Die NMOS-Transistoren 202, 204, 206, 208 werden sperrend geschaltet, während die NMOS-Transistoren 214 und 216 leitend geschaltet werden. Dadurch werden die Signale DRAWL und DRABLK nicht zum Speicher- und Dekodierschaltkreis 200 für Adressen geliefert. Wenn das Steuersignal PRTR auf niedrigem Pegel gehalten wird, d. h. die normalen Wortleitungen für den Voralterungstest ausgewählt werden, empfängt das NAND-Gatter 222 einen niedrigen Pegel von den Knoten ND2 und ND3. Daher ist das Redundanzmerkersignal PRENi deaktiviert, um die zu der externen Adresse gehörige normale Wortleitung zu aktivieren. Wenn das Steuersignal PRTR auf hohem Pegel gehalten wird, d. h. die redundanten Wortleitungen für den Voralterungstest ausgewählt werden, empfängt das NAND-Gatter 222 einen hohen Pegel von den Knoten ND1 und ND2. Daher ist das Redundanzmerkersignal PRENi aktiviert, um die zu der externen Adresse gehörige redundante Wortleitung zu aktivieren.
Beim erfindungsgemäßen Halbleiterspeicherbauelement kann somit die für den Voralterungs-Testvorgang benötigte Zeitdauer dadurch verkürzt werden, dass viele Wortleitungen synchron aktiviert werden, um während des Voralterungs-Testvorgangs vielen Zellen eine Belastung aufzuerlegen. Außerdem kann die Produktionsausbeute verbessert werden, indem die Zeilenredundanzflexibilität zwecks Minimierung einer Erhöhung der Chipabmessung während des Normalbetriebs maximiert wird.

Claims

Halbleiterspeicherbauelement mit – einer Mehrzahl von Hauptzellen und einer Mehrzahl von redundanten Zellen, – einem Speicher- und Dekodierschaltkreis (200) für Adressen zur Speicherung von Adressinformation, die sich auf eine defekte Hauptzelle bezieht, und zur Erzeugung eines Redundanzmerkersignals, wenn die zur gespeicherten Adressinformation gehörige defekte Hauptzelle durch eine momentane Adressinformation zugewiesen wird, und – einem Haupt-Schmelzsicherungsschaltkreis (100) zur Erzeugung von Schaltsteuersignalen (SCTN1, SCTN2) abhängig davon, ob sich eine Haupt-Schmelzsicherung (MF) in einem verbundenen oder unterbrochenen Zustand befindet, mit Speicherung, ob die defekte Hauptzelle durch die redundante Zelle ersetzt wird, wobei der Haupt-Schmelzsicherungsschaltkreis die Schaltsteuersignale zusätzlich in Abhängigkeit von einem zugeführten spezifischen Testsignal (PBINB) erzeugt, das einen spezifischen Testmodus anzeigt, wobei die Schaltsteuersignale dem Speicher- und Dekodierschaltkreis zugeführte Adressinformation bei Vorliegen des Testmodus unabhängig vom Zustand der Haupt-Schmelzsicherung wegschalten, wobei der Haupt-Schmelzsicherungsschaltkreis folgende Elemente enthält: – einen ersten PMOS-Transistor (102), der zwischen eine Versorgungsspannung und einen ersten Anschluss der Haupt-Schmelzsicherung (MF) eingeschleift ist und durch ein Einschaltsignal (PSET) gesteuert wird, – einen zweiten PMOS-Transistor (106), der zwischen die Versorgungsspannung und einen zweiten Anschluss der Haupt-Schmelzsicherung eingeschleift ist und durch das spezifische Testsignal (PBINB) gesteuert wird, – einen ersten NMOS-Transistor (104), der zwischen den zweiten Anschluss der Haupt-Schmelzsicherung und eine Massespannung eingeschleift ist und durch das Einschaltsignal gesteuert wird, – einen ersten Inverter (108), der eingangsseitig an den zweiten Anschluss der Haupt-Schmelzsicherung angeschlossen ist und ausgangsseitig ein erstes (SCTN1) der Schaltsteuersignale abgibt, – einen zweiten NMOS-Transistor (110), der zwischen den zweiten Anschluss der Haupt-Schmelzsicherung und die Massespannung eingeschleift ist und durch das erste Schaltsteuersignal gesteuert wird, und – einen zweiten Inverter (112), der ein zweites (SCTN2) der Schaltsteuersignale, das komplementär zum ersten Schaltsteuersignal ist, in Abhängigkeit vom Ausgangssignal des ersten Inverters abgibt.
Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass das spezifische Testsignal ein Voralterungs-Testsignal ist.
Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass das Voralterungs-Testsignal in einem Modusregistersatz so programmiert ist, dass es während eines Voralterungs-Testvorgangs auf niedrigem Pegel aktiviert und während eines Normalbetriebs auf hohem Pegel deaktiviert ist.
Halbleiterspeicherbauelement nach Anspruch 2 oder 3, weiter gekennzeichnet durch ein Zeigersignal (PRTR), das anzeigt, ob für den Voralterungs-Test eine normale oder eine redundante Wortleitung ausgewählt wird, wobei das Zeigersignal zusätzlich zu den Schaltsteuersignalen an den Speicher- und Dekodierschaltkreis für Adressen angelegt wird.
Halbleiterspeicherbauelement nach Anspruch 4, weiter dadurch gekennzeichnet, dass das Zeigersignal (PRTR) in einem Modusregistersatz bereitgestellt ist.