DE3382802T2

DE3382802T2 - Halbleiterspeichergerät

Info

Publication number: DE3382802T2
Application number: DE3382802T
Authority: DE
Inventors: Hiroshi Iwahashi; Kiyofumi Ochii
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-05-28
Filing date: 1983-05-25
Publication date: 1996-07-25
Anticipated expiration: 2003-05-26
Also published as: JPS6240795B2; EP0095721A3; EP0095721B1; US4639895A; EP0095721A2; DE3382802D1; JPS58208998A

Description

Die vorliegende Erfindung betrifft eine Halbleiter- Speichervorrichtung.
Bei der Fertigung von Halbleiter-Speichervorrichtungen erhöht sich zusammen mit der Vergrößerung der Speicherkapazität auch die Wahrscheinlichkeit des Auftretens von Fehlerbits. Halbleiter-Speichervorrichtungen, die Fehlerbits enthalten, wurden immer als defekte Speichervorrichtungen betrachtet und als solche verworfen. Dieses Verwerfen defekter Speichervorrichtungen führt zu einer Erhöhung der Fertigungskosten und einer Verschwendung von Material.
In den letzten Jahren, wurden zur Heilung derartiger Defekte, einige Maßnahmen getroffen, um defekte Speicherzellen zu retten. Ein Beispiel einer solchen Maßnahme, wäre das Bereitstellen eines Hilfsspeichers zusätzlich zu einem Hauptspeicher, so daß dann, wenn der Hauptspeicher ein Fehlerbit enthält, der Hilfsspeicher an der Stelle des Fehlerbits verwendet, und somit der defekte Hauptspeicher gerettet wird. Mit anderen Worten ausgedrückt, stellt dieses Beispiel durch das Vorsehen des Hilfsspeichers eine Redundanzfunktion für den das Fehlerbit enthaltenden Hauptspeicher bereit.
Eine schematische Darstellung einer Halbleiter-Speichervorrichtung mit einem derartigen Hilfsspeicher ist in Fig. 1 dargestellt. In der Figur wird ein Ausgangssignal aus einen Adressenpuffer 1 an einen Hauptadressendekoder 2 und eine Hilfsadressendekoder 3 abgelegt. Ein dekodiertes Ausgangssignal des Hauptadressendekoders 2 wird an einen Hauptspeicher 4 angelegt, wodurch eine von den zeilenleitungen in dem Hauptspeicher selektiert wird. Dann werden mittels eines Schreibsignals oder Lesesignals Daten in die mit der selektierten zeilenleitung verbundenen Speicherzellen geschrieben oder davon ausgelesen. Der Hauptadressendekoder wird in seinem Kodiervorgang durch das Ausgangssignal des Hilfsadressendekoders 3 gesteuert. Das dekodierte Ausgangssignal des Hilfsadressendekoders 3 wird an den Hilfsspeicher 5 angelegt, um eine der Zeilenleitungen in dem Hilfsspeicher 5 zu selektieren. Dann werden mittels eines Schreibsignals Daten in die mit der selektierten Zeilenleitung verbundenen Speicherzellen geschrieben oder von derselben mittels eines Lesesignals ausgelesen.
Der Hilfsadressendekoder 3 ist so programmiert, daß er dann, wenn der Hauptspeicher 4 eine fehlerhafte Bitzelle enthält, das der Adresse der fehlerhaften Bitzelle entsprechende dekodierte Ausgangssignal erzeugt. Daher selektiert das Ausgangssignal des Hilfsdekoders 3 den Hilfsspeicher 5, wenn eine fehlerhafte Bitzelle in dem Hauptspeicher 5 selektiert wird. In dieser Beschreibung bedeutet zu Vereinfachung der Erläuterung "eine fehlerhafte Bitzelle ist selektiert" daß "eine mit einer fehlerhaften Bitzelle verbundene Zeilenleitung selektiert ist". In ähnlicher Weise wird, "ein Hilfsspeicher 5 ist selektiert", in der Bedeutung gebraucht, "eine mit der Speicherzelle des Hilfsspeichers 5 verbundene Zeilenleitung, welche anstelle der fehlerhaften Bitzelle in dem Hauptspeicher verwendet wird, ist selektiert".
Der Hilfsadressendekoder 3 arbeitet gesteuert von einem Fehlerbitersatz-Steuersignalgenerator 6 der ein Steuersignal zum Ersetzen eines Fehlerbits erzeugt. Der Fehlerbitersatz- Steuersignalgenerator 6, welcher nicht-flüchtige Speicherelemente enthält, speichert die Information, welche dann, wenn ein Fehler in dem Hauptspeicher 4 enthalten ist, den Hilfsdekoder so betreibt, daß er die Bitzelle des Hilfsspeichers 5 anstelle der fehlerhaften Bitzelle selektiert. Der Steuersignalgenerator 6 gibt ein Steuersignal für den Ersatz des fehlerhaften Bits an den Hilfsadressendekoder 3 auf der Basis dieser Information aus, wodurch er den Vorgang steuert.
In der so angeordneten Halbleiter-Speichervorrichtung wird dann, wenn keine fehlerhafte Bitzelle in dem Hauptspeicher 4 vorliegt kein Steuersignal erzeugt und nur der Hauptspeicher arbeitet, um eine korrekte Bitzelle zu selektieren. Der Ausdruck "eine korrekte Bitzelle ist ausgewählt" bedeutet, daß "eine init einer korrekten Bitzelle verbundene Zeilenleitung ausgewählt ist". Wenn eine fehlerhafte Bitzelle in dem Hauptspeicher enthalten ist, selektiert der Hilfsadressendekoder 3 eine Speicherzelle in dem Hilfsspeicher 5. Ferner beendet zu diesem Zeitpunkt das dekodierte Ausgangssignal des Hilfsadressendekoders 3 den Dekodierungsvorgang des Hauptadressendekoders 2, was den zu Zugriff auf den Hauptspeicher 4 blockiert. Durch diesen Vorgang wird die fehlerhafte Bitzelle in dem Hauptspeicher 4 durch eine Speicherzelle in dem Hilfsspeicher 5 ersetzt.
Die Fig. 2A und 2B zeigen Schaltbilder von zwei Beispielen des Fehlerbitersatz-Steuersignalgenerators 6. In dem Beispiel von Fig. 2A ist ein aus Polysilizium bestehendes Schmelzsicherungselement F als ein nicht-flüchtiges Speicherelement zwischen einer Energiequelle VD und einem Ausgangsanschluß AUS eingefügt. Ein Programmierungs-Anreicherungs-MOS-Transistor 7 ist zwischen dem Ausgangsanschluß AUS und Masse eingefügt. Ein Verarmungs-MOS-Transistor 8 ist ebenfalls zwischen dem Ausgangsanschluß AUS und Masse eingefügt. Ein Programmiersignal P wird an die Gate-Elektrode des Programmierungs-MOS-Transistors 7 angelegt. Die Gate- Elektrode des MOS-Transistors 8 ist mit Masse verbunden. In der in Fig. 2B dargestellten Schaltung ist ein Programmierungs-Anreicherungs-MOS-Transistor 7 zwischen einem Anlegepunkt der Energiequelle VD und einem Ausgangsanschluß AUS eingefügt. Ein Verarmungs-MOS-Transistor 8 ist ebenfalls zwischen dem VD-Anlegepunkt und dem Ausgangsanschluß AUS eingefügt. Eine Schmelzsicherung F ist zwischen dem Ausgangsanschluß AUS und Masse eingefügt. Ein Programmierungssignal P wird an die Gate-Elektrode des MOS-Transistors 7 angelegt und die Gate-Elektrode des MOS-Transistors 8 ist mit dem Ausgangsanschluß AUS verbunden.
Wenn in der in Fig. 2A dargestellten Schaltung die Schmelzsicherung nicht durchgebrannt ist, wird ein Signalpegel an dem Ausgangsanschluß AUS auflogisch "1" gehalten. da ein Widerstandsverhältnis des MOS-Transistors 8 zu dem Sicherungselement F extrem groß ist. Andererseits wird der Ausgangsanschluß AUS, wenn sie durchgebrannt ist, durch den MOS-Transistor 8 auf Masse gelegt und auflogisch "0" gehalten. Um die Schmelzsicherung durchzuschmelzen, wird ein Programmierungssignal P mit logisch "1" an die Gate-Elektrode des Programmierungstransistors 7 angelegt. Das Anlegen des Programmierungssignals P schaltet den MOS-Transistor 7 ein, um einen hohen Strom durch die Schmelzsicherung F fließen zu lassen. Die zu diesem Zeitpunkt erzeugte Joule'sche Wärme brennt die Schmelzsicherung F durch. Wenn die Schmelzsicherung durchgebrannt ist, wird das Signal P wieder zu logisch "0", um den MOS-Transistor 7 abzuschalten. Wenn ein Signal an dem Ausgangsanschluß AUS, d.h., das Fehlerbitersatz-Steuersignal beispielsweise logisch "1" ist, wird der Dekodiervorgang des Hilfsadressendekoders 3 beendet. Wenn es beispielsweise logisch "0" ist, wird der Dekodiervorgang ausgeführt.
In der in Fig. 2B dargestellten Schaltung wird anders als in der in Fig. 2A dargestellten Schaltung dann, wenn die Schmelzsicherung F nicht ausgebrannt ist, ein Signalpegel an dem Ausgangsanschluß AUS aufgrund eines Widerstandsverhältnisses des MOS-Transistors 8 zu der Schmelzsicherung auf logisch "0" gehalten. Wenn sie durchgebrannt ist, wird der Ausgangsanschluß AUS über den MOS-Transistor 8 mit der Energiequelle VD verbunden und liegt auflogisch "1". Zum Durchbrennen der Schmelzsicherung F wird ein Programmierungssignal mit logisch "1" an die Gate-Elektrode des MOS- Transistors 7 angelegt. Nach dem Anlegen des Programmierungssignals P, schaltet der MOS-Transistor 7 ein, um einen hohen Strom durch die Schmelzsicherung F fließen zu lassen. In dieser Schaltung wird, wenn das Signal am Ausgangsanschluß AUS, oder das Steuersignal auflogisch "0" liegt, der Dekodierungsvorgang des Hilfsadressendekoder 3 beendet; wenn es auflogisch "1" liegt, wird der Dekodie rungsvorgang ausgeführt.
Die Fig. 3 zeigt eine Konfiguration des Hilfsadressendekoders 3, wenn kein Fehlerbitersatz-Steuersignalgenerator 6 verwendet wird. Der Hilfsadressendekoder besteht aus einem Verarmungs-MOS-Transistor 9, mehreren Treiber-Anreicherungs- MOS-Transistoren, die an ihren Eingängen von dem Adressenpuffer 1 erzeugte Adressensignale A0, 0, A1, 1, ... n aufweisen, und mehreren Schmelzsicherungen FB die zwischen den MOS-Transistoren 10 und 9 eingefügt sind.
Der Hilfsadressendekoder ist so programmiert, daß er dann, wenn eine von den Adressensignalen A0 = A1 = ... An = 0 selektierte Speicherzelle von den Speicherzellen des Speichers 4 eine fehlerhafte Bitzelle ist, ein der Adresse entsprechendes Dekoderausgangssignal erzeugt. Diese Programmierung wird durchgeführt, indem die mit dem MOS-Transistor verbundene Schmelzsicherung FB durchgebrannt wird, der die Adressensignale 0, 1, ... n an der Gate-Elektrode empfängt. Wenn der Hilfsadressendekoder so programmiert ist, wird nach der Eingabe der Adressensignale A0 = A1 = ... = An = 0 eine Speicherzelle in dem Hilfsspeicher spezifiziert.
In dem in Fig. 3 dargestellten Hilfsadressendekoder ist es erforderlich, die durch die Inhalte des eingegeben Adressen bestimmten mehreren Schmelzsicherungen FB durchzubrennen, um den Hilfsspeicher zu selektieren. Die Schmelzsicherungs elemente werden durch Joule'sche Wärme von einem Laser oder von einem Strom, wie vorstehend erwähnt, geschmolzen. Dieses Schmelzverfahren bringt jedoch einige Probleme mit sich: Anhaften des geschmolzenen Materials an der umgebenden Schaltung, Reduzierung der Zuverlässigkeit der Speichervorrichtung, oder irrtümliche Programmierung aufgrund eines Schmelzfehlers, oder eine schlechte Zuverlässigkeit des geschmolzenen Abschnitts. Daher ist es offensichtlich, daß zum Vermeiden dieser Probleme, die Anzahl der Schmelzabschnitte so klein wie nur möglich sein soll. Mit den letzten Fortschritten bei den diskreten Herstellungsverfahren für integrierte Schaltungen hat sich die Speicherkapazität erhöht und somit hat sich auch die Anzahl der Bits eines Adresseneingangssignals ebenfalls erhöht. Somit erhöht sich auch die Anzahl durchgebrannter Schmelzsicherungselemente, wenn der Hilfsspeicher verwendet wird. Aus diesem Grunde ist eine sofortige Lösung der vorgenannten Probleme dringend erwünscht.
Fig. 4 stellt eine weitere Ausführungsform eines herkömmlichen Hilfsspeichers dar. Dieser Hilfsdekoder verwendet nicht die in dem Hilfsdekoder von Fig. 3 verwendeten Schmelzsicherungselemente FB, sondern stattdessen Programmierungsschaltungen. Die Programmierungsschaltungen sind jeweils für den Treibertransistor 10 in einer Eins-zu-Eins-Entsprechung vorgesehen. Zwecks Erleichterung der Darstellung ist nur eine mit "11i" bezeichnete Programmierungsschaltung dargestellt. Der Treibertransistor 10i wird von einer aus der Programmierungsschaltung 11i abgeleiteten Programmierungssignal Ci über die Gate-Elektrode gesteuert. Die anderen Treibertransistoren 10&sub0; bis 10m werden über die Gate-Elektrode von Programmierungssignalen gesteuert, die von den entsprechenden Programmierungsschaltungen angelegt werden. In dieser Schaltung ist ebenfalls ein Anreicherungs-MOS-Transistor 10DR parallel zu den Treibertransistoren 10&sub0; bis 10m vorgesehen. Die Programmierungsschaltung 10i besteht aus einem Schmelzsicherungselement FC, Anreicherungs-MOS-Transistoren 12 bis 17 und Verarmungs-MOS-Transistoren 18 bis 20. Die Drain/Source-Pfade der MOS-Transistoren 12 und 13 sind an einem Ende mit Adressensignalen Ai und i verbunden. Ein von dem Steuersignalgenerator 6 (siehe Fig. 1) erzeugtes und geliefertes Steuersignal für den Ersatz des fehlerhaften Bits wird in die Gate-Elektroden der Transistoren 16 und 17 eingegeben. Ein aus dem Fehlerbitersatz-Steuersignalgenerator 6 abgeleitetes Ausgangssignal AUS wird auch an die Gate- Elektrode des parallelgeschalteten Transistors 10DR angelegt. Die anderen Enden der MOS-Transistoren 12 und 13 sind miteinander verbunden und der gemeinsame Verbindungspunkt stellt einen mit der Gate-Elektrode des Treibertransistors 10i verbundenen Ausgangsanschluß bereit.
Wenn bei einer derartigen Anordnung, der Hilfsspeicher nicht verwendet wird, wird das Ersatzsignal AUS auflogisch "1" gesetzt. In diesem Falle wird der MOS-Transistor 10DR eingeschaltet und daher der Hilfsspeicher nicht selektiert.
Wenn eine fehlerhafte Speicherzelle in dem Hauptspeicher vorliegt und der Hilfsspeicher verwendet wird, liegt das Ersatzsignal AUS auf logisch "0". In diesem Falle ist der MOS- Transistor 10DR ausgeschaltet, so daß der Ausgangssignalpegel des Hilfsdekoders von den logischen Pegeln der Gate-Steuersignale C0, C1, ..., Ci, ..., Cm bestimmt wird. Wenn die Zelle an der von dem Adressensignal A0 = 0 spezifizierten Adressenstelle eine fehlerhafte Bitzelle ist, wird das Schmelzsicherungselement FC geschmolzen. Dann wird das Gate-Elektrodensignal des MOS-Transistors 12 zu logisch "1" und der MOS- Transistor 12 wird eingeschaltet. Der MOS-Transistor 13 wird ausgeschaltet und dessen Gate-Elektrodensignal ist auf logisch "0". Die Programmierungsschaltung 11i erzeugt das Eingangsadressensignal Ai als das Ausgangssignal Ci. Demzufolge liegt dann, wenn das Signal mit logisch "0" als Eingangsadressensignal Ai ankommt, das Programmierungssignal Ci aus der Programmierungsschaltung 11i auflogisch "0" und der mit der Programmierungssignal Ci versorgte Treibertransistor loi ist ausgeschaltet. Daher wird dann, wenn alle anderen Treibertransistoren 10&sub0; bis 10m ausgeschaltet sind, der Hilfsspeicher selektiert. Es werde nun ein Fall betrachtet, bei dem die Speicherbitzelle an einer von dem Adressensignal Ai = 1 spezifizierten Speicherstelle eine fehlerhafte Bitzelle ist. In diesem Falle wird das Schmelzsicherungselement FC nicht durchgebrannt. Demzufolge ist der Transistor 12 ausgeschaltet während der Transistor 13 eingeschaltet ist. Die Schaltung 11i erzeugt ein Eingangsadressensignal i als Programmierungssignal Ci. Demzufolge liegt dann, wenn das Eingangsadressensignal Ai auflogisch "1" liegt (d.h., i = 0), das von der Schaltung 11i erzeugte Ausgangssignal ebenfalls auflogisch "0", so daß der Treibertransistor 10i ausgeschaltet ist. Demzufolge wird wie in den vorstehenden Fall, wenn alle anderen Treibertransistoren 10&sub0; bis 10m aus geschaltet sind, der Hilfsspeicher selektiert. Bei dieser Schaltungskonstruktion ist es, wenn eine fehlerhafte Bitzelle an der Adresse Ai = 1 vorliegt, nicht erforderlich, das Schmelzsicherungselement FC zu schmelzen. Daher wird die Anzahl der zu schmelzenden Schmelzsicherungselemente FC in dieser Schaltungskonstruktion geringer als in der Schaltung von Fig. 3.
Gemäß vorstehender Beschreibung fließt in herkömmlichen Halbleiter-Speichervorrichtungen mit einer Redundanzfunktion gemäß Darstellung in den Fig. 1 bis 4 auch dann Strom durch den Hilfsspeicher und den Hilfsspeicherdekoder, wenn sie nicht verwendet werden, womit Energie verschwendet wird. Wenn der Hilfsspeicher und der Hilfsdekoder verwendet werden, werden die entsprechende Hauptdekoderschaltung und der Hauptspeicherbereich nicht verwendet. In der vorgenannten Halbleiter-Speichervorrichtung fließt Strom auch in die Hauptdekoderschaltung und den Hauptdekoderbereich, welche nicht verwendet werden, womit mehr Energie verschwendet wird.
Üblicherweise werden für die Beurteilung ob oder ob keine fehlerhafte Bitzelle in dem Hauptspeicher vorliegt, eine Speicherbitzelle in dem Hauptspeicher durch den Hauptdekoder selektiert und Daten in der selektierten Speicherbitzelle gespeichert. Dann werden die Daten ausgelesen und mit den originalen Daten verglichen. In dem Falle eines Speichers, bei welchem der Energieverbrauch zum Zeitpunkt eines Ruhezustandsbetriebs (Standby-Betriebs) im wesentlichen auf Null reduziert werden muß, wie bei CMOSRAM's "Komplementär-MOS- Transistoren) muß sogar eine Speicherzelle, in der ein extrem kleiner Strom fließt, als eine fehlerhafte Bitzelle behandelt werden. Dieser extrem kleine Strom kann beispielsweise ein durch den Transistor fließender Leckstrom, ein Leckstrom aufgrund der Detektion eines PN-Übergangs, ein Kurzschlußstrom in der Speicherbitzelle, wenn die Energiequelle und Masse durch ein extrem großes Widerstandselement in der Speicherzelle kurzgeschlossen werden, oder dergleichen sein. Diese Ströme sind extrem klein, und führen nicht zu der Zerstörung von Daten in der Speicherbitzelle. Daher beurteilt das herkömmliche Detektionsverfahren die Speicherbitzelle mit einem solch extrem kleinen Strom als fehlerfrei Speicherzelle. Mit anderen Worten gesagt, kann das herkömmliche Detektionsverfahren keine Speicherzellen mit extrem kleinem Strom detektieren.
Die WO-A-8 001 732 wird als der am nächsten kommende Stand der Technik betrachtet. Sie offenbart eine Halbleiter- Speichervorrichtung, die einen Hauptspeicher (12) mit Standard-Zeilen und -Spalten und einen Hilfsspeicher (13, 14) mit Reserve-Zeilen und -Spalten aufweist. Die Standard-Zeilen bilden Speicherabschnitte, welche im Falle eines Defektes durch einen entsprechenden Abschnitt des Hilfsspeicher zu ersetzen sind. Mehrere Zeilenleitungen (22) und mehrere Spaltenleitungen sind mit den Speicherzellen verbunden. Es sind Schmelzsicherungseinrichtungen (21) vorgesehen, um dann, wenn sie durchgeschmolzen sind, die Zeilenleitung (22) der Speicherzellen zumindest eines dieser Abschnitte des Hauptspeichers von einer hohen Treiberspannung abzutrennen. Eine Schalteinrichtung (29) ist in Reihe mit der Schmelzsicherungseinrichtung (21) zwischen der hohen Treiberspannung und der Zeilenleitung (22) eingefügt. Eine Steuereinrichtung (23, ..., 28) ist zum Ein- und Ausschalten vorgesehen, um den Zustand der Schalteinrichtung (29) in Übereinstimmung mit einem Adressensignal (A0, ..., An) zu ändern, um den Fluß elektrischen Stroms von dem Anschlußpunkt der hohen Treiberspannung in die Zeilenleitung (22) durch die Schmelzsicherungseinrichtung (21) und die Schaltereinrichtung (29) zu steuern. Die Halbleiter-Speichervorrichtung wird vor ihren Einsatz getestet, und wenn irgendeine Zelle für fehlerhaft befunden wird, wird die Schmelzsicherung vorteilhaft mittels Laserverdampfung geöffnet.
Weiter wird Bezug auf die US-A-3 758 761 genommen, welche einen Speicher mit mehreren Subsystemen offenbart, welche freigegeben werden, wenn sie gewünschte Leistungsspezifikationen erfüllen. Wenn irgendwelche freigegebene Subsysteme nacheinander Fehlfunktionen zeigen, sperren Selektions schaltungen automatisch die nicht funktionierenden Subsysteme und geben Ersatzsubsysteme frei, welche die gewünschten Leitungsfunktionen erfüllen, aber nicht ursprünglich selektiert waren.
Das gleiche Prinzip eines Ersatz-Reservespeichers für fehlerhafte Speicher ist in der GB-A-2 067 836 offenbart. Hier wird der Ersatz durch eine irreversible Veränderung des Widerstandswertes eines veränderbaren Widerstandselementes durch das Anlegen eines elektrischen Stroms ausreichender Größe ausgelöst. Ein Leistungsschalter reagiert auf die irreversible Widerstandswertveränderung, um den Reservespeicher mit Energie zu versorgen.
Demzufolge besteht eine Aufgabe der vorliegenden Erfindung darin, eine Halbleiter-Speichervorrichtung bereitzustellen, welche einen verschwenderischen Energieverbrauch aufgrund eines Stromflußes in eine Dekoderschaltung oder in einen Speicher, die nicht verwendet werden, verhindert.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiter-Speichervorrichtung bereitzustellen, welche eine Speicherbitzelle detektieren kann, in welcher ein extrem kleiner Strom, wie z.B. ein Leckstrom fließt.
Erfindungsgemäß wird eine Halbleiter-Speichervorrichtung bereitgestellt, die aufweist:
eine Speichereinrichtung mit mehreren Speicherzellen, die einen Hauptspeicher und einen Hilfsspeicher aufweist, wobei der Hauptspeicher in mehrere Abschnitte unterteilt ist, und der Hilfsspeicher für die Verwendung anstelle eines oder mehrerer defekter Anschnitte des Hauptspeicher dient;
mehrere mit den Speicherzellen verbundene Zeilenleitungen zum Spezifizieren der Speicherzellen;
mehrere mit den Speicherzellen verbundene Spaltenleitungen zum Spezifizieren der Speicherzellen, und über welche Daten ausgelesen werden;
eine Schmelzsicherungseinrichtung, um dann, wenn sie durchgebrannt ist, zumindest einen Abschnitt des Hauptspeichers der Speichereinrichtung von einem Energiequellenanschluß abzutrennen;
eine Einrichtung zum Detektieren, ob der zumindest eine Abschnitt des Hauptspeichers eine defekte Speicherzelle enthält, wobei die Detektionseinrichtung eine zwischen dem Energiequellenanschluß und diesen Abschnitt des Hauptspeichers eingefügte Schalteinrichtung, eine in Reihe mit der Schalteinrichtung und dem Energiequellenanschluß geschaltetes Amperemeter, eine Steuereinrichtung zum Ein- oder Ausschalten für eine Statusänderung des Schalteinrichtung in Übereinstimmung mit einem Adressensignal zum Steuern des Flusses von elektrischem Strom aus den Energiequellenanschluß (VD) in den zumindest einen Abschnitt des Hauptspeichers durch das Amperemeter und die Schalteinrichtung, und eine Einrichtung zum Durchbrennen der Schmelzsicherungseinrichtung aufweist, um den zumindest einen Abschnitt des Hauptspeichers von dem Energiequellenanschluß abzutrennen, wenn das Amperemeter einen elektrischen Stromwert anzeigt, der zumindest für den einen Abschnitt des Hauptspeichers indikativ ist, der eine defekte Speicherzelle enthält; und
eine zum sequentiellen Anlegen des Adressensignals angeordnete Einrichtung, um sequentiell zu detektieren, ob andere Abschnitte des Hauptspeichers defekt sind, und, wenn dieses der Fall ist, zum Durchbrennen der Schmelzsicherungsein richtung, um den (die) anderen Abschnitte des Hauptspeichers von dem Energiequellenanschluß abzutrennen.
Vom Stand der Technik her ist die Detektion eines eine defekte Speicherzelle enthaltenden Bereichs mittels einer Strommessung und die Identifikation aller defekten Speicherabschnitte durch sequentielles Adressieren der Speicherbereiche und Messen des in diesen Speicherbereichs fließenden Stroms bekannt.
Diese Erfindung kann aus der nachstehenden detaillierten Beschreibung, die im Rahmen eines Beispiels und unter Bezugnahme auf die beigefügten Zeichnungen erfolgt, vollständiger verstanden werden. Es zeigen:
Fig. 1 ein Blockschaltbild einer Konfiguration einer herkömmlichen Halbleiter-Speichervorrichtung mit einem Hilfsspeicher;
Fig. 2A und 2B jeweils praktisch ausgeführte Schaltungsanordnungen von zwei Beispielen eines in der Speichervorrichtung von Fig. 1 enthaltenen Fehlerbitzellenersatz-Steuersignalgenerator 6;
Fig. 3 eine praktisch ausgeführte Schaltungsanordnung einer herkömmlichen Dekoderschaltung für den Hilfsspeicher;
Fig. 4 eine praktisch ausgeführte Schaltungsanordnung einer weiteren herkömmlichen Halbleiter-Speichervorrichtung mit einem Hilfsspeicher;
Fig. 5 eine praktisch ausgeführte Schaltungsanordnung einer Halbleiter-Speichervorrichtung, die nicht unter den Schutzumfang der beigefügten Ansprüche fällt;
Fig. 6A und 6B Schaltbilder weiterer Beispiele einer Durchbrennschaltung in der in Fig. 5 dargestellten Halbleiter-Speichervorrichtung;
Fig. 7 eine weitere Halbleiter-Speichervorrichtung, die nicht unter den Schutzumfang der beigefügten Ansprüche fällt;
Fig. 8 bis 11 praktisch ausgeführte Schaltungsanordnungen von Halbleiter-Speichervorrichtungen, die nicht unter den Schutzumfang der beigefügten Ansprüche fallen;
Fig. 12 ein Schaltbild einer Ausführungsform der vorliegenden Erfindung; und
Fig. 13 und 14 praktisch ausgeführte Schaltungsanordnungen von zwei Ausführungsformen einer in der Ausführungsform von Fig. 12 verwendeten Trennschaltung.
Gemäß Darstellung in Fig. 5 besteht ein Hauptspeicher 21 aus Speicherzellen 22&sub1;&sub1; bis 221m und 22&sub2;&sub1; bis 222m, die an Schnittpunkten mehrerer Zeilenleitungen RM1 bis RMn und mehrerer Spaltenleitungen C1 bis Cm angeordnet sind. Die Ausgänge eines Haupt-Zeilendekoders 23 sind mit den Zeilenleitungen RM1 bis RMn des Hauptspeichers 21 verbunden. Der Hauptzeilendekoder 23 dekodiert ein Eingangs-Zeilenadressensignal, um eine der Zeilenleitungen RM1 bis RMn zu selektieren. Die Selektion der Zeilenleitung steuert wiederum die mit den selektierten Zeilenleitungen verbundenen Speicherzellen an. Obwohl er nicht dargestellt ist, ist ein Spaltendekoder vorgesehen, um ein Eingangs-Spaltenadressensignal zu dekodieren, um eine der Spaltenleitungen C&sub1; bis Cm zu selektieren. Daten werden aus einer Speicherzelle an dem Schnittpunkt der selektierten Zeilenleitung und der selektierten Spaltenleitung ausgelesen. Energieversorgungsleitungen 24M1 bis 24Mn sind für die Zeilenleitungen RM1 bis RMn vorgesehen. Die Energieversorgungsleitungen 24M1 bis 24Mn sind gemäß Darstellung mit Speicherzellen 22&sub1;&sub1; bis 221m und 22&sub2;&sub1; bis 222m verbunden, die mit den entsprechenden Zeilenleitungen RM1 bis RMn verbunden sind. Beispielsweise ist die Energieversorgungsleitung 24M1 mit den Speicherzellen 22&sub1;&sub1; bis 221m verbunden, die mit der entsprechenden Zeilenleitung RM1 verbunden ist. Die Energieversorgungsleitungen 24M1 bis 24Mn sind über Schmelzsicherungselemente FDM1 bis FDMn mit einer Energiequelle VD verbunden. Die Energieversorgungsleitungen 24M1 bis 24Mn sind mit Durchschmelzschaltungen CM&sub1; bis CMn zum Durchschmelzen der Schmelzsicherungselemente versehen. Diese Durchschmelzschaltungen weisen alle denselben Aufbau auf und daher wird nur die Durchschmelzschaltung CM&sub1; beschrieben. Die Durchschmelzschaltung CM&sub1; besteht aus zwei Verarmungs-MOS- Transistoren 25&sub1; und 25&sub2;, die in Reihe zwischen der Zeilenleitung RM1 und einer Hochspannungs-Energiequelle VP geschaltet sind, und aus zwei Anreicherungs-MOS-Transistoren 26&sub1; und 26&sub2;, die in Reihe zwischen der Energieversorgungsleitung 24M1 und der Bezugsspannung (z.B. Masse) VS geschaltet sind. Der Transistor 25&sub1; ist an der Source-Elektrode mit der Zeilenleitung RM1 und an der Drain-Elektrode mit der Source- Elektrode eines Transistors 25&sub2; verbunden. Die Drain-Elektrode des Transistors 25&sub2; ist mit der Hochspannungs-Energiequelle VP verbunden. Ein Signal P mit logisch "0" wird an die Gate-Elektrode des Transistors 25&sub1; angelegt, wenn das Sicherungselement FDM1 durchgebrannt wird. Die Gate-Elektrode des Transistors 25&sub2; ist mit dessen Source-Elektrode verbunden. Der Transistor 26&sub1; ist an der Drain-Elektrode mit der Energieversorgungsleitung 24M1 und an der Source-Elektrode mit der Source-Elektrode des Transistors 26&sub2; verbunden. Die Source-Elektrode des Transistors 26&sub2; ist mit der Bezugsspannung VS verbunden. Wenn das Schmelzsicherungselement FDM1 durchgebrannt ist, wird ein Signal mit logisch "1" an die Gate-Elektrode des Transistors 26&sub1; angelegt. Die Gate-Elektrode des Transistors 26&sub1; ist mit der Gate-Elektrode und der Source-Elektrode des Transistors 25&sub2; verbunden.
Ein Hilfsspeicher 27 ist für die Rettung des Hauptspeicher mit einem Fehlerbit vorgesehen. Dieser Hilfsspeicher 27 wird nicht verwendet, wenn keine fehlerhafte Bitzelle in dem Hauptspeicher 21 enthalten ist.
Der Hilfsspeicher 27 besteht aus an den Schnittpunkten von Zeilenleitungen RA1 bis RAn und Spaltenleitungen C&sub1; bis Cn angeordneten Speicherzellen 28&sub1;&sub1; bis 281m und 28&sub2;&sub1; bis 282m. Wenn eine fehlerhafte Bitzelle, beispielsweise die Speicherzelle 22&sub1;&sub1; von den mit der Zeilenleitung RM1 verbundenen Speicherzellen 22&sub1;&sub1; bis 221m beispielsweise im Hauptspeicher 21 vorliegt, werden die in die Speicherzellen 22&sub1;&sub1; bis 221m auf der Zeilenleitung RM1 zu schreibenden korrekten Daten in die Speicherzellen 28&sub1;&sub1; bis 281m auf der Zeilenleitung RA1 geschrieben. Die Ausgänge des Hilfsdekoders 29 sind mit den Zeilenleitungen RA1 bis RAn des Hilfsspeichers 27 verbunden. Der Hilfsdekoder 29 empfängt ein Eingangs-Adressensignal welches in dem Hauptzeilendekoder 23 eingegeben wird. Der Hilfsdekoder 29 ist so programmiert, daß er, wenn ein Adressensignal zum Selektieren der Zeilenleitung, die die fehlerhafte Bitzelle enthält, empfangen wird, eine entsprechende Zeilenleitung mit einer Speicherzelle selektiert, welche die korrekten Daten in dem Hilfsspeicher 27 speichert.
In der Zeichnung sind der Hauptspeicher 21 und der Hilfsspeicher 27 getrennt dargestellt. Sie können so hergestellt werden, daß sie in verschiedenen Speicherbereichen innerhalb einer einzigen Speichervorrichtung angeordnet sind. Dieses kann auch auf die Anordnung der Dekoder 23 und 29 angewendet werden. Auch in dem Hilfsspeicher 27 sind entsprechende Energieversorgungsleitungen 24A1 bis 24An für die Zeilenleitungen RA1 bis RAn wie in dem Hauptspeicher 21 vorgesehen. Die Energieversorgungsleitungen 24A1 bis 24An sind mit Speicherzellen 28&sub1;&sub1; bis 281m und 28&sub2;&sub1; bis 282m verbunden, welche mit den entsprechenden Zeilenleitungen RA1 bis RAn verbunden sind. Beispielsweise ist die Energieversorgungsleitung 24A1 mit den Speicherzellen 28&sub1;&sub1; bis 281m verbunden, die mit der der Energieversorgungsleitung 24A1 entsprechenden Zeilenleitung RA1 verbunden sind. Die Energieversorgungsleitungen 24A1 bis 24An sind mit der Energiequelle VD über beispielsweise aus Polysilizium hergestellte Schmelzsicherungselemente FDA1 bis FDAn wie in dem Hauptspeicher 21 verbunden. Durchschmelzschaltungen CA1 bis CAn zum Durchschmelzen der Schmelzsicherungselemente FDA1 bis FDAn sind mit den Energieversorgungsleitungen 24A1 bis 24An verbunden. Die Durchschmelzschaltung CA1 ist mit einem Anreicherungs-MOS-Transistor 30 aufgebaut, dessen Drain-Elektrode mit der Energieversorgungsleitung 24A1 und dessen Source-Elektrode mit der Bezugsspannung VS verbunden ist. Ein Signal mit logisch "1" wird an die Gate-Elektrode des Transistors 30 angelegt, wenn das Schmelzsicherungselement FDA1 durchgebrannt wird. Dasselbe gilt für die Durchschmelzschaltung CA1 und deshalb werden diesbezüglich keine weiteren Erläuterungen gegeben
In dem Hauptspeicher 21 wird, wenn die Schmelzsicherungselemente FDM1 bis FDMn intakt sind, d.h., nicht durchgebrannt sind, wie in es in der Figur dargestellt ist, die Energiequellenspannung VD über die Energieversorgungsleitungen 24M1 bis 24M2 angelegt und der Hauptspeicher 21 in einem Betriebsmodus gehalten. In ähnlicher Weise wird, wenn die Schmelzsicherungselemente FDA1 bis FDAn in dem Hilfsspeicher 27 intakt gehalten werden, die Energiequellenspannung VD an die Speicherzellen 28&sub1;&sub1; bis 281m und 28&sub2;&sub1; bis 282m über die Energieversorgungsleitungen 24A1 bis 24An angelegt und der 25 Hilfsspeicher 27 in einem Betriebsmodus gehalten.
Wenn kein Fehlerbit in dem Hauptspeicher 21 enthalten ist, wird der Hilfsspeicher 21 nicht eingesetzt. In diesem Falle wird die Energieversorgung VD zu dem Hilfsspeicher 27 abgeschaltet, um den Hilfsspeicher 27 in einen Nicht-Betriebsmodus zu versetzen. Dieses ergibt eine Energieeinsparung. In der in Fig. 5 dargestellten Ausführungsform wird der Ausgang der Energiequelle VD zu dem Hilfsspeicher 27 abgeschaltet, indem ein Signal PR mit logisch "1" an die Gate-Elektroden der Transistoren 30&sub1; bis 30&sub2; der Durchschmelzschaltungen CA1 bis CAn angelegt wird. Wenn das Signal mit dem Pegel logisch "1" an die Gate-Elektroden dieser Transistoren angelegt wird, werden die Transistoren eingeschaltet, so daß ein hoher Strom in die zwischen die Transistoren und die Energiequellenspannung VD geschalteten Schmelzsicherungselemente FDA1 bis FDAn fließt. Die zu diesem Zeitpunkt erzeugte Joule'sche Wärme brennt die Schmelzsicherungselemente FDA1 bis FDAn durch. Demzufolge werden die Energieversorgungsleitungen 24A1 bis 24An von der Energiequelle VD abgetrennt, um die Energieversorgung zu dem Hilfsspeicher 27 abzuschalten, so daß der Energieverbrauch in dem Hilfsspeicher 27 zu Null wird.
Wenn der Hauptspeicher 21 eine fehlerhafte Bitzelle enthält, beispielsweise, wenn ein Fehlerbit in den Speicherzellen 22&sub1;&sub1; bis 221m enthalten ist, die mit der Zeilenleitung RM1 verbunden sind, wird die Zeilenleitung RM1 nicht selektiert. Dementsprechend wird in diesem Falle Energie gespart, indem die Energieversorgung zu den mit der Zeilenleitung RM1 verbunden Speicherstellen 22&sub1;&sub1; bis 221m abgeschaltet wird. Zum Abschalten der Energieversorgung der Zeilenleitung RM1 wird ein Adresseneingangssignal zum Selektieren der Zeilenleitung RM1 in den Hauptzeilendekoder 23 eingeben, um die Zeilenleitung RM1 zu selektieren. Dann liegt die Zeilenleitung RM1 auflogisch "1". Dann wird das Signal auflogisch "0" und das Signal P auflogisch "1" gesetzt. Demzufolge wird der mit der Zeilenleitung RM1 verbundene Transistor 25&sub1; abgeschaltet, so daß die Hochspannungs- Energiequelle VP an die Gate-Elektrode des Transistors 26&sub2; über den Drain/Source-Pfad des Transistors 25&sub2; angelegt wird. Wenn die Hochspannungs-Energiequelle VP an die Gate-Elektrode des Transistors 262 angelegt ist und das Signal P mit logisch "1" (wobei dieser Pegel der der Hochspannungs-Energiequelle ist) an die Gate-Elektrode des Transistors 26&sub1; angelegt ist, werden die Transistoren 26&sub1; und 26&sub2; leitend und es fließt ein hoher Strom in das Schmelzsicherungselement FDM1. Die durch den Fluß dieses hohen Stroms zu diesem Zeitpunkt erzeugte Joule'sche Wärme brennt das Schmelzsicherungselement FDM1 durch. Die der Zeilenleitung RM1 entsprechende Energieversorgungsleitung 24M1 wird von der Energiequelle VD getrennt. Demzufolge wird die Energieversorgung zu den Speicherzellen 22&sub1;&sub1; bis 221m unterbrochen, um die für diese Speichervorrichtung benötigte Energie einzusparen.
Wenn die Zeilenleitung RTM1 selektiert ist, sind die restlichen Zeilenleitungen RM2 bis RMn in einem nicht-selek tierten Zustand. In diesem Falle liegen die den Zeilenleitungen RM2 bis RMn zugeordneten Transistoren, welche den nicht-selektierten Zeilenleitungen RM2 bis RMn entsprechen, auflogisch "0". Daher werden die Schmelzsicherungselemente, die FDM2 bis FDMn der Energieversorgungsleitungen 24M1 bis 24M2, die den Zeilenleitungen RM1 bis RMn entsprechen, nicht durchgeschmolzen. Demzufolge verbleiben die mit den Energieversorgungsleitungen 24M1 bis 24M2 verbundenen Speicherzellen 22&sub1;&sub1; bis 221m und 22&sub2;&sub1; bis 222m in einem Betriebsmqdus. Die Energiequelle VD kann anstelle der Hochspannungs-Energie quelle VP verwendet werden. Wenn die Hochspannungs-Energiequelle VP verwendet wird, kann auch dann ein hoher Strom in die Schmelzsicherungselemente FDM1 bis FDMn fließen, wenn die Kanaibreiten der Transistoren 26&sub1; und 26&sub2; klein sind. Wenn die Kanalbreiten dieser Transistoren groß sind, kann die Energiequelle VD verwendet werden, Obwohl in der vorstehend erwähnten Ausführungsform die Schmelzsicherungselemente FDM1 bis FDMn durch Zuführen von Strom zu den Schmelzsicherungselementen durchgebrannt werden, kann auch ein Laserstrahl zum Durchbrennen der Schmelzsicherungselemente verwendet werden. Wenn der Laserstrahl verwendet wird, werden die Transistoren 25&sub1;, 25&sub2;, 26&sub1; und 26&sub2;, und die Transistoren 30&sub1;, 30&sub2; ... nicht benötigt.
In der Speichervorrichtung von Fig. 5 wird die Energieversorgungsleitung von der Energiequelle VD durch Durchbrennen des Schmelzsicherungselementes getrennt oder abgeschaltet. Die Trennung oder Abschaltung der Energieversorgungsleitung von der Energiequelle VD ist nicht auf das vorstehende Verfahren beschränkt. Ein weiteres Beispiel für die Ausführung einer derartigen Energiequellenabtrennung wird unter Bezugnahme auf die Fig. 6A und 6B beschrieben. Die den Fig. 6A und 6B dargestellte Schaltung ist so ausgelegt, daß ein Anreicherungs-MOS-Transistor 31 zwischen der Energiequelle VD und der Energieversorgungsleitung 24M1 vorgesehen ist. Die Abtrennung der Energiequelle wird durch Ausschalten des MOS-Transistors 31 ausgeführt.
Gemäß Darstellung in Fig. 6A ist der Transistor 31 zwischen der Energiequelle VD und der Energieversorgungsleitung 24M1 angeordnet. Eine Steuerschaltung 32 zum Steuern des Transistors 31 besteht aus einem MOS-Transistor 33 und einem Schmelzsicherungselement FE. Der Transistor 33 ist an einem Ende mit der Bezugsspannung VS und an dem anderen Anschluß mit der Energiequelle VD über das Schmelzsicherungselement FE verbunden. Eine Verbindung zwischen den Schmelzsicherungselement FE und dem MOS-Transistor 33 ist mit der Gate-Elektrode des MOS-Transistors 31 verbunden.
Bei einer derartigen Anordnung zum Trennen oder Abschalten der Energiequelle VD von der Energieversorgungsleitung 24M1 wird das Schmelzsicherungselement FE durch Bestrahlen des Schmelzsicherungselementes beispielsweise mit einem Laserstrahl durchgebrannt. Wenn das Schmelzsicherungselement durchgebrannt ist, liegt die Gate-Elektrode des MOS-Transistors 31 auflogisch "0", so daß der MOS-Transistor ausgeschaltet ist.
In der Schaltung von Fig. 6B ist ein Anreicherungs-MOS- Transistor 31 zwischen der Energiequelle VD und der Energieversorgungsleitung 24M1 angeordnet. Eine Steuerschaltung 36 zum Steuern des Transistors 31 besteht aus einem MOS-Transistor 36 und einem Polysiliziumelement 37 mit hohem Widerstand.
Der MOS-Transistor 36 ist an einem Ende mit der Energiequelle VD und an dem anderen Ende über das Polysiliziumelement 37 mit hohem Widerstand mit der Bezugsspannung VS verbunden. Die Gate-Elektrode des Transistors 36 ist mit einer Verbindung zwischen dem MOS-Transistor 36 und dem Polysiliziumelement 37 mit hohem Widerstand verbunden. Diese Verbindung ist mit der Gate-Elektrode des Transistors 31 verbunden.
Bei einer derartigen Anordnung zum Abschalten der Energieversorgungsleitung 24M1 von der Energiequelle VD, wird das Polysiliziumelement 37 mit hohem Widerstand beispielsweise zum Ausheilen des Polysiliziums mit dem Laserstrahl bestrahlt, um dessen Widerstandswert zu verringern. Wenn das Polysiliziumelement 37 in seinem Widerstand reduziert ist, liegt die Gate-Elektrode des Transistors 34 auflogisch "0" und dieser Transistor ist abgeschaltet. Demzufolge ist die Energieversorgungsleitung 24M1 von der Energiequelle VD getrennt oder abgeschaltet.
Fig. 7 zeigt ein weitere Speichervorrichtung, welche darauf ausgerichtet ist, den Energieverbrauch sowohl des Speichers 21 als auch des Dekoders 23 zu verringern. Zu diesem Zweck ist sowohl der Dekoder als auch der Speicher mit der Energiequelle VD über ein Schmelzsicherungselement verbunden.
In dem Dekoder 23 empfangen mehrere an ihren ersten Enden mit der Energiequellenspannung VS verbundene Anreicherungs- MOS-Transistoren 41&sub0; bis 41n an ihren Gate-Elektroden Bitsignale A0, 0, ..., An, n als Eingangsadressensignale. Ein Anreicherungs-MOS-Transistor 42 und ein Verarmungs-MOS- Transistor 43 sind zwischen den zweiten Enden der Transistoren 41&sub0; bis 41n und der Energieversorgungsleitung 24M1 in Reihe geschaltet. Ein Inverter besteht aus einem Verarmungs-MOS-Transistor 44 und einem Anreicherungs-MOS-Transistor, welche zwischen der Energiequelle VD und der Bezugsspannung VS angeordnet sind. Ein Anreicherungs-MOS- Transistoren-Paar 47 und 48 ist zwischen der Energiequelle VD und der Bezugsspannung VS in Reihe geschaltet. Ein Anreicherungs-MOS-Transistor 49 ist über den MOS-Transistoren 41&sub0; bis 41m angeschlossen. Die Gate-Elektroden der MOS-Transistoren 41, 45 und 47 sind mit den zweiten Enden der MOS-Transistoren 41&sub0; bis 41m verbunden. Die Gate-Elektrode des Transistors 48 ist mit dem Ausgangsanschluß des Inverters 46, d.h., mit einer Verbindung der Transistoren 44 und 45 verbunden. Ein Chip-Freigabesignal CE und das pegelinvertierte Signal E sind an die Gate-Elektroden der Transistoren 42 bzw, 49 angelegt. In einer Speicherzelle 22&sub1;&sub1; des Speichers 21 sind Anreicherungs-MOS-Transistoren 53 und 54 an ihren ersten Enden mit der Bezugsspannung VS und an ihren zweiten Enden mit der Energieversorgungsleitung 24M1 über Widerstände 51 und 52 verbunden. Ein Anreicherungs-MOS-Transistor 55 ist an seinem ersten Ende mit der Gate-Elektrode des MOS-Transistors 54 und einer Verbindung zwischen dem Widerstand 51 und dem Transistor 54, und an seinem zweiten Ende mit der Spaltenleitung C1 verbunden. Ein Transistor 56 ist an seinem ersten Ende mit einer Verbindung des Widerstandes 52 und des Transistors 54, und an seine zweiten Ende mit der Spaltenleitung C2, und mit seiner Gate-Elektrode mit der Zeilenleitung RM1 verbunden. Die Energieversorgungsleitung 24M1 ist mit der Energiequelle VD über das Schmelzsicherungselement FDM1 verbunden. Die Schwellenspannungen der Transistoren 42 und 47 sind im wesentlichen auf Null gelegt.
Bei einer derartigen Anordnung wird, wenn die Speicherzelle 22&sub1;&sub1; eine fehlerhafte Bitzelle ist, das Schmelzsicherungselement FDM1 mittels einer Laserbestrahlung durchgebrannt. Nachdem das Schmelzsicherungselement durchgebrannt ist, ist die Energieversorgungsleitung 24M1 von der Energiequelle VD getrennt oder abgeschaltet, so daß die Energieversorgung nicht nur zu der Speicherzelle 22&sub1;&sub1; sondern auch zu dem Dekoder 23 unterbrochen ist. Die in Fig. 7 dargestellte Schaltung ist für die Anordnung des Hilfsdekoders und des Hilfsspeichers anwendbar. Insbesondere dann, wenn keine fehlerhafte Bitzelle in dem Hauptspeicher gefunden wird, werden der Hilfsspeicher und der Hilfsdekoder nicht verwendet. Demzufolge wird in diesem Falle das in der Energieversorgungsleitung, die mit dem Hilfsdekoder und dem Hilfsspeicher verbunden ist, angeordnete Schmelzsicherungselement (beispielsweise durch einen Laserstrahl) unterbrochen. Demzufolge wird die Energieversorgung sowohl zu dem Hilfsspeicher als auch zu dem Hilfsdekoder unterbrochen. Auf diese Weise wird der Energieverbrauch verhindert, welcher von dem in den Hilfsspeicher und den Hilfsdekoder fließenden Strom verursacht wird. In der Ausführungsform von Fig. 7 wird eine eine fehlerhafte Bitzelle enthaltende Zeilenleitung von keinem Adresseneingangssignal selektiert. Daher ist es nicht erforderlich, ein Signal an den Hauptdekoder anzulegen, um ihn außer Betrieb zu setzen, wenn der Hilfsdekoder selektiert und die Hilfsspeicherzelle selektiert wird.
Fig. 8 stellt eine Anwendung für die Programmierungs schaltung zum Programmieren der Daten in den Hauptzeilendekoder 23 dar. Der Hilfsdekoder 29 besteht aus Anreicherungs- MOS-Transistoren 41&sub0; bis 41m, welche Steuersignale C0 bis Cn empfangen, und an ihren ersten Enden mit der Bezugsspannung VS verbunden sind, einem parallel zu diesen MOS-Transistoren 41&sub0; bis 41m angeschlossenen Anreicherungs-MOS-Transistor 49, und einem Anreicherungs-MOS-Transistor 42 und einem Verarmungs-MOS-Transistor 43, welche in Reihe zwischen der Energiequelle VD und den zweiten Enden der MOS-Transistoren 41&sub0; bis 41m geschaltet sind. Ein Steuersignal X für den Ersatz des fehlerhaften Bits wird an die Gate-Elektrode des MOS- Transistors 42 angelegt. Ein weiteres Steuersignal , welches zu dem Steuersignal X komplementär ist, wird an die Gate-Elektrode des MOS-Transistors 49 angelegt. Die Gate- Elektrode des MOS-Transistors 43 ist mit den zweiten Enden der MOS-Transistoren 41&sub0; bis 41m verbunden.
In der Programmierungsschaltung 61 empfangen Anreicherungs-MOS-Transistoren 62 und 63 an ersten Enden Bitsignale Ai und i der Eingangsadressensignale und sind an den zweiten Enden mit der Gate-Elektrode eines MOS-Transistors 41i verbunden. Eine erste Reihenschaltung besteht aus einem Anreicherungs-MOS-Transistor 64, dessen erstes Ende mit der Energiequelle VD verbunden ist, und welcher an der Gate- Elektrode das Steuersignal X empfängt, einem Verarmungs-MOS- Transistor 65, dessen Gate-Elektrode und erstes Ende mit der Bezugsspannung VS verbunden sind, und einem Schmelzsicherungselement 66, das beispielsweise aus Polysilizium besteht, und mit den zweiten Enden der MOS-Transistoren 64 und 65 verbunden ist. Ein Anreicherungs-MOS-Transistor 67, ein Verarmungs-MOS-Transistor 68, und ein Anreicherungs-MOS- Transistor 69 sind zwischen der Energiequelle VD und der Bezugsspannung VS in Reihe geschaltet, um eine zweite Reihenschaltung zu bilden. Ein Anreicherungs-MOS-Transistor 70 ist zu dem MOS-Transistor 69 parallelgeschaltet. Eine dritte Reihenschaltung besteht aus einem Anreicherungs-MOS-Transistor 71, einem Verarmungs-MOS-Transistor 72, und einem Anreicherungs-MOS-Transistor 73, welche in dieser Reihenfolge zwischen der Energiequelle VD und der Bezugsspannung VS in Reihe geschaltet sind. Ein Anreicherungs-MOS-Transistor 74 zu dem MOS-Transistor 73 parallelgeschaltet. Ein Steuersignal X wird an die Gate-Elektrode des MOS-Transistors 71 angelegt. Ein komplementäres Steuersignal wird an die Gate-Elektroden der MOS-Transistoren 70 und 74 angelegt. Die Gate- Elektrode des MOS-Transistor 68 ist mit einer Verbindung zwischen den MOS-Transistoren 68 und 69 und der Gate-Elektrode des MOS-Transistors 62 verbunden. Die Gate-Elektrode des MOS-Transistors 72 ist mit einer Verbindung der MOS Transistoren 72 und 73 und der Gate-Elektrode des MOS-Transistors 63 verbunden. Die Gate-Elektrode des MOS-Transistors 69 ist mit der Verbindung zwischen dem Schmelzsicherungselement 66 und dem MOS-Transistor 65 verbunden. Die Gate- Elektrode des MOS-Transistors 73 ist mit einer Verbindung der MOS-Transistoren 68 und 69 verbunden. Die Transistoren 42, 64, 67 und 71 weisen Schwellenspannungen von im wesentlichen Null Volt auf. Obwohl nur eine (als Ai bezeichnete) Programmierungsschaltung in Fig. 8 dargestellt ist, sind alle Treiber-MOS-Transistoren 41&sub0; bis 41m tatsächlich mit diesen Programmierungsschaltungen versehen.
Wenn bei einer solchen Anordnung der Hilfsspeicher nicht verwendet wird, wird das Steuersignal X zu logisch "0". Folglich werden die Transistoren, deren Gate-Elektroden das Steuersignal X empfangen, ausgeschaltet, um einen nutzlosen Energieverbrauch in der Schaltung 61i zu verhindern.
Fig. 9 und 10 stellen Anwendungsfälle auf einen Speicher mit wahlfreien Zugriff (RAM) dar. In Fig. 9 besteht eine RAM- Zelle 81 aus einer ersten Reihenschaltung, einer zweiten Reihenschaltung, einem Anreicherungs-N-Kanal-MOS-Transistor 87 und einem Anreicherungs-N-Kanal-MOS-Transistor 88. Die erste Reihenschaltung besteht aus P- und N-Kanal-MOS-Anreicherungstransistoren 86 und 84, welche zwischen den Energiequellen VD und VS in Reihe geschaltet sind. Die zweite Reihenschaltung besteht aus P- und N-Kanal-MOS-Anreicherungstransistoren 85 und 86, welche ebenfalls zwischen den Energiequellen VD und VS in Reihe geschaltet sind. Der MOS-Transistor 87 ist zwischen eine (CL1) der zwei Spaltenleitungen, über welche Daten in die RAM-Zelle 81 eingeschrieben oder ausgelesen werden, und eine Verbindung der MOS-Transistoren 83 und 84 geschaltet. Der MOS-Transistor 88 zwischen die andere (CL2) der zwei Spaltenleitungen und eine Verbindung der MOS-Transistoren 85 und 86 geschaltet. Eine Verbindung der MOS-Transistoren 83 und 84 der ersten Reihenschaltung ist mit den Gate-Elektroden der MOS-Transistoren 85 und 86 in der zweiten Reihenschaltung verbunden. In ähnlicher Weise ist eine Verbindung der MOS-Transistoren 85 und 86 in der zweiten Reihenschaltung mit den Gate-Elektroden der MOS-Transistoren 83 und 84 in der ersten Reihenschaltung verbunden. Die Gate- Elektroden der MOS-Transistoren 87 und 88 sind mit der entsprechenden Zeilenleitung RL1 verbunden. Die RAM-Zelle 82 ist im wesentlichen dieselbe wie die RAM-Zelle 81 mit der Ausnahme, daß sie mit der der Zeilenleitung RL1 gegenüberliegend angeordneten Zeilenleitung RL2 verbunden ist. Daher wird keine weitere Erläuterung dazu gegeben, obwohl ihre Anordnung dargestellt ist.
Gemäß Darstellung in den Fig. 9 und 10 sind in dem statischen RAM zur Verbesserung der Integrationsdichte der Speichervorrichtung RAM-Zellen, die mit zwei benachbarten Zeilenleitungen verbunden sind, paarweise einander gegenüberliegend angeordnet, wobei sie gemeinsam mit nur einer Zeilenleitung in Verbindung stehen. In der Speichervorrichtung dieses Typs, in welcher nur eine Energieversorgungsleitung gemeinsam für jedes RAM-Zellenpaar verwendet wird, werden, wenn eine fehlerhafte Bitzelle nur in den Speicherzellen vorliegt, die mit einer Zeilenleitung des Zeilenleitungspaares verbunden sind, die korrekten Daten von zwei Zeilenleitungen in den Hilfsspeicher geschrieben. Dann wird die gemeinsam verwendete Energieversorgungsleitung von der Energiequelle VD abgetrennt, um den Energieverbrauch zu verringern.
Fig. 11 stellt eine Anordnung mit einem Leseverstärker 91 dar, der zwischen zwei Spaltenleitungen und Last-MOS-Transistoren 92 und 93, die jeweils zwischen zwei Spaltenleitungen CL1 und CL2 angeordnet sind, angeschlossen ist. Der Leseverstärker 91 besteht aus einer ersten Reihenschaltung, einer zweiten Reihenschaltung, und einem Anreicherungs-MOS-Transistor 98, der zwischen der ersten und zweiten Reihenschaltung eingefügt ist. Die erste Reihenschaltung besteht aus zwei Anreicherungs-MOS-Transistor 94 und 95 des P- und N- Kanal-Typs, die zwischen der Energiequelle VD und der Bezugsspannung VS angeschlossen sind. Die zweite Reihenschaltung besteht aus zwei Anreicherungs-MOS-Transistor 96 und 97 des P- und N-Kanal-Typs, die zwischen der Energiequelle VD und der Bezugsspannung VS in Reihe geschaltet sind. Eine Verbindung zwischen dem ersten und zweiten MOS- Transistor 94 und 95 in der ersten Reihenschaltung ist mit der Spaltenleitung CL2 und den Gate-Elektroden der MOS-Transistoren 96 und 97 verbunden. Eine Verbindung zwischen den MOS-Transistoren 96 und 97 der zweiten Reihenschaltung ist mit der anderen Spaltenleitung CL1 und den Gate-Elektroden der MOS-Transistoren 94 und 95 verbunden. Ein Steuersignal φ wird an die Gate-Elektrode des MOS-Transistors 98 angelegt. Ein Anreicherungs-MOS-Lasttransistor 92 ist in die Spaltenleitung eingefügt. Die Gate-Elektrode des MOS-Transistors 92 ist mit dessen Drain-Elektrode verbunden. In ähnlicher Weise ist ein Anreicherungs-MOS-Lasttransistor 93 in die andere Spaltenleitung CL2 eingefügt. Die Gate-Elektrode des MOS- Transistors 93 ist mit dessen Drain-Elektrode verbunden. In der in Fig. 11 dargestellten Schaltung sind Schmelzsicherungselemente 99 und 100, welche aus Polysilizium bestehen, zwischen den Transistoren 94 und 96 und der Energiequelle VD angeschlossen. Aus Polysilizium mit hohem Widerstand bestehende Schmelzsicherungselemente 101 und 102 sind zwischen den Lasttransistoren 92 und 93 und der Energiequelle VD in den Spaltenleitungen CL1 und CL2 eingefügt.
Bei einer derartigen Anordnung wird angenommen, daß Gleichstrom von der Energiequelle VD zu der Bezugsspannung VS über die Transistoren 92 und 93 oder den Leseverstärker 91 fließt. Die Schmelzsicherungselemente 101 und 102 oder 99 und 100 werden durchgebrannt, um die nicht verwendeten Speicherzellen abzutrennen oder abzuschalten, d.h., die Speicherzellen, die mit den durchgebrannten Schmelzsicherungselementen verbunden sind (die mit den Spaltenleitungen CL1 und CL2 verbunden sind), wodurch der Energieverbrauch verringert wird.
Anders als bei den vorstehenden Ausführungsformen, in welchen die einer Zeilenleitung des Hauptspeichers entsprechenden Speicherzellen mit den Hilfsspeicherzellen ersetzt werden, werden in der Ausführungsform von Fig. 11 die einer Spaltenleitung in dem Hauptspeicher entsprechenden Speicherzellen mit den Hilfsspeicherzellen ersetzt. Daher sind der Ausführungsform von Fig. 11 die Hilfsspeicherzellen in einer Spaltenrichtung angeordnet.
In Fig. 12 ist nun eine Ausführungsform der vorliegenden Erfindung dargestellt. In Fig. 12 ist nur ein Teil des mit einer Steuerschaltung 131 verbundenen Hauptspeichers 21 dargestellt. Eine Speicherzelle 221m-1 besteht aus einem P- Kanal-MOS-Transistor 111 und einem N-Kanal-MOS-Transistor 112 und einem ähnlichen aus einem P-Kanal-MOS-Transistor 113 und einem N-Kanal-MOS-Transistor 114 bestehenden Paar, die gemäß Darstellung jeweils in Reihe zwischen der Energieversorgungs leitung 24M1 und der Bezugsspannung Vg geschaltet sind. Ein Paar von CMOS-Invertern 116 und 117 bildet zusammen ein Flipflop 115. N-Kanal-MOS-Transistoren 112 und 119 für die Übertragungsgatter sind zwischen dem Flipflop 115 und einem Paar von Spaltenleitungen Cm-3 bis Cm-2 eingefügt.
Eine Ende der Energieversorgungsleitung 24M1 für die Zuführung der Energiequelle VD ist mit dem Anschlußpunkt der Energiequelle VD über einen P-Kanal-MOS-Transistor 121 und das aus Aluminium oder Polysilizium hergestellte Schmelzsicherungselement FDM1 verbunden. Der MOS-Transistor 121 wird von dem Ausgangssignal einer Steuerschaltung 131 gesteuert, die ein Signal auf der Zeilenleitung RM1 und das Steuersignal P empfängt.
Eine Anordnung der Steuerschaltung 113 ist wie folgt. Ein P-Kanal-MOS-Transistor 132, ein P-Kanal-MOS-Transistor 133, und ein N-Kanal-MOS-Transistor 134 sind in dieser Reihenfolge zwischen dem Anlegepunkt der Energiequelle VD und dem Anlegepunkt der Spannung VS in Reihe geschaltet. Das Steuersignal P wird an die Gate-Elektrode des MOS-Transistors 132, und das Signal der Zeilenleitung RM1 an die Gate-Elektroden des MOS- Transistors 132 und 134 angelegt. Ein N-Kanal-MOS-Transistor 136, welcher das Steuersignal P an seiner Gate-Elektrode em pfängt, ist zwischen einem Knoten 135 beider MOS-Transistoren 133 und 134 und dem Anlegepunkt der Spannung VS angeschlossen. Ein Signal an dem Knoten 135 wird an die Gate- Elektrode des MOS-Transistors 121 angelegt. Die Schaltungsanordnung dieser Speicherzelle wird auch auf die restlichen Speicherzellen jeder Zeilenleitung angewendet.
Bei einer derartigen Schaltungsanordnung ist es möglich, eine an einem Leckstrom leidende fehlerhafte Bitzelle aus den Speicherzellen jeder Zeilenleitung herauszufinden. Das Verfahren zum Finden dieser fehlerhaften Bitzelle wird nachstehend beschrieben. Das Steuersignal P wird auflogisch "0" gesetzt und aufeinanderfolgende Adressensignale sequentiell an den Adressenpuffer angelegt. Als Reaktion auf die logische "0" des Steuersignals P ist der MOS-Transistor 132 in der Steuerschaltung 131 eingeschaltet, während der MOS-Transistor 136 ausgeschaltet ist. Folglich wird das Signal auf der Zeilenleitung RM1 von dem aus den MOS-Transistoren 133 und 134 bestehenden Inverter CMOS-Inverter invertiert und dann an die Gate-Elektrode des MOS-Transistors 121 angelegt. Als Folge der sequentiellen Eingabe der aufeinanderfolgenden Adressenleitungen in den Adressenpuffer werden die Zeilenleitungen RM1 bis RMn in dem Hauptspeicher in sequentieller Weise angesteuert. Es wird angenommen, daß die Zeilenleitung RM1 in Fig. 12 angesteuert ist. In diesem Falle liegt das Signal auf der Zeilenleitung RM1 auflogisch "1", das Signal an dem Konten 135 auflogisch "0", und der MOS-Transistor 121 ist eingeschaltet. Demzufolge wird die Energieversorgung VD durch das Schmelzsicherungselement FDM1 und den MOS-Transistor 121, welcher sich in einem Ein-Zustand befindet, zu der Energieversorgungsleitung 24M1 geliefert. Zu diesem Zeitpunkt wird nur eine Zeilenleitung angesteuert und nur eine Energieversorgungsleitung 24M1 mit der Energieversorgung VD beliefert. Daher kann eine fehlerhafte Bitzelle in den mehreren Speicherzellen 22&sub1;&sub1; bis 221m und 22&sub2;&sub1; bis 222m gefunden werden, die mit der nun angesteuerten Zeilenleitung RM1 verbunden sind, indem eine Strommeßeinrichtung, wie z.B. ein Amperemeter 161, das für einen extrem kleinen Strom empfindlich ist, zwischen dem VD-Anlegepunkt und dem Anlegepunkt der Spannung VS eingefügt wird, und einen durch die Energiequelle VD fließenden Gleichstrom mißt. Wenn eine fehlerhafte Bitzelle enthalten ist, zeigt das Amperemeter 200 nA oder mehr an. Abhängig von dem Standard der LSI kann der Leckstrom für eine gute Speicherzelle etwa von 0 bis 200 nA und der für ein fehlerhafte Bitzelle 200 nA oder mehr betragen. In diesem Falle wird die mit den Speicherzellen 22&sub1;&sub1; bis 221m einer die fehlerhafte Bitzelle enthaltenden Zeilenleitung verbundene Energieversorgungsleitung 24M1 von der Energiequelle VD getrennt oder abgeschaltet, indem das Schmelzsicherungselement FDM1 mit einem Laserstrahl durchgebrannt wird.
Wenn keine fehlerhafte Bitzelle in den Speicherzellen 22&sub1;&sub1; bis 221m bei der angesteuerten Zeilenleitung RM1 enthalten ist, fließen nur 0 bis 200 nA in das Amperemeter 161. In diesem Falle ist das Schmelzsicherungselement FDM1 intakt. Immer dann, wenn das Adressensignal verändert wird, um eine weitere Zeilenleitung von den Zeilenleitungen RM2 bis RMn anzusteuern, wird der Gleichstrom durch das Amperemeter 161 gemessen. Durch Verwenden dieses Stromwertes kann ermittelt werden, ob eines dieser Schmelzsicherungselemente FDM2 bis FDMn durchgebrannt ist oder nicht. Nachdem dieser Vorgang für alle Zeilenleitungen RM1 bis RMn ausgeführt ist, kann man die Speicherzellen jeder Leitung, die ein Fehlerbit enthält abtrennen oder abschalten. Um die Schmelzsicherungselemente FDM1 bis FDMn durchzubrennen, ist es erforderlich die Speicherzellen einer das Fehlerbit enthaltenden Zeilenleitung durch die Speicherzellen in dem Hilfsspeicher 27 zu ersetzen. Zum selben Zeitpunkt wird der Hilfsdekoder 29 programmiert. Wenn dieses ausgeführt ist, fließt kein Strom in die Speicherzellen einer das Fehlerbit enthaltenden Zeilenleitung, was eine Energieeinsparung ergibt. Da ferner diese Speicherzellen durch die in dem Hilfsspeicher 27 ersetzt werden können, kann der Hauptspeicher, der die unter Leckstrom leidende fehlerhafte Bitzelle enthält, gerettet werden. Nach dem Auffinden der fehlerhafte Bitzelle wird das Steuersignal P auflogisch "1" gesetzt. Das Ergebnis ist, daß der MOS-Transistor 136 ein- und der MOS-Transistor 132 ausgeschaltet wird, und der MOS-Transistor 121 unabhängig von dem Signal an der Zeilenleitung RM1 eingeschaltet ist. Demzufolge wird die Energieversorgung VD über die Energiever sorgungsleitungen 24M1 bis 24Mn zu den Durchschmelzschaltungen CM&sub1; bis CMn der einen Zeilenleitung zugeführt, deren Schmelzsicherungselemente FDM1 bis FDMn nicht durchgebrannt sind. Demzufolge werden die mit Energieversorgungsleitungen verbundenen Speicherzellen zugänglich gemacht.
Gemäß Darstellung in Fig. 9 verwendet die mit zwei benachbarten Zeilenleitungen verbundene Speicherzelle aufgrund von Einschränkungen bei der Auslegung des Strukturlayouts der Speichervorrichtung häufig nur eine Energieversorgungsleitung für die Zufuhr der Energieversorgung VD. Bei dieser Anordnung reicht es aus, die Steuerschaltung 131 für beide Zeilenleitungen vorzusehen. In diesem Falle werden jedoch die Speicherzellen für die zwei Zeilenleitungen, welche für eine Energieversorgungsleitung vorgesehen sind, durch die Speicherzellen in dem Hilfsdekoder 29 ersetzt.
In dem in Fig. 12 dargestellten Fall, kann die normale fehlerhafte Bitzelle in einer ähnlichen Weise wie in der herkömmlichen Weise gefunden werden. Das heißt, die fehlerhafte Bitzelle wird durch eine Zelle in dem Hilfsspeicher 27 ersetzt, wodurch der eine fehlerhafte Bitzelle enthaltende Hauptspeicher gerettet wird.
Fig. 13 stellt eine weitere Ausführungsform der vorliegenden Erfindung dar, die eine einzigartige Steuerschaltung 131 einsetzt, welche sich von der vorstehend erwähnten unter scheidet. In der Steuerschaltung 131 ist ein einen P-Kanal- MOS-Transistor 137 und einen N-Kanal-MOS-Transistor 138 enthaltender CMOS-Inverter 139 zwischen der Zeilenleitung RM1 und einem Knoten an der gemeinsamen Gate-Elektrode der MOS- Transistoren 133 und 134 angeordnet.
Bei einer Speichervorrichtung, welche die so angeordnete Steuerschaltung 131 für jede Zeilenleitung aufweist, ist dann, wenn das Steuersignal P auflogisch "0" liegt, der MOS Transistor 132 ein- und der MOS-Transistor 136 ausgeschaltet. Zu diesem Zeitpunkt wird das Signal auf der Zeilenleitung RM1 sequentiell durch den CMOS-Inverter 139 und einen CMOS-Inverter invertiert, der einen P-Kanal-MOS-Transistor 133 und einen N-Kanal-MOS-Transistor 134 enthält, und wird dann an die Gate-Elektrode des MOS-Transistors 121 angelegt. Demzufolge ist in dieser Ausführungsform nur der zu der Zeilenleitung 121 zugehörige MOS-Transistor 121 ausgeschaltet, während die (nicht dargestellten) auf den restlichen Zeilenleitungen alle eingeschaltet sind.
Wenn in dieser Ausführungsform die Speicherzelle den Leckstrom aufweist, ist der MOS-Transistor 121 an allen nicht-selektierten Zeilenleitungen eingeschaltet, wenn das Steuersignal P auflogisch "0" gesetzt ist. Unter diesen Umständen könnte eine geeignete Strommeßeinrichtung, wie z.B. das zwischen den Anlegungspunkt der Energieversorgung VD und dem Anlegungspunkt der Energieversorgung VS eingefügte Amperemeter 161 einen Strom von 200 nA oder mehr messen. Dann wird ein Adressensignal nacheinander an den Adressenpuffer angelegt, um die Zeilenleitungen RM1 bis RMn anzusteuern. Dann ist nur der zu den Zeilenleitungen RM1 bis RMn zugehörige MOS-Transistor 121 eingeschaltet. Es werde nun angenommen, daß die eine fehlerhafte Bitzelle enthaltende Zeilenleitung angesteuert und deren zugeordneter MOS-Transistor 121 abgeschaltet ist. Zu diesem Zeitpunkt verringern sich die zwischen Energiequellen VD und VS fließenden 200 nA auf etwa 0 bis 200 nA. Somit ist es möglich, die die fehlerhafte Bitzelle enthaltende Zeilenleitung durch Beobachtung einer Stromänderung zwischen den Energiequellen VD und VS zu finden. Nach dem Auffinden der fehlerhaften Bitzelle können die Speicherzellen an der die fehlerhafte Bitzelle enthaltenden Zeilenleitung dauerhaft von der Energiequelle VD abgetrennt oder abgeschaltet werden, indem das zur Zeilenleitung zugehörige Schmelzsicherungselement wie in vorstehenden Falle durchgebrannt wird.
Die Ausführungsformen der Fig. 12 und 13 verwenden jeweils das in Reihe mit dem MOS-Transistor 121 geschaltete Schmelzsicherungselement zum dauerhaften Abtrennen oder Abschalten der Speicherzellen der die fehlerhafte Bitzelle enthaltenden Zeilenleitung von der Energiequelle VD. Dasselbe Ergebnis kann auch erzielt werden, indem der Hauptspeicher 21 unabhängig von dem Steuersignal P in einen Aus-Zustand versetzt wird. Fig. 14 stellt noch eine weitere Ausführungsform der Erfindung dar, welche der Ausführungsform von Fig. 12 ohne das Schmelzsicherungselement entspricht. Die Steuerschaltung 131 ist wie folgt aufgebaut. In der Steuerschaltung 131 der vorliegenden Erfindung ist jeder MOS-Transistor 134 und 136 über einen N-Kanal-MOS-Transistor 140 mit dem Anlegepunkt der Energiequelle VS verbunden. Ein P-Kanal-MOS- Transistor 141 ist zwischen dem Knoten 135 und dem Anlegepunkt der Energiequelle VD eingefügt. Ein Ausgangssignal Q wird von einer Trennungssteuerungsschaltung 151 an die Gate Elektrode der MOS-Transistoren 140 und 141 angelegt.
In der Trennungssteuerungsschaltung 151, ist eine Schmelzsicherung zwischen dem Anlegepunkt der Energieversorgung VD und dem Ausgabepunkt 152 des Signals Q eingefügt, und ein N-Kanal-MOS-Transistor 154 ist zwischen dem Ausgabepunkt 152 und dem Anlegepunkt der Energiequellenspannung VS eingefügt. Ein Signal an den Ausgabepunkt 152 wird über einen aus einem P-Kanal-MOS-Transistor 155 und einem N-Kanal-MOS- Transistor 156 bestehenden CMOS-Inverter 157 an die Gate- Elektrode des N-Kanal-MOS-Transistors 154 geliefert. Auch in der Trennungssteuerungsschaltung 151 ist ein Verhältnis des Widerstandswertes der Schmelzsicherung 153 zu einem EIN- Widerstandswert des MOS-Transistors 154 geeignet eingestellt, und es wird ein Signal mit logisch "1" als Signal Q erhalten.
Wenn bei einer derartigen Anordnung die Schmelzsicherung 153 nicht durchgebrannt ist, ist das Ausgangssignal Q aus der Trennungssteuerungsschaltung 151 auflogisch "1" gelegt. Damit ist der MOS-Transistor 140 ein- und der MOS-Transistor 141 ausgeschaltet. Die Steuerschaltung 151 arbeitet im wesentlichen in derselben Weise wie die Steuerschaltung 131 in Fig. 12. Wenn eine fehlerhafte Bitzelle vorliegt, wird die Schmelzsicherung 153 in der Steuerungsschaltung 151 durchgebrannt. Da zu diesem Zeitpunkt die Energieversorgung VD nicht an den Knoten 152 geliefert wird, ist der Knoten 152 auf die Energiequellenspannung VS entladen. Wenn der Knoten 152 auf logisch "0" liegt, liegt das Ausgangssignal des CMOS-Inverters 157 auflogisch "1", um den MOS-Transistor 154 einzu schalten. Das Ausgangssignal Q an dem Ausgangspunkt 152 bleibt auflogisch "0" gehalten. Das Ergebnis ist, daß der MOS-Transistor 140 aus-, der MOS-Transistor 141 eingeschaltet ist, und das Signal an dem Knoten 135 durch den MOS-Transistor 140 auflogisch "1" gesetzt ist. Da der MOS-Transistor 140 durch das Signal Q abgeschaltet ist, wird somit das Signal unabhängig von dem Pegel des Steuersignals P an dem Knoten 135 niemals auflogisch "0" gesetzt. Demzufolge bleibt der MOS-Transistor 121 ausgeschaltet, da das Signal an dem Knoten 135 auflogisch "1" liegt, so daß die Energieversorgungsleitung 24M1 dauerhaft von der Energiequelle VD abgetrennt oder abgeschaltet wird.
Gemäß vorstehender Beschreibung in Verbindung mit den offenbarten Ausführungsform der vorliegenden Erfindung wird ein Stromfluß in nicht genutzte Schaltungsteile vermieden. Daher wird der Energieverbrauch der Speichervorrichtung verbessert.
Ferner ist es gemäß der vorliegenden Erfindung möglich, einen Leckstrom aufweisende Speicherzellen zu detektieren. Dieses Merkmal macht die Speichervorrichtung für ein CMOSRAM anwendbar.

Claims

1. Halbleiter-Speichervorrichtung, welche aufweist:

eine Speichereinrichtung mit mehreren Speicherzellen (22&sub1;&sub1;, 22&sub1;&sub2;, ... 28&sub1;&sub1;, 28&sub1;&sub2;, ...), die einen Hauptspeicher (21) und einen Hilfsspeicher (27) besitzt, wobei der Hauptspeicher in mehrere Abschnitte unterteilt ist, und der Hilfsspeicher für die Verwendung anstelle eines oder mehrerer defekter Abschnitte des Hauptspeicher dient;

mehrere mit den Speicherzellen verbundene Zeilenleitungen (RM1, RM2, ... RA1, RA2 ... ) zum Spezifizieren der Speicherzellen;

mehrere mit den Speicherzellen verbundene Spaltenleitungen (C1, C2, ...) zum Spezifizieren der Speicherzellen, und über welche Daten ausgelesen werden;

eine Schmelzsicherungseinrichtungen (FDM1, FDM1, ... FDA1, FDA2, ... ), um dann, wenn diese durchgebrannt ist, die Speicherzellen zumindest des einen Abschnitts des Hauptspeichers der Speichereinrichtung von einem Energiequellenanschluß (VD) abzutrennen;

eine Detektionseinrichtung (121, 131) zum Detektieren, ob der zumindest eine Abschnitt des Hauptspeichers eine defekte Speicherzelle enthält, wobei die Detektionseinrichtung (121, 131) eine zwischen dem Energiequellenanschluß und dem Abschnitt des Hauptspeichers eingefügte Schalteinrichtung (121), eine in Reihe mit der Schalteinrichtung und dem Energiequellenanschluß (VD) geschaltetes Amperemeter (161), eine Steuereinrichtung (131) zum Einschalten oder Ausschalten für eine Statusänderung des Schalteinrichtung in Übereinstimmung mit einem Adressensignal (RM1) zum Steuern des Flusses von elektrischem Strom aus den Energiequellenanschluß (VD) in den zumindest einen Abschnitt des Hauptspeichers durch das Amperemeter (161) und die Schalteinrichtung (121), und eine Einrichtung zum Durchbrennen der Schmelzsicherungseinrichtung aufweist, um den zumindest einen Abschnitt des Hauptspeichers von dem Energiequellenanschluß (VD) abzutrennen, wenn das Amperemeter (161) einen elektrischen Stromwert anzeigt, der zumindest für den einen Abschnitt des Hauptspeichers indikativ ist, der eine defekte Speicherzelle enthält; und

eine zum sequentiellen Anlegen des Adressensignals angeordnete Einrichtung, um sequentiell zu detektieren, ob andere Abschnitte des Hauptspeichers defekt sind, und, wenn dieses der Falle ist, zum Durchbrennen der Schmelzsicherungseinrichtung, um den (die) anderen Abschnitte des Hauptspeichers von dem Energiequellenanschluß (VD) abzutrennen.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (131) angeordnet ist, ein Eingangssteuersignal (P) mit einem ersten Status oder einem zweiten Status in der Weise zu empfangen, daß die Steuereinrichtung (131) den Status der Schalteinrichtung (121) in Übereinstimmung mit dem Adressensignal ändert, wenn das Eingangssteuersignal (P) den ersten Status aufweist und die Steuereinrichtung (131) die Schalteinrichtung (121) dauerhaft schließt, wenn das Eingangssteuersignal (P) den zweiten Status aufweist.

3. Halbleiter-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Amperemeter (161) zwischen einer externen Energiequelle und dem Energiequellenanschluß (VD) in Reihe geschaltet ist, und daß die Schmelzsicherungseinrichtung (FDM1, FDM1, ... FDA1 FDA2, ... ) so angeordnet ist, daß sie durchgebrannt wird, wenn das Amperemeter einen Wert elektrischen Stroms über einem vorgegebenen Wert zeigt.

4. Halbleiter-Speichervorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der mindestens eine Abschnitt eine defekte Speicherzelle in dem Hauptspeicher enthält.

5. Halbleiter-Speichervorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß eine Dekoderschaltung bereitgestellt ist, die einen Hauptdekoderbereich (23) zum Auswählen einer Speicherzelle des Hauptspeicherbereichs und einen Hilfsdekoderbereich (29) zum Auswählen einer Speicherzelle des Hilfsspeicherbereichs aufweist, und dadurch, daß die Schmelzsicherungseinrichtung ferner so angeordnet ist, daß sie einen nicht gebrauchten Bereich der Dekoderschaltung, welcher dem zumindest einen Zellenabschnitt des Hauptspeicher entspricht, von dem Energiequellenanschluß abschaltet,.

6. Halbleiter-Speichervorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß sie ferner einen zwischen den Spaltenleitungen und der Energiequelle (VD) angeschlossenen Leseverstärker (91) aufweist, und dadurch daß die Schmelzsicherungseinrichtung (99 bis 102) angeordnet ist, die Spaltenleitungen und den Leseverstärker von dem Energiequellenanschluß abzutrennen.

7. Halbleiter-Speichervorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Schalteinrichtung (121) einen MOS-Transistor aufweist.

8. Halbleiter-Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Einrichtung (131) zum Steuern der Schalteinrichtung so angeordnet ist, daß sie den MOS Transistor in Übereinstimmung mit einem logischen Pegel des Signals der Zeilenleitung steuert.

9. Halbleiter-Speichervorrichtung nach einem Ansprüche 1 bis 5, 7 oder 8 und anders als nach Anspruch 6, dadurch gekennzeichnet, daß eine getrennte Schmelzsicherungseinrichtung für jede Zeilenleitung vorgesehen ist, um eine Abschaltung nur der Speicherzellen dieser Zeilenleitung von der Energiequelle oder der Energieversorgungsleitung zu ermöglichen.